JP6027359B2 - クロックデータリカバリ回路及び半導体装置 - Google Patents
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Description
2a、2b クロック生成部
3 マスク生成部
4 セレクタ
61〜6n+1 DFF
Claims (12)
- 基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路であって、
前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、
前記基準遷移周期毎に前記遷移検出信号中から互いに連続する2つの遷移部を抽出し、前記2つの遷移部の内の第1の遷移部に同期した第1クロック信号を生成すると共に、前記2つの遷移部の内の第2の遷移部に同期した第2クロック信号を生成するクロック生成部と、
前記第1及び第2の遷移部の内の時間的に後方に位置する遷移部の直前のデータの値に基づいて、前記第1及び第2クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有することを特徴とするクロックデータリカバリ回路。 - 前記遷移検出手段は、前記遷移部としてデータの立ち上がりエッジ部を検出した場合には第1の遷移検出信号を生成する一方、データの立ち下がりエッジ部を検出した場合には第2の遷移検出信号を生成し、
前記クロック生成部は、前記第1の遷移検出信号中の前記第1の遷移部に同期したクロック信号を前記第1クロック信号として生成すると共に、前記第2の遷移検出信号中の前記第2の遷移部に同期したクロック信号を前記第2クロック信号として生成することを特徴とする請求項1記載のクロックデータリカバリ回路。 - 前記セレクタは、前記後方の遷移部の直前のデータの値が高レベルである場合には前記第2クロック信号を選択してこれを前記基準クロック信号とする一方、前記後方の遷移部の直前のデータの値が低レベルである場合には前記第1クロック信号を選択してこれを前記基準クロック信号とすることを特徴とする請求項1又は2記載のクロックデータリカバリ回路。
- 前記基準遷移周期毎に、前記データ系列における各データ片の周期の2倍以上の期間に亘り前記遷移検出信号の取り込みを可能とするマスク信号を生成するマスク生成部を更に含み、
前記クロック生成部は、前記マスク信号に基づいて前記遷移検出信号中から前記第1及び第2の遷移部を抽出することを特徴とする請求項1〜3のいずれか1に記載のクロックデータリカバリ回路。 - 前記基準クロック信号に同期し且つ夫々異なる位相を有する複数の再生クロック信号を生成するDLL回路と、
前記複数の再生クロック信号各々のタイミングで前記データ系列中の各データ片を個別に取り込んで保持する複数のDフリップフロップと、を更に含むことを特徴とする請求項1〜4のいずれか1に記載のクロックデータリカバリ回路。 - 前記クロック生成部は、前記第1の遷移検出信号に応じて電源電圧を第1の出力ラインに印加する第1トランジスタと、前記第1の遷移検出信号に応じてセット状態となって第1のクロックパルス保持信号を出力する第1のRSフリップフロップと、前記第1のクロックパルス保持信号に応じて前記電源電圧を前記第1の出力ラインに印加する第2トランジスタと、
前記第2の遷移検出信号に応じて前記電源電圧を第2の出力ラインに印加する第3トランジスタと、前記第2の遷移検出信号に応じてセット状態となって第2のクロックパルス保持信号を出力する第2のRSフリップフロップと、前記第2のクロックパルス保持信号に応じて前記電源電圧を前記第2の出力ラインに印加する第4トランジスタと、を含み、 前記第1の出力ライン上の電圧を前記第1クロック信号として出力すると共に、前記第2の出力ライン上の電圧を前記第2クロック信号として出力することを特徴とする請求項1〜5のいずれか1に記載のクロックデータリカバリ回路。 - 基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、
前記クロックデータリカバリ回路は、
前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、
前記基準遷移周期毎に前記遷移検出信号中から互いに連続する2つの遷移部を抽出し、前記2つの遷移部の内の第1の遷移部に同期した第1クロック信号を生成すると共に、前記2つの遷移部の内の第2の遷移部に同期した第2クロック信号を生成するクロック生成部と、
前記第1及び第2の遷移部の内の後方の遷移部の直前のデータの値に基づいて、前記第1及び第2クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有することを特徴とする半導体装置。 - 前記遷移検出手段は、前記遷移部としてデータの立ち上がりエッジ部を検出した場合には第1の遷移検出信号を生成する一方、データの立ち下がりエッジ部を検出した場合には第2の遷移検出信号を生成し、
前記クロック生成部は、前記第1の遷移検出信号中の前記第1の遷移部に同期したクロック信号を前記第1クロック信号として生成すると共に、前記第2の遷移検出信号中の前記第2の遷移部に同期したクロック信号を前記第2クロック信号として生成することを特徴とする請求項7記載の半導体装置。 - 前記セレクタは、前記後方の遷移部の直前のデータの値が高レベルである場合には前記第2クロック信号を選択してこれを前記基準クロック信号とする一方、前記後方の遷移部の直前のデータの値が低レベルである場合には前記第1クロック信号を選択してこれを前記基準クロック信号とすることを特徴とする請求項7又は8記載の半導体装置。
- 前記基準遷移周期毎に、前記データ系列における各データ片の周期の2倍以上の期間に亘り前記遷移検出信号の取り込みを可能とするマスク信号を生成するマスク生成部を更に含み、
前記クロック生成部は、前記マスク信号に基づいて前記遷移検出信号中から前記第1及び第2の遷移部を抽出することを特徴とする請求項7〜9のいずれか1に記載の半導体装置。 - 前記基準クロック信号に同期し且つ夫々異なる位相を有する複数の再生クロック信号を生成するDLL回路と、
前記複数の再生クロック信号各々のタイミングで前記データ系列中の各データ片を個別に取り込んで保持する複数のDフリップフロップと、を更に含むことを特徴とする請求項7〜10のいずれか1に記載の半導体装置。 - 前記クロック生成部は、前記第1の遷移検出信号に応じて電源電圧を第1の出力ラインに印加する第1トランジスタと、前記第1の遷移検出信号に応じてセット状態となって第1のクロックパルス保持信号を出力する第1のRSフリップフロップと、前記第1のクロックパルス保持信号に応じて前記電源電圧を前記第1の出力ラインに印加する第2トランジスタと、
前記第2の遷移検出信号に応じて前記電源電圧を第2の出力ラインに印加する第3トランジスタと、前記第2の遷移検出信号に応じてセット状態となって第2のクロックパルス保持信号を出力する第2のRSフリップフロップと、前記第2のクロックパルス保持信号に応じて前記電源電圧を前記第2の出力ラインに印加する第4トランジスタと、を含み、
前記第1の出力ライン上の電圧を前記第1クロック信号として出力すると共に、前記第2の出力ライン上の電圧を前記第2クロック信号として出力することを特徴とする請求項7〜11のいずれか1に記載の半導体装置。
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JP2012163560A JP6027359B2 (ja) | 2012-07-24 | 2012-07-24 | クロックデータリカバリ回路及び半導体装置 |
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JP2012163560A JP6027359B2 (ja) | 2012-07-24 | 2012-07-24 | クロックデータリカバリ回路及び半導体装置 |
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