KR101438478B1 - 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법 - Google Patents

지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법 Download PDF

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Abstract

본 발명은 디스플레이 구동 시스템의 수신부 장치의 데이터 수신방법에 관한 것으로서, 보다 상세하게는 수신부에서 위상고정루프(PLL : Phase Locked Loop) 구조를 배제하여 레퍼런스 클럭(Reference clock)을 생성하기 위한 별도의 발진기 없이 지연고정루프(DLL : Delay Locked Loop) 구조만으로 구현된 클럭 복원부를 이용하여 데이터 신호 사이에 동일한 크기로 임베딩된 클럭 신호를 복원할 수 있게 한 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법에 관한 것이다.

Description

지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법{DATA RECEIVING METHOD OF RECEIVER HAVING CLOCK RECOVERY UNIT BASED ON DELAY LOCKED LOOP}
본 발명은 디스플레이 구동 시스템의 수신부 장치의 데이터 수신방법에 관한 것으로서, 보다 상세하게는 수신부에서 위상고정루프(PLL : Phase Locked Loop) 구조를 배제하여 레퍼런스 클럭(Reference clock)을 생성하기 위한 별도의 발진기 없이 지연고정루프(DLL : Delay Locked Loop) 구조만으로 구현된 클럭 복원부를 이용하여 데이터 신호 사이에 동일한 크기로 임베딩된 클럭 신호를 복원할 수 있게 한 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법에 관한 것이다.
일반적으로 디스플레이 장치들은 화상데이터를 디스플레이 하는 패널을 구동하기 위해 화상 데이터를 처리하고 타이밍 제어 신호를 생성하는 타이밍 제어부(Timing Controller)와, 이러한 타이밍 컨트롤러에서 전송되는 화상 데이터와 타이밍 제어 신호를 사용하여 패널을 구동하는 데이터 구동부를 포함하여 구성된다.
상기 타이밍 컨트롤러와 데이터 구동부간에 디스플레이하고자 하는 화상데이터를 전송하는 인터페이스로는, 데이터 신호선과 클럭 신호선을 데이터 구동부들이 공유하는 멀티 드롭 (Multi-Drop) 방식, 데이터 차동신호와 클럭 차동신호들이 각 데이터 구동부에 별도로 공급되는 PPDS(Point-to-Point Differential Signaling) 전송 방식, 및 데이터와 클럭 신호가 멀티 레벨로 구별되며 타이밍 컨트롤러에서 이와 같이 구별된 클럭 신호가 임베딩된 데이터 차동신호를 독립된 각 신호선에 의해 데이터 구동부로 전송하는 인터페이스 등이 이용되고 있다.
또한, 본 출원인은 대한민국 특허출원 제10-2008-0102492호에서 클럭 신호가 동일한 크기로 데이터 신호(LVDS 데이터) 사이에 임베딩된 단일 레벨 신호를 이용하여 데이터와 클럭을 독립된 단일 신호선에 의해 함께 전송하고 수신부에서 이를 복원할 수 있는 인터페이스를 제안한 바 있다.
이때, 상기 클럭 신호가 임베딩된 데이터 차동신호를 독립된 각 신호선에 의해 데이터 구동부로 전송하는 인터페이스에서는 송신부에서 각 데이터 비트들에 대응하면서 주기적인 천이를 갖는 송신신호를 생성하며, 상기 주기적인 천이는 일정한 개수의 데이터 비트들 사이에 삽입된 더미 비트에 의해 만들 수 있게 된다. 즉, 전송하고자 하는 데이터 비트의 직전 또는 직후 부분이 데이터 비트와 상이한 값을 갖도록 하여 주기적인 천이(transition)를 야기하게 된다. 이 경우 데이터 구동부에 구비된 수신부에서는 별도의 클럭 신호를 받지 못하기 때문에, 클럭 신호가 임베딩된 데이터 차동신호를 수신하여 원래의 데이터로 복원하기 위해서는 수신한 차동신호로부터 데이터 신호 사이에 임베딩(embedding)되어 있는 클럭 신호를 복원해야 하였다.
따라서, 수신부에는 클럭 신호를 복원하기 위한 복원회로가 구비되어야 하는데, 종래에는 이러한 클럭 복원회로가 위상고정루프(PLL) 구조로 구성되는 것이 일반적이었다. 즉, 수신한 데이터를 복원하기 위해서는 수신부에서 내부 발진하여 생성되는 클럭 신호인 레퍼런스 클럭(Reference clock)이 있어야 하므로, 이러한 클럭 신호 복원회로는 레퍼런스 클럭을 생성하기 위한 발진기를 구비하는 위상고정루프(PLL)로 구성되는 것이 일반적이었다.
그에 따라, 종래의 데이터 구동부에 구비된 수신부는 대한민국 등록특허공보 제10-868299호에 개시된 바와 같이, 신호선을 통하여 수신한 차동신호의 주기적인 천이로부터 수신 클럭 신호를 생성하는 클럭 생성부와, 상기 수신 클럭 신호에 따라 상기 차동신호를 샘플링하여 데이터 비트들을 복원하는 샘플러를 포함하여 구성되었다.
이때, 상기 클럭 생성부는 수신한 차동신호의 주기적인 천이 및 피드백 클럭 신호의 천이 사이의 시간차에 대응하는 신호를 출력하는 천이검출회로와, 상기 천이검출회로에서 출력되는 신호에 따라 피드백 클럭 신호와 수신 클럭 신호의 위상을 변경하는 발진기를 포함하여 구성되었다.
이 경우 상기 천이검출회로는 초기 동기시에 입력된 클럭 신호에 의해 발진기의 발진 주파수가 맞춰지게 되고, 이후 데이터가 들어오게 되면 인에이블 신호에 따라 천이 검출기(Transition Detector)의 동작을 멈추거나 동작시키도록 구성되었다. 이 경우 초기 동기시에 입력된 클럭 신호에 의하여 인에이블 신호가 발생하지만, 인에이블 신호 구간 이외의 시간 영역에서는 클럭 에지가 없으므로 수신 클럭 신호의 생성에는 영향을 미치지 않게 된다.
이와 같이 상기 클럭 생성부는 인에이블 신호가 논리 하이인 구간에서 더미 비트로 만들어진 수신신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)만을 천이로 인식하고, 상기 인에이블 신호가 논리 로우인 구간에서는 천이로 인식하지 않아 발진기에서 생성된 수신 클럭의 주파수와 위상이 더미 비트에 의한 주기적인 천이에서 벗어나지 않도록 구성되었다.
즉, 종래의 클럭 생성부는 초기 동기 이후 발진기 내부의 피드백 신호가 오실레이터에 다시 입력되어 인에이블 신호를 생성하게 되는 특징을 갖는 위상고정루프(PLL) 구조를 기반으로 구성되었다.
그러나, 이와 같이 위상고정루프(PLL) 구조를 기반으로 구성된 종래의 클럭 생성부는 내부 피드백 루프인 PLL 루프에서 지터(jitter)가 지속적으로 쌓이게 되는 문제점이 있었다.
또한, 종래의 클럭 생성부는 초기 동기시에는 수신신호가 직접 발진기에 입력되어 인에이블 신호를 생성하는 지연고정루프(DLL)의 특징을 나타내도록 구성되고, 초기 동기 이후에는 발진기 내부의 피드백 신호가 발진기에 입력되어 인에이블 신호를 생성하는 위상고정루프(PLL)의 특징을 나타내도록 구성될 수도 있었다.
그러나, 이와 같이 초기 동기시에는 지연고정루프(DLL) 구조에 의해 동작하고, 초기 동기 이후부터는 위상고정루프(PLL) 구조에 의해 동작하도록 구성된 종래의 클럭 생성부는 동작 과정 중 루프(Loop)의 변경으로 인하여 발진 주파수 및 위상에 교란이 발생하게 되는 문제점이 있었다.
또한, 위상고정루프(PLL) 구조에 의해 초기 동기 이후의 인에이블 신호가 생성되므로 내부 피드백 루프인 PLL 루프에서 지터가 지속적으로 쌓이게 되는 문제점이 계속 존재하게 되었다.
본 발명이 해결하고자 하는 기술적 과제는, 신호선을 통하여 수신한 데이터 신호 사이에 클럭 신호가 동일한 크기로 임베딩된 단일 레벨의 전송데이터(CED)가 전압제어발진기(VCO)로 입력되지 않고 별도의 내부 발진기에 의해 생성되는 내부 클럭신호를 레퍼런스 클럭으로 하여 입력신호와의 위상차를 비교한 후 내부 클럭신호의 위상을 조절하여 데이터 복원에 이용하는 위상고정루프를 배제하고, 상기 전송데이터(CED)를 지연라인(VCDL)에 직접 입력시켜 지연시킴으로써 별도의 내부 발진기 없이 레퍼런스 클럭을 생성하고 이러한 레퍼런스 클럭을 데이터 복원에 이용하는 지연고정루프만으로 클럭 신호를 복원하게 함으로써, 별도의 클럭 신호가 없는 수신부에서도 클럭 신호가 피드백 루프를 지속적으로 거치면서 지터(jitter)가 쌓이는 것을 방지할 수 있게 한 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법을 제공함에 있다.
상기 과제를 이루기 위한 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법은, 클럭 신호가 데이터 신호 사이에 주기적으로 임베딩되어 전송되는 전송데이터(CED)를 수신하고, 클럭 신호를 복원하여 출력하는 클럭 복원부와, 데이터 신호를 복원하여 출력하는 직렬-병렬 변환부가 구비된 수신부 장치에 있어서, 상기 전송데이터(CED)는 클럭 신호가 동일한 크기로 데이터 신호 사이에 주기적으로 임베딩된 단일 레벨 신호로 구성되며, 상기 클럭 복원부는 레퍼런스 클럭을 생성하기 위한 내부 발진기가 배제된 지연고정루프(DLL)를 기반으로 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 수신부 장치의 데이터 수신방법은 클럭 복원부에서 지연고정루프(DLL)가 클럭훈련기간동안 지연라인으로 입력되는 클럭신호 형태로 구성된 전송데이터(CED)에 의해 복원되는 마스터 클럭 신호(MCLK)로 레퍼런스 클럭을 생성하고, 상기 클럭훈련기간이 끝난 후 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 의해 복원되는 마스터 클럭신호(MCLK)로 레퍼런스 클럭을 생성하도록 구성되는 것을 특징으로 한다.
본 발명은 지연고정루프만을 기반으로 이루어진 클럭 복원부를 이용하여 데이터 신호 사이에 동일한 크기로 임베딩되어 전송된 클럭 신호를 복원함으로써, 위상고정루프에서의 피드백 루프에 의해 지터가 쌓이는 것을 방지하고, 지연고정루프와 위상고정루프의 혼용에 의해 발진 주파수와 위상에 교란이 생기는 것을 방지할 수 있는 장점이 있다.
도 1은 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호를 수신하는 수신부 장치의 블록 구성도.
도 2는 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호로 이루어진 전송 데이터의 예시도.
도 3은 본 발명에 따른 클럭 복원부의 구성도.
도 4는 본 발명에 따른 클럭 생성부의 구성도.
도 5 및 도 6은 본 발명에 따른 클럭 복원부의 동작을 나타내는 타이밍도.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호를 수신하는 수신부 장치의 개략적인 블록 구성도이다.
도 1을 참조하면, 클럭 신호가 임베딩된 단일 레벨 신호를 수신하는 수신부 장치는, 타이밍 제어부로부터 직렬 신호선을 통하여 전송된 클럭신호 형태로 구성된 전송데이터(clock embedded data : CED) 또는 클럭 신호가 데이터 신호 사이에 임베딩된 전송 데이터(clock embedded data : CED)(이하, "전송데이터(CED)"라 통칭함)를 수신하여 병렬 데이터로 변환한 후 복원 데이터 신호(recovered data)를 디스플레이 패널로 전송하는 직렬-병렬 변환부(Serial to parallel converter)(100)와, 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)로부터 임베딩된 클럭 신호를 추출하여 데이터 신호의 복원에 이용하는 샘플링 클럭 신호(sampling clock signal)를 상기 직렬-병렬 변환부로 전송하고 데이터 출력을 위한 복원 클럭 신호(recovered clock)를 출력하는 클럭 복원부(clock recovery unit)(200)를 포함하여 구성된다.
삭제
본 발명은 클럭 복원부(200)에서 생성된 클럭 신호가 내부 피드백 루프를 거치면서 지속적으로 지터(jitter)가 쌓이게 되는 위상고정루프(PLL : Phase Locked Loop) 기반 클럭 복원부의 문제점을 해결하기 위해, 지터가 지속적으로 축적되지 않는 지연고정루프(DLL : Delay Locked Loop) 만을 이용하여 별도의 레퍼런스 클럭(Reference clock)을 생성하기 위한 발진기 없이 수신부에서 클럭을 복원할 수 있게 한 클럭 복원부(200)를 제안하는 것이다. 따라서, 이러한 클럭 복원부를 제외한 직렬-병렬 변환부(100)와 같은 수신부의 다른 구성요소는 단일 레벨 신호를 수신하여 복원하는 통상적인 수신부와 유사하게 구성될 수 있으므로, 이하에서는 지연고정루프(DLL) 만을 기반으로 하여 구성된 클럭 복원부(200)의 구성을 상세히 설명한다.
이때, 상기 수신부 장치에서 수신하는 전송데이터(CED)는 전송하고자 하는 데이터 신호 사이에 클럭 신호가 임베딩(embedding)된 신호로서, 상기 타이밍 제어부에서 신호선을 이용하여 데이터 구동부로 전송하게 된다. 이때, 상기 전송데이터(CED)는 상기 데이터 신호 사이에 클럭 신호가 동일한 크기로 임베딩되는 것이 바람직하지만, 상기 클럭 신호가 멀티 레벨로 임베딩되어 구성될 수도 있음은 물론이다. 이때, 상기 전송데이터(CED)는 신호선을 통하여 수신부 장치에서 수신하는 입력신호로서, 하나의 차동 신호(Differential Signal)로 구성될 수 있을 뿐만 아니라, 단일 신호(Single-ended Signal)로 구성될 수도 있게 된다.
도 2는 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호로 이루어진 전송 데이터의 예시도이다.
도 2를 참조하면, 단일 레벨 신호로 이루어진 상기 전송데이터(CED)는 데이터 비트들 사이에 주기적으로 동일한 크기의 클럭 비트를 삽입하고, 삽입된 클럭 비트의 상승 에지 또는 하강 에지를 나타내기 위해 데이터와 클럭 비트 사이에 더미 비트를 삽입하여 구성된다. 이때, 상기 더미 비트와 클럭 비트는 회로 설계를 용이하게 하기 위해 신호의 폭을 더 넓게 가변할 수도 있음은 물론이다.
상기 타이밍 제어부는 데이터를 전송하기 전에 먼저 데이터가 포함되지 않고 클럭신호의 형태로 구성된 전송데이터(CED)를 전송함으로써 클럭훈련(clock training)을 시작하게 된다. 상기 데이터 구동부는 지연고정루프(DLL) 자체의 LOCK 신호 및 인접한 다른 데이터 구동부로부터 입력받은 LOCK 신호의 조합 또는 초기 동기가 끝났음을 알리는 제어신호가 "H" 상태(논리 하이상태)가 된 후 클럭훈련기간 동안 전송되는 클럭신호의 형태로 구성된 전송데이터(CED)에 따라 데이터 샘플링에 사용할 클럭 신호를 복원하게 되며, 복원 클럭 신호가 안정화되면 LOCK 신호(LOCK1 ~ LOCKN)는 "H" 상태를 출력하게 된다.
상기 타이밍 제어부는 일정시간 이후 클럭훈련을 끝내고 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 전송을 시작한다. 만약 데이터 전송 중 LOCK 신호가 "L" 상태(논리 로우 상태)로 변하면 타이밍 제어부는 즉시 클럭훈련을 시작하여 소정 시간동안 지속하게 된다.
도 3은 본 발명에 따른 클럭 복원부의 구성도이다.
도 3을 참조하면, 상기 클럭 복원부(200)는 지연고정루프(DLL : Delay Locked Loop) 만을 기반으로 구성되며, 송신부에서 전송되는 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)로부터 클럭 신호를 복원하고 데이터를 검출하는데 이용될 하나 이상의 샘플링 클럭 신호와 복원 클럭 신호를 생성할 수 있도록, 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)로부터 마스터 클럭 신호(MCLK)를 생성하는 클럭 생성부(210)와, 상기 클럭 생성부에서 생성된 마스터 클럭 신호(MCLK)를 지연시키고 지연 정도에 따른 다양한 위상을 갖는 지연 클럭 신호를 출력하는 지연라인(220)과, 상기 지연라인에서의 지연 클럭 신호들을 비교하여 위상차 또는 시간차를 검출하는 위상차 검출기(230)와, 상기 위상차 검출기의 비교 결과에 따라 전압제어신호(VCTRL)를 생성하여 상기 지연라인으로 공급하는 저대역 통과 필터(240)를 포함하여 구성된다.
상기 클럭 생성부(clock generator)(210)는 지연라인(220)으로부터 출력되는 여러 지연 클럭 신호들 중 적어도 어느 하나 이상의 신호에 의해 마스크신호(MASK), 풀업신호(PU) 또는 풀다운신호(PD)를 생성하여, 데이터 신호 사이에 임베딩된 클럭 신호를 복원하도록 구성된다. 따라서, 상기 클럭 생성부(210)는 지연라인(220)에서 출력되는 지연 클럭 신호들(CK1, CK2 ... CK2N+1)을 입력으로 수신 받으며, 상기 지연 클럭 신호들이 생성되기 전에는 클럭훈련기간 동안 입력되는 클럭신호 형태로 구성된 전송데이터(CED)에 의해 마스터 클럭 신호(MCLK)를 생성하게 된다. 이때, 상기 지연 클럭 신호들의 개수는 적어도 2N+1개 보다 크거나 같아야 하며, 여기서 상기 N은 클럭 비트 사이에 존재하는 데이터 비트의 개수를 나타내는 자연수이다.
도 4는 본 발명에 따른 클럭 생성부의 구성도이다.
도 4를 참조하면, 상기 클럭 생성부(210)는 상기 지연 클럭 신호들을 수신하여 마스크 신호(MASK)를 생성하는 마스크 신호 생성부(211)와, 상기 마스크 신호에 의해 차단스위치를 스위칭 시켜 전송데이터(CED)의 전달 상태를 조절하는 통과스위치(212)와, 상기 타이밍 제어부에서 전송된 LOCK 신호와 마스크 신호(MASK)에 의해 상기 전송데이터(CED)의 직접적인 전달여부를 차단하는 차단스위치(213)와, 상기 차단스위치가 차단된 경우 상기 지연 클럭 신호들(CK1, CK2 ... CK2N+1) 중 적어도 하나 이상의 신호에 의해 서로 상보적으로 동작하며 마스터 클럭 신호(MCLK)를 생성하여 출력하는 풀업부(Pull up)(214)와 풀다운부(Pull down)(215), 및 상기 풀업부(214) 일단을 전원전압(VDD)에 연결시키는 제1스위치(216)와 상기 풀다운부(215) 일단을 접지전압(GND)에 연결시키는 제2스위치(217)를 포함하여 구성된다. 이때, 상기 LOCK 신호는 초기 동기가 끝났음을 나타내는 신호로서, 지연고정루프의 동작이 안정화되었음을 나타내거나 외부 입력신호가 안정화되었음을 나타내게 된다.
상기 마스크 신호 생성부(Mask signal generator)(211)는 수신된 클럭 신호를 복원하기 위해 상기 지연라인(220)에서 다수의 인버터들을 거치며 지연된 후 출력되는 지연 클럭 신호들(CK1, CK2 ... CK2N+1)을 입력 받아 클럭 신호의 상승 에지 또는 하강 에지를 검출하기 위한 마스크 신호(MASK)를 생성하는 마스킹 회로로 구성된다.
상기 통과스위치(212)는 상기 LOCK 신호에 의해 스위칭하면서 차단스위치(213)의 동작을 제어하여 클럭 신호의 에지를 검출하기 위한 마스크 신호(MASK)를 전달할 수 있도록, 상기 마스크 신호 생성부(211)에 일단이 연결되고, 상기 전송데이터(CED)가 클럭 생성부의 출력으로 전달되는 것을 차단하는 차단스위치(213)에 타단이 연결되어 구성된다.
이때, 상기 통과스위치(212)는 LOCK 신호에 의해 상기 마스크 신호(MASK)가 차단스위치(213)로 연결되거나 "1"의 논리값, 즉 논리 하이상태를 나타내는 값이 차단스위치(213)로 연결되도록 구성된다. 즉, 상기 LOCK 신호가 논리 하이상태일 경우에는 상기 마스크 신호(MASK)에 의해 차단스위치가 동작하게 되고, 상기 LOCK 신호가 논리 로우상태일 때에는 상기 클럭신호 형태로 구성된 전송데이터(CED)가 마스터 클럭 신호(MCLK)에 바로 연결되도록 구성된다.
또한, 상기 차단스위치(213)는 상기 수신부 장치에 연결된 신호선에 일단이 연결되고, 상기 지연라인(220)에 타단이 연결되어 구성되며, 전송데이터(CED)가 마스터 클럭 신호(MCLK)로서 상기 지연라인(220)에 그대로 전달되는 것을 조절하여 에지를 검출하는 마스크 신호(MASK)를 상기 통과스위치(212)로부터 수신하도록 구성된다.
또한, 상기 차단스위치(213)의 타단은 상기 지연라인에 연결되는 풀업부(214)와 풀다운부(215)의 연결노드에도 함께 연결되어 전송데이터(CED)의 출력을 차단하고 풀업 또는 풀다운 동작에 의해 복원된 신호를 출력하도록 구성된다.
그에 따라, 상기 차단스위치(213)는 상기 LOCK 신호가 논리 하이상태일 경우에 통과스위치(212)에서 전송되는 마스크 신호(MASK)에 의해 동작하면서 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 상승 또는 하강 에지를 검출하도록 제어되고, 상기 LOCK 신호가 논리 로우상태일 때에는 "1"의 논리값에 의해 동작하면서 상기 클럭신호 형태로 구성된 전송데이터(CED)가 마스터 클럭 신호(MCLK)에 바로 전달되도록 구성된다.
이때, 상기 LOCK 신호가 논리 로우(L)상태인 경우에는 클럭훈련기간이므로, 상기 통과스위치(212)가 "1"의 논리값에 연결되고 상기 차단스위치(213)는 상기 마스크 신호(MASK)의 논리 상태와 무관하게 항상 상기 클럭신호 형태로 구성된 전송데이터(CED)를 마스터 클럭 신호(MCLK)로 그대로 전달하게 된다. 따라서, 상기 클럭 생성부(210)에서 클럭훈련기간 동안 전송된 클럭 신호 형태로 구성된 전송데이터(CED)가 지연라인(220)으로 전달된다.
즉, 클럭 신호의 에지(edge)를 복원하기 위해서는 타이밍 제어부에서의 전송시 데이터 사이에 삽입된 클럭의 주기에 대응하는 주기를 갖는 초기 신호가 필요하게 되는데, 이러한 초기 신호는 레퍼런스 클럭(Reference clock)을 발생하기 위한 별도의 발진기가 없어도 상기 클럭훈련기간동안 송신되는 클럭 신호 형태로 구성된 전송데이터(CED)를 상기 클럭 생성부(210)에서 그대로 출력시키면서 전압제어 지연라인(VCDL)이나 전류제어 지연라인(CCDL)로 이루어진 지연라인(220)으로 전달한 후 지연시켜 얻을 수 있게 된다.
그러나, 상기 LOCK 신호가 논리 하이(H)상태인 경우에는, 상기 마스크 신호 생성부(211)에서 발생된 마스크 신호(MASK)에 의해 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 전달여부가 제어되며 상승 또는 하강 에지를 검출하게 된다. 즉, 상기 마스크(MASK) 신호가 논리 하이(H)상태인 구간에서는 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 클럭 신호의 에지를 출력에 전달하지만, 상기 마스크(MASK) 신호가 논리 로우(L)상태인 구간에서는 상기 차단스위치(213)를 동작시켜 상기 전송데이터(CED)가 그대로 전달되는 것을 차단하고 하나 이상의 지연 클럭 신호를 이용하여 풀업부(214)나 풀다운부(215)의 동작에 의해 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에서 클럭 신호의 에지를 제외한 나머지 부분을 복원하게 된다.
상기 풀업부(Pull-up)(214)와 풀다운부(Pull-down)(215)는 상기 LOCK 신호가 논리 하이상태이고 마스크 신호(MASK)가 논리 로우상태인 경우에 상기 지연 클럭 신호들(CK1, CK2 ... CK2N+1) 중 적어도 하나 이상의 신호를 사용하거나 적어도 하나 이상의 신호를 조합하여 풀업신호(PU 신호) 또는 풀다운신호(PD)를 생성함으로써 풀업 및 풀다운 동작을 실행하며 클럭 신호의 에지(edge)를 제외한 나머지 부분을 복원하게 된다.
이때, 상기 풀업부(pull-up)(214)는 제1스위치(216)를 통하여 일단이 전원전압(VDD)에 연결되고, 상기 풀다운부(pull-down)(215)도 제2스위치(217)를 통하여 접지전압(GND)에 연결되도록 구성된다. 상기 제1스위치(216)와 제2스위치(217)는 상기 LOCK 신호가 논리 로우상태(L)인 경우에는 스위치가 차단되고, 상기 LOCK 신호가 논리 하이상태(H)인 경우에는 스위치가 연결되도록 상기 LOCK 신호에 의해 제어된다.
그에 따라, 상기 LOCK 신호가 논리 로우상태인 경우 상기 제1스위치(216)는 상기 풀업부(214)가 전원전압(VDD)이 연결되는 것을 차단하고 상기 제2스위치(217)는 상기 풀다운부(215)가 접지전압(GND)에 연결되는 것을 차단하며, 상기 LOCK 신호가 논리 하이상태인 경우 상기 제1스위치(216)는 상기 풀업부(214)를 전원전압(VDD)에 연결시키고 상기 제2스위치(217)는 상기 풀다운부(215)를 접지전압(GND)에 연결시키게 된다.
이와 같이, 상기 제1스위치(216) 및 제2스위치(217)의 동작이 상기 LOCK 신호에 의해 제어됨으로써, 지연고정루프(DLL)의 LOCK 신호가 논리 로우상태(L)일 때 상기 풀업부와 풀다운부의 오동작에 의해 마스터 클럭 신호(MCLK)가 잘못 생성되는 것을 방지할 수 있게 된다.
따라서, 상기 풀다운신호(PD)는 풀업부(214)가 꺼지고 전원전압(VDD)과 접지전압(GND)간에 통로가 형성되지 않아 논리 로우출력이 되는 입력에 대하여 출력에 접지전압(GND)의 전압값을 출력하게 되며, 상기 풀업신호(PU)는 그 출력노드의 전위를 전원전압(VDD)으로 끌어올리고 풀다운부(215)를 차단하여 전원전압(VDD)에서 접지전압(GND)에 이르는 통로를 형성하지 않아 논리 하이출력이 되는 입력 조합에 대하여 출력에 전원전압(VDD)의 전압값을 출력하게 된다. 이러한 상기 풀업부(214)와 풀다운부(215)에서의 스위칭 동작에 의해 결정된 값이 마스터 클럭 신호(MCLK)로 출력되어 지연라인(220)으로 전달된다.
상기 지연라인(220)은 전압제어 지연라인(VCDL : Voltage controlled delay line)이나 전류제어 지연라인(CCDL : Current controlled delay line)으로 구성될 수 있으며, 출력된 지연 클럭 신호가 다시 입력되는 피드백 루프를 갖지 않고, 클럭 생성부(210)에서 출력되는 마스터 클럭 신호(MCLK)를 입력받아 지연시키며 출력할 수 있는 다수 개의 지연수단이 구비된 지연고정루프(DLL : Delay Locked Loop) 만을 기반으로 하여 구성된다.
이하, 상기 지연라인은 전압제어 지연라인(VCDL)(220)으로 지칭하지만 이에 한정되지 않음은 물론이다. 또한, 도 3에는 상기 지연수단이 인버터로 구성된 것이 도시되어 있으나, 상기 지연수단은 인버터에 한정되지 않고 다른 지연셀이나 지연소자로 구성될 수도 있음은 물론이다.
상기 전압제어 지연라인(220)은 클럭훈련기간동안 상기 클럭 생성부(210)로부터 출력되는 마스터 클럭 신호(MCLK)를 지연시켜 지연 클럭 신호를 생성한 후, 상기 마스터 클럭 신호(MCLK) 및 지연 클럭 신호들 중에서 그 시간차가 클럭 비트가 삽입되는 주기와 동일한 두 신호 사이의 위상을 비교함으로써 별도의 내부 발진기 없이도 레퍼런스 클럭을 생성할 수 있게 된다. 또한, 상기 클럭훈련기간이 종료한 후에는 상기 풀업부와 풀다운부의 동작에 의해 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 포함되어 있는 클럭 신호의 에지를 제외한 나머지 부분을 복원한 신호를 마스터 클럭 신호(MCLK)로 수신하여 지연시킴으로써 지연 클럭 신호를 생성하게 된다.
상기 전압제어 지연라인(220)에 구비된 다수개의 인버터들은 2개의 인버터 쌍을 하나의 지연 단위로 하며, 이와 같이 2개의 인버터로 이루어진 인버터 쌍을 통과하면서 지연 클럭 신호(CK1, CK2, CK3, ... CK2N+1)를 생성하여 출력하게 된다.
이때, 상기 전압제어 지연라인(220)에서 출력되는 상기 지연 클럭 신호들은 클럭 생성부(210)로 전송되어 데이터 사이에 삽입된 클럭 신호의 에지를 제외한 나머지 부분을 복원할 수 있게 된다. 즉, 상기 지연 클럭 신호는 2개의 인버터 쌍을 통과하면서 지연된 클럭 신호로 구성되고, 그 출력이 상기 클럭 생성부(210)로 입력되어, 상기 LOCK 신호가 논리 하이상태이고 상기 마스크 신호(MASK)가 논리 로우상태인 경우에 풀업부(Pull-up)(214) 또는 풀다운부(Pull-down)(215) 동작에 의해 클럭 신호의 에지(edge)를 제외한 나머지 부분을 복원하게 된다.
또한, 상기 전압제어 지연라인(220)의 입력 신호인 마스터 클럭 신호(MCLK) 및 상기 전압제어 지연라인(200)에서 지연된 지연 클럭 신호 중 임의의 두 신호는, 상기 인버터들을 통과하면서 지연되는 클럭 신호의 지연정도를 비교하고, 그 지연정도를 변경할 수 있는 전압제어신호(VCTRL)를 저대역 통과 필터(240)로부터 수신하기 위해 상기 위상차 검출기(230)로 전송된다.
상기 위상차 검출기(Phase detector)(230)는 지연고정루프(DLL)의 입력 클럭 신호와 더불어 지연고정루프 기반의 전압제어 지연라인(220)에서 지연된 지연 클럭 신호들 중 임의의 두 신호를 입력으로 가지며, 두 신호의 시간차에 의해 지연량 제어신호인 업/다운 신호(UP/DN)를 생성하여 저대역 통과 필터(240)로 출력하도록 구성된다.
이때, 상기 위상차 검출기(230)는 상기 LOCK 신호가 논리 하이상태가 되어 상기 지연고정루프(DLL)가 락(lock) 되었을 때, 상기 클럭 생성부(210)에서 출력된 마스터 클럭 신호(MCLK) 및 전압 또는 전류제어 지연라인에서 출력되는 지연 클럭 신호들(CK1, CK2, CK3, ..., CK2N+1) 중에서 시간차가 클럭 비트가 삽입되는 주기와 동일한 임의의 두 개의 클럭 신호를 비교 대상인 입력으로 갖게 된다. 도 4에서는, 1차 지연된 제1지연 클럭 신호(CK1)와, 상기 전압제어 지연라인에 구비된 다수개의 인버터 쌍을 모두 통과하면서 지연된 제2N+1지연 클럭 신호(CK2N+1)를 두 입력으로 하며, 이러한 두 입력 클럭 신호의 시간차에 따라 상기 업/다운 신호를 생성하도록 구성되는 것을 일례로 나타내고 있으나, 상기 위상차 검출기의 입력으로 선택되는 2개의 지연 클럭 신호가 이에 한정되지 않음은 물론이다.
즉, 상기 제1지연 클럭 신호(CK1)와 제2N+1지연 클럭 신호(CK2N+1)의 시간차가 양의 신호인 업 신호(UP)인 경우 저대역 통과 필터인 전하펌프(240)가 전하를 충전시키고, 상기 시간차가 음의 신호인 다운 신호(DN)인 경우 상기 저대역 통과 필터인 전하펌프(240)가 전하를 방전시키면서 상기 지연라인(220)에서의 지연정도를 제어하게 된다.
상기 저대역 통과 필터(240)는 상기 업/다운 신호(UP/DN)의 고주파 성분을 제거 또는 감소시켜 지연 라인의 지연 정도를 조절하는 신호를 공급하는 것으로서, 상기 실시예에서는 전하펌프(Charge pump)로 구성하는 것을 도시하였으나, 이에 한정되지 않고 다양한 루프필터로 구성될 수 있음은 물론이다.
도 3에서 상기 저대역 통과 필터(240)는 상기 업/다운 신호(UP/DN)를 입력받아 전압제어 지연라인(VCDL)(220)에서의 지연정도를 조절하는 전압제어신호(VCTRL)를 지연라인으로 출력하기 위해, 출력단자가 상기 전압제어 지연라인(220)에 구비된 인버터들에 연결되어 구성된다. 그에 따라, 상기 저대역 통과 필터(240)는 상기 위상차 검출기(230)에서 두 클럭 신호의 시간차에 의해 생성된 업/다운 신호의 고주파 성분을 제거하거나 감소시켜 상기 전압제어신호(VCTRL)를 출력하게 되다.
도 5는 본 발명에 따른 클럭 복원부의 동작을 나타내는 타이밍도이다.
도 5를 참조하면, 데이터 사이에 삽입된 클럭 신호의 상승 또는 하강 에지를 복원하기 위해서는 수신된 클럭 신호를 복원하는 초기에 외부에서 삽입된 클럭 신호의 주기에 대응하는 주기를 갖는 전송데이터(CED)가 필요하게 된다. 따라서, 상기 LOCK 신호가 논리 로우상태인 클럭훈련기간 동안 송신부에서 전송되는 클럭신호 형태로 구성된 전송데이터(CED)를 그대로 상기 클럭 생성부(210)에서 마스터 클럭 신호(MCLK)로 출력하여 전압제어 지연라인(220)으로 전달하게 된다. 이때, 상기 클럭훈련기간 동안 상기 지연고정루프(DLL)의 LOCK 신호는 논리 로우상태(L)에서 논리 하이상태(H)로 변경되고, 이러한 클럭훈련기간동안 복원된 마스터 클럭 신호(MCLK)에 의해 별도의 발진기가 구비되어 있지 않아도 클럭 신호의 복원에 이용되는 레퍼런스 클럭을 생성할 수 있게 된다.
상기 지연라인(220)에서 지연된 적어도 하나 이상의 지연 클럭 신호를 이용하여 수신된 클럭 신호를 복원하기 위해, 상기 전송데이터(CED)의 상승 또는 하강 에지를 검출하기 위한 마스크 신호(MASK)와, 상기 마스크 신호에 의해 검출된 부분을 제외한 클럭 신호의 나머지 부분을 생성하기 위해 풀업부(Pull-up)(214)와 풀다운부(Pull-down)(215)를 구동하는 신호인 풀업신호(PU)와 풀다운신호(PD)를 생성하게 된다.
도 5에 도시된 바와 같이, 상기 지연 클럭 신호는 각 지연수단에서 지연된 것만큼 조금씩 지연되어 제1지연 클럭 신호(CK1)와 제2N+1지연 클럭 신호(CK2N+1)의 천이 시점이 일치하게 될 경우에는 업/다운 신호가 불필요하며 현 상태를 유지하게 되나, 두 신호의 천이 시점이 불일치하게 되어 두 신호의 위상차가 발생하게 될 경우에는 저대역 통과 필터(240)에서의 충전과 방전을 통해 생성되는 전압제어신호(VCTRL)에 의해 지연정도를 조정하게 된다.
또한, 상기 LOCK 신호와 상기 마스크 신호 생성부(211)에서 생성된 마스크 신호(MASK)가 모두 논리 하이인 경우에만 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 클럭 신호의 에지를 출력하게 되고, 상기 마스크 신호(MASK)가 논리 로우인 경우에는 풀업부(214)와 풀다운부(215)를 동작시키는 풀업신호(PU)와 풀다운신호(PD)에 의해 클럭 신호의 에지를 제외한 나머지 부분을 복원하게 된다.
그에 따라, 별도의 위상고정루프를 이용하지 않아 지터의 축적을 방지하고 별도의 내부 발진기를 구비하지 않으면서도, 데이터 신호와 동일한 크기로 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 임베딩된 클럭 신호를 복원한 복원 클럭 신호(Recovered clock)를 생성할 수 있게 된다.
도 6은 본 발명에 따른 클럭 복원부의 다른 동작을 나타내는 타이밍도이다.
도 6을 참조하면, 상술한 바와 같이 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 임베딩된 클럭 신호를 복원하기 위해, 클럭훈련기간 동안의 클럭신호 형태로 구성된 전송데이터(CED)가 지연라인(220)에서 지연되어 출력되는 적어도 하나 이상의 지연 클럭 신호를 이용하여 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED 신호)의 상승 또는 하강 에지를 검출하기 위한 마스크 신호(MASK)와, 상기 마스크 신호에 의해 검출된 부분을 제외한 나머지 부분을 생성하기 위한 풀업신호(PU)와 풀다운신호(PD)를 생성하게 된다.
도 6에 도시된 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)는 클럭 신호에 앞서는 더미(dummy) 비트가 구비된 것을 나타내며, LOCK 신호와 마스크 신호(MASK)가 모두 논리 하이인 상태에서 이러한 더미 비트 이후에 임베딩된 클럭 신호의 천이를 인지하여 상승 또는 하강 에지를 검출하게 된다. 이때, 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)의 상승 에지를 검출하는가 또는 하강 에지를 검출하는가에 따라 풀업부와 풀다운부를 구동하는 풀업신호(PU)와 풀다운신호(PD)의 순서는 변경될 수 있다.
이와 같이, 수신부 장치에서 클럭훈련기간 동안 전송되는 클럭신호 형태로 구성된 전송데이터(CED)를 이용하여 수신부 장치에서 이용할 초기의 클럭 신호를 생성하고, 이러한 초기의 클럭 신호에 의해 데이터 신호 사이에 동일한 크기로 임베딩된 클럭 신호의 에지(edge)를 검출하고, 이와 같이 검출된 부분을 제외한 클럭 신호의 나머지 부분을 복원하여 복원 클럭 신호(recovered clock)을 생성함으로써, 내부 발진하는 클럭 신호를 생성하기 위한 위상고정루프(PLL)를 구비하지 않고 지연고정루프(DLL)만을 기반으로 하여 전압제어 지연라인(220)의 출력 신호로부터 클럭 신호를 복원할 수 있게 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
100 - 직렬-병렬 변환부 200 - 클럭 복원부
210 - 클럭 생성부 211 - 마스크 신호 생성부
212 - 통과스위치 213 - 차단스위치
214 - 풀업부 215 - 풀다운부
216 - 제1스위치 217 - 제2스위치
220 - 전압제어 지연라인 230 - 위상차 검출기
240 - 전하펌프

Claims (6)

  1. 디스플레이 구동시스템의 타이밍제어부로부터 전송되는 전송데이터(CED)를 수신하여 상기 전송데이터에 포함된 클럭 신호를 복원하여 출력하는 클럭복원부와, 데이터 신호를 복원하여 출력하는 직렬-병렬 변환부가 구비된 수신부 장치의 데이터 수신방법에 있어서,
    수신부에서 수신된 상기 전송데이터(CED)를 지연고정루프(DLL)를 통해 지연시켜 레퍼런스 클럭을 생성하고,
    상기 레퍼런스 클럭을 이용하여 상기 전송데이터(CED)에 포함된 클럭신호를 복원하며,
    상기 레퍼런스 클럭을 이용하여 상기 전송데이터(CED)에 포함된 데이터 신호를 복원하는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
  2. 제1항에 있어서,
    클럭훈련기간 동안에는 클럭신호 형태로 구성된 전송데이터(CED)가 상기 타이밍제어부로부터 전송되고,
    상기 클럭훈련기간이 끝난 후에는 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)가 상기 타이밍제어부로부터 전송되는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
  3. 제2항에 있어서,
    클럭훈련기간 동안에는 타이밍제어부로부터 전송되는 상기 클럭신호 형태로 구성된 전송데이터(CED)에 의해 복원되는 마스터 클럭 신호(MCLK)로 레퍼런스 클럭을 생성하고,
    상기 클럭훈련기간이 끝난 후에는 타이밍제어부로부터 전송되는 상기 클럭 신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 의해 복원되는 마스터 클럭신호(MCLK)로 레퍼런스 클럭을 생성하는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
  4. 제3항에 있어서,
    상기 마스터 클럭 신호(MCLK) 및 상기 마스터 클럭 신호(MCLK)가 지연라인을 통해 지연된 지연클럭신호를 비교하여 신호들간의 시간차 또는 위상차를 검출하여 업신호 또는 다운신호를 생성하고,
    상기 업신호 또는 다운신호의 고주파 성분을 감소시켜 지연라인의 지연정도를 조절하는 전압제어신호를 생성하여 상기 클럭신호를 복원하는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
  5. 제3항에 있어서, 상기 클럭신호 복원단계는,
    초기 동기화가 끝났음을 나타내는 LOCK 신호와 상기 클럭 신호의 상승 에지 또는 하강 에지를 검출하기 위한 마스크신호가 모두 논리 '하이'인 경우 상기 클럭신호가 데이터 신호 사이에 임베딩된 전송데이터(CED)에 포함된 클럭신호의 에지를 출력하고
    상기 마스크신호가 논리 '로우'인 경우에는 클럭신호의 에지를 제외한 나머지 부분을 복원하는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
  6. 제5항에 있어서,
    상기 클럭신호가 데이터신호 사이에 임베딩된 전송데이터(CED)는 클럭신호의 앞에 더미비트를 구비하며,
    상기LOCK 신호와 상기 마스크신호가 모두 논리 '하이'인 경우 상기 더미 비트 이후에 임베딩된 클럭신호의 천이를 감지하여 상승에지 또는 하강에지를 검출하는 것을 특징으로 하는 지연고정루프 기반의 클럭복원부가 구비된 수신부 장치의 데이터 수신방법.
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