KR20110047573A

KR20110047573A - 표시장치

Info

Publication number: KR20110047573A
Application number: KR1020090104260A
Authority: KR
Inventors: 윤현식; 박희범; 백승수
Original assignee: 삼성전자주식회사
Priority date: 2009-10-30
Filing date: 2009-10-30
Publication date: 2011-05-09
Also published as: EP2317502A3; KR101579272B1; EP2317502B1; CN102053413B; CN102053413A; EP2317502A2; JP2011095712A; US8963822B2; JP5710894B2; US20110102415A1

Abstract

표시장치에서, 타이밍 컨트롤러는 다수의 영상 신호를 출력하고, 제1 및 제2 제어신호를 출력한다. 데이터 드라이버는 제1 제어신호에 응답하여 영상 신호들을 제1 전압으로 변환하여 출력하고, 제2 제어신호에 응답하여 적어도 한 프레임 단위로 스윙하는 제2 전압을 출력한다. 표시패널은 다수의 화소를 구비하고, 다수의 화소 각각은 데이터 드라이버로부터 대응하는 제1 전압 및 제2 전압을 수신하여 영상을 표시한다. 제2 전압이 데이터 드라이버로부터 출력됨에 따라서 제2 전압의 전기적 안정성을 개선할 수 있다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 화소에 인가되는 전압의 전기적 안정성을 확보할 수 있는 표시장치에 관한 것이다.

액정 표시 장치는 두 기판 사이에 이방성 유전율을 갖는 액정 물질이 주입되어 있다. 액정 물질에 전계(electric field)가 인가되고 이 전계의 세기가 조절되면, 기판에 투과되는 빛의 양이 조절된다. 그 결과, 액정 표시 장치에는 원하는 화상 신호가 표시된다.

액정 표시 장치의 각 픽셀은 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청의 서브 픽셀들을 포함한다. 각 서브 픽셀은 박막 트랜지스터를 통해 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압의 차전압을 충전하여 액정을 구동한다. 박막 트랜지스터는 게이트 라인에 공급된 게이트 온 전압에 의해 턴 온되어 데이터 라인에 공급된 데이터 신호를 화소 전극에 충전한다. 그리고, 박막 트랜지스터는 게이트 라인에 공급된 게이트 오프 전압에 의해 턴 오프되어 화소 전극에 충전된 데이터 신호가 유지되게 한다.

최근, 공통 전압의 전압레벨을 증가시키지 않으면서 액정에 충전되는 차전압 을 증가시키기 위하여, 공통 전압을 직류 전압이 아닌 한 프레임 단위로 스윙하는 교류 전압으로 인가하고, 데이터 전압을 공통 전압에 역상으로 인가하는 기술이 적용되고 있다.

따라서, 본 발명의 목적은 화소에 인가되는 전압의 전기적 안정성을 확보할 수 있는 표시장치를 제공하는 것이다.

본 발명에 따른 표시장치는 타이밍 컨트롤러, 데이터 드라이버, 및 표시패널을 포함한다. 상기 타이밍 컨트롤러는 다수의 영상 신호를 출력하고, 제1 및 제2 제어신호를 출력한다. 상기 데이터 드라이버는 상기 제1 제어신호에 응답하여 상기 영상 신호들을 제1 전압들로 변환하여 출력하고, 상기 제2 제어신호에 응답하여 적어도 한 프레임 단위로 스윙하는 제2 전압을 출력한다. 상기 표시패널은 다수의 화소를 구비하고, 다수의 화소 각각은 상기 데이터 드라이버로부터 대응하는 제1 전압 및 상기 제2 전압을 수신하여 영상을 표시한다.

본 발명에 따른 데이터 드라이버는 컨버터부 및 출력 버퍼를 포함한다. 상기 컨버터부는 n(n은 1이상의 자연수)비트로 이루어진 다수의 영상신호를 제1 전압들로 변환하여 출력하는 제1 컨버터 및 n비트로 이루어진 기 설정된 제1 및 제2 기준 신호 중 어느 하나를 교번적으로 선택하여 스윙하는 제2 전압으로 변환하여 출력하는 제2 컨버터로 이루어진다. 상기 출력 버퍼는 상기 컨버터로부터 출력된 상기 제 1 전압들을 출력한다.

본 발명에 따른 데이터 드라이버는 데이터 출력부, 스위칭부, 및 버퍼부를 포함한다.

상기 데이터 출력부는 다수의 영상신호 및 아날로그 구동전압을 수신하고, 상기 아날로그 구동전압과 접지전압 사이에서 표현되는 다수의 계조 전압 중 상기 영상 신호들 각각에 대응하는 계조 전압들을 선택하여 제1 전압들로써 출력한다.

상기 스위칭부는 상기 아날로그 구동전압과 상기 접지전압 중 어느 하나를 교번적으로 선택하여 스윙하는 제2 전압을 출력하고, 상기 제2 전압과 반전된 위상을 갖는 제3 전압을 출력한다. 상기 버퍼부는 상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시킨다.

이와 같은 표시장치에 따르면, 데이터 드라이버는 타이밍 컨트롤러로부터 제1 및 제2 제어신호를 수신하여, 한 프레임 단위로 스윙하는 전압 및 상기 전압에 반전된 위상을 갖는 반전 전압을 생성한다. 이 경우, 상기 전압 및 반전 전압은 컨트롤 보드, 연결 필름 및 인쇄회로기판 등을 경유하지 않고서 표시패널에 제공될 수 있다.

따라서, 상기 전압 및 상기 반전 전압의 전기적 안정성을 향상시킬 수 있고, 또한 회로 기판 설계의 복잡성을 개선할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.

도 1을 참조하면, 표시장치(100)는 표시패널(110), 타이밍 컨트롤러(120), 데이터 드라이버(130), 및 게이트 드라이버(140)를 포함한다.

상기 표시패널(110)에는 다수의 화소가 구비된다. 도 1에는 간결한 설명을 위하여 다수의 화소들 중 하나의 화소만을 도시하였다. 각 화소는 게이트 라인(GL), 상기 게이트 라인(GL)과 교차하는 제1 신호 라인(DL), 상기 제2 신호 라인(DL)과 평행한 제2 신호 라인(CL)을 포함한다. 또한, 각 화소는 상기 게이트 라인(GL)과 상기 제1 신호 라인(DL)에 연결된 제1 박막 트랜지스터(T1), 상기 게이트 라인(GL)과 상기 제2 신호 라인(CL)에 연결된 제2 박막 트랜지스터(T2) 및 상기 제1 및 제2 트랜지스터(T1, T2) 사이에 연결된 액정 커패시터(CLc)를 더 포함한다.

특히, 상기 액정 커패시터(CLc)는 상기 제1 박막 트랜지스터(T1)의 드레인 전극에 전기적으로 연결된 제1 화소 전극, 상기 제2 박막 트랜지스터(T2)의 드레인 전극에 전기적으로 연결된 제2 화소 전극 및 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 형성된 전계에 의해서 틸트되는 액정으로 이루어질 수 있다.

상기 타이밍 컨트롤러(120)는 상기 표시장치(100)의 외부로부터 다수의 영상신호(I-DATA) 및 외부제어신호(예를 들어, 수평동기신호(Hsync), 수직동기신호(Vsync), 클럭신호(MCLK) 및 데이터 인에이블 신호(DE))를 수신한다. 상기 타이밍 컨트롤러(120)는 상기 데이터 드라이버(140)와의 인터페이스 사양에 맞도록 상기 영상 신호들(I-DATA)의 데이터 포맷을 변환하고, 변환된 영상 신호들(I-DATA') 을 상기 데이터 드라이버(130)로 제공한다. 또한, 상기 타이밍 컨트롤러(120)는 데이터 제어신호(예를 들어, 출력개시신호(TP), 수평개시신호(STH), 수평클럭신호(CKH), 극성반전신호(POL) 등)를 상기 데이터 드라이버(130)로 제공하고, 게이트 제어신호(예를 들어, 수직개시신호(STV), 수직클럭신호(CKV), 및 수직클럭바신호(CKVB))를 게이트 드라이버(140)로 제공한다.

상기 게이트 드라이버(140)는 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 수신하고, 상기 타이밍 컨트롤러(120)로부터 제공되는 상기 게이트 제어신호(STV, CKV, CKVB)에 응답해서 상기 게이트 온 전압(Von)과 상기 게이트 오프 전압(Voff) 사이에서 스윙하는 게이트 신호들(G1~Gn)을 순차적으로 출력한다. 따라서, 상기 표시패널(110)이 상기 게이트 신호들(G1~Gn)에 의해서 순차적으로 스캐닝될 수 있다.

상기 데이터 드라이버(130)는 아날로그 구동전압(AVDD) 및 접지전압(VSS)을 수신하고, 상기 타이밍 컨트롤러(120)로부터 제공되는 상기 데이터 제어신호(TP, STH, CKH, POL)에 응답해서 상기 아날로그 구동전압(AVDD)과 상기 접지전압(VSS) 사이에서 표현되는 다수의 계조 전압들 중 상기 영상 신호들(I-DATA')에 각각 대응되는 계조 전압들을 선택한다. 상기 데이터 드라이버(130)는 선택된 계조 전압들을 제1 전압들(D1~Dm)로써 출력한다. 상기 출력된 제1 전압들(D1~Dm)은 상기 표시패널(110)로 인가된다.

본 발명의 일 실시예에 따르면, 상기 데이터 드라이버(130) 내에는 전압 발생블럭(135)이 더 구비된다. 상기 타이밍 컨트롤러(120)는 상기 전압 발생블 럭(135)에 제1 제어신호(CTL) 및 상기 제1 제어신호(CTL1)와 반전된 위상을 갖는 제2 제어신호(CTLB)를 제공한다.

상기 전압 발생블럭(135)은 상기 제1 제어신호(CTL)에 응답하여 적어도 한 프레임 단위로 스윙하는 제2 전압(VC)을 출력하고, 상기 제2 제어신호(CTLB)에 응답하여 상기 제2 전압(VC)과 반전된 위상을 갖는 제3 전압(VCB)을 출력한다. 상기 데이터 드라이버(130)로부터 출력된 상기 제2 전압(VC) 및 상기 제3 전압(VCB)은 상기 표시패널(110)로 제공된다.

따라서, 상기 표시패널(110)의 각 화소는 상기 제2 전압(VC) 및 상기 제3 전압(VCB) 중 어느 하나를 입력받을 수 있다. 구체적으로, 서로 인접하는 두 개의 화소 중 어느 하나에는 상기 제2 전압(VC)이 인가되고, 나머지 하나의 화소에는 상기 제3 전압(VCB)이 인가된다.

한편, 상기 게이트 라인(GL)에 해당 게이트 신호가 인가되면, 상기 게이트 라인(GL)에 연결된 제1 및 제2 박막 트랜지스터(T1, T2)는 상기 해당 게이트 신호에 응답하여 턴-온 된다. 상기 턴-온된 제1 박막 트랜지스터(T1)가 연결된 상기 제1 신호 라인(DL)으로 상기 제1 전압이 인가되면, 인가된 제1 전압은 상기 턴-온된 제1 박막 트랜지스터(T1)를 거쳐 상기 액정 커패시터(CLc)의 일 전극인 상기 화소전극으로 인가된다. 또한, 상기 제2 신호 라인(CL)에 상기 제2 전압(VC)이 인가되면, 상기 제2 전압(VC)은 상기 턴-온된 제2 박막 트랜지스터(T2)를 거쳐 상기 액정 커패시터(CLc)의 다른 일 전극인 상기 공통전극으로 인가된다.

따라서, 상기 제2 화소전극과 상기 제1 화소전극 사이에는 수평 전계가 형성 될 수 있고, 상기 수평 전계에 의해서 상기 액정의 광 투과율이 조절되어, 상기 표시패널(110)은 원하는 계조의 영상을 표시할 수 있다.

도 2는 도 1에 도시된 데이터 드라이버의 블럭도이다.

도 2를 참조하면, 데이터 드라이버(130)는 데이터 출력부(131) 및 전압 발생블럭(135)을 포함한다.

상기 데이터 출력부(131)는 쉬프트 레지스터(131a), 래치(131b), D/A 컨버터(131c) 및 출력 버퍼(131d)로 이루어진다.

도면에 도시하지는 않았지만, 상기 쉬프트 레지스터(131a)는 종속적으로 연결된 다수의 스테이지를 포함하고, 각 스테이지에는 수평클럭신호(CKH)가 제공되며, 다수의 스테이지 중 첫번째 스테이지에는 수평개시신호(STH)가 인가된다. 상기 수평개시신호(STH)에 의해서 첫번째 스테이지의 동작이 개시되면, 상기 다수의 스테이지는 상기 수평클럭신호(CKH)에 응답하여 순차적으로 제어신호를 출력한다.

상기 래치(131b)는 상기 다수의 스테이지로부터 순차적으로 제어신호를 수신하여 다수의 영상신호(I-DATA') 중 한 라인 분량을 순차적으로 저장한다. 상기 래치(131b)는 저장된 한 라인 분량의 영상신호를 상기 D/A 컨버터(131c)로 제공한다.

상기 D/A 컨버터(131c)는 상기 래치(131b)로부터 공급된 상기 영상신호를 계조전압으로 변환한다. 상기 D/A 컨버터(131c)는 상기 아날로그 구동전압(AVDD)과 상기 접지전압(VSS) 사이에서 일정한 레벨 간격을 갖는 2^k개의 계조전압을 입력받는다. 여기서, k는 각 영상신호의 비트수이고, k는 1 이상의 자연수로 정의될 수 있 다.

본 발명의 일 예로, 상기 각 영상신호가 6비트로 이루어지면, 상기 D/A 컨버터(131c)는 64개의 계조전압(V1~V64)을 수신할 수 있다. 따라서, 상기 D/A 컨버터(131c)는 64개의 계조전압들 중 각 영상신호에 대응하는 계조전압을 선택하고, 선택된 계조전압을 제1 전압들(D1~Dm)로써 출력한다.

상기 출력 버퍼(131d)는 다수의 오피 엠프로 이루어지고, 상기 D/A 컨버터(131c)로부터 출력된 상기 제1 전압들(D1~Dm)을 일시적으로 저장한 후 출력개시신호(TP)에 응답하여 동일한 시점에서 출력한다.

도면에 도시하지는 않았지만, 상기 제1 전압들(D1~Dm)에 극성을 부여하기 위하여 상기 D/A 컨버터(131c)에는 제1 계조전압 그룹(이하, 정극성 그룹) 및 제2 계조전압 그룹(이하, 부극성 그룹)이 구비된다. 여기서, 상기 정극성 그룹의 계조전압들은 상기 접지전압(VSS)으로부터 상기 아날로그 구동전압(AVDD)으로 갈수록 높은 계조를 갖고, 상기 부극성 그룹의 계조전압들은 상기 아날로그 구동전압(AVDD)으로부터 상기 접지전압(VSS)으로 갈수록 높은 계조를 가질 수 있다. 따라서, 상기 D/A 컨버터(131c)는 극성 반전신호(POL, 도 1에 도시됨)에 응답하여 상기 정극성 그룹 및 부극성 그룹에서 각 영상신호에 해당하는 계조 전압을 선택할 수 있다.

한편, 상기 전압 발생블럭(135)은 스위칭부(135a) 및 버퍼부(135b)로 이루어진다. 구체적으로, 상기 스위칭부(135a)는 상기 아날로그 구동전압(AVDD) 및 상기 접지전압(VSS)을 수신하고, 상기 제1 제어신호(CTL)에 응답하여 상기 아날로그 구동전압(AVDD) 및 상기 접지전압(VSS) 중 어느 하나를 선택하여 상기 제2 전압(VC) 으로 출력한다. 상기 제1 제어신호(CTL)는 하이와 로우 상태를 갖는 2상 신호이고, 상기 제1 제어신호(CTL)는 한 프레임 단위로 스윙할 수 있다.

또한, 상기 스위칭부(135a)는 상기 제2 제어신호(CTLB)에 응답하여 상기 아날로그 구동전압(AVDD) 및 상기 접지전압(VSS) 중 어느 하나를 선택하여 상기 제3 전압(VCB)으로 출력한다. 상기 제2 제어신호(CTLB)는 상기 제1 제어신호(CTL)와 반전된 위상을 갖는다.

예를 들어, q번째 프레임동안 상기 스위칭부(135a)에 하이 상태의 상기 제1 제어신호(CTL) 및 로우 상태의 상기 제2 제어신호(CTL)가 입력된다면, 상기 스위칭부(135a)는 상기 아날로그 구동전압(AVDD)을 상기 제2 전압(VC)으로써 출력하고, 상기 접지전압(VSS)을 상기 제3 전압(VCB)으로써 출력할 수 있다.

반대로, q+1번째 프레임동안 상기 스위칭부(135a)에 로우 상태의 상기 제1 제어신호(CTL) 및 하이 상태의 상기 제2 제어신호(CTL)가 입력된다면, 상기 스위칭부(135a)는 상기 접지전압(VSS)을 상기 제2 전압(VC)으로써 출력하고, 상기 아날로그 구동전압(VDD)을 상기 제3 전압(VCB)으로써 출력할 수 있다.

따라서, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)은 상기 제1 및 제2 제어신호(CTL, CTLB)에 의해서 한 프레임 단위로 스윙할 수 있다.

상기 버퍼부(135b)는 상기 스위칭부(135a)로부터 상기 제2 전압(VC) 및 상기 제3 전압(VCB)을 수신하고, 상기 제2 전압(VC)의 전류량 및 상기 제3 전압(VCB)의 전류량을 증폭시킨다. 즉, 상기 제2 전압(VC) 및 상기 제3 전압(VCB) 각각은 상기 표시패널(110, 도 1에 도시됨)에 전체적으로 균일하게 인가되어야 하므로, 큰 전류 량을 확보하여야한다. 따라서, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)이 상기 표시패널(110)로 공급하기 이전에, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전류량은 상기 버퍼부(135b)를 통해 충분히 증폭될 수 있다.

도 2에서는 본 발명의 일 실시예로 상기 전압 발생블럭(135)이 상기 데이터 출력부(131)와 별도의 블럭으로 분리된 구조를 제시하였다. 그러나, 상기 전압 발생블럭(135)은 상기 데이터 출력부(131) 측에 내장될 수도 있다.

도 3은 본 발명의 다른 실시예에 따른 데이터 드라이버의 블럭도이다. 단, 도 3에서 도 2에 도시된 구성요소와 동일한 구성요소에 대한 구체적인 설명은 생략한다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 데이터 드라이버(150)는 쉬프트 레지스터(151), 래치(152), 컨버터부(153) 및 출력 버퍼(154)를 포함한다. 상기 쉬프트 레지스터(151) 및 상기 래치(152)는 도 2에 도시된 쉬프트 레지스터(131a) 및 래치(131b)와 각각 동일한 구성을 갖는다.

상기 컨버터부(153)는 제1 D/A 컨버터(153a) 및 제2 D/A 컨버터(153b)로 이루어진다.

상기 제1 D/A 컨버터(153a)는 다수의 영상신호(I-DATA')를 각각 다수의 제1 전압(D1~Dm)으로 변환하여 출력한다. 구체적으로, 다수의 계조전압(V1~V64) 중 각 영상신호에 대응하는 계조전압을 선택하여 해당 제1 전압으로 출력한다. 여기서, 상기 각 영상신호는 k(k는 1 이상의 자연수)비트로 이루어질 수 있다.

k를 6으로 가정할 때, 예를 들어 상기 제1 D/A컨버터(153a)는 '111111'의 영 상신호를 'V64'에 해당하는 계조전압으로 변환할 수 있고, '000000'의 영상신호를 'V1'에 해당하는 계조전압으로 변환할 수 있다. 위의 예는 정극성의 제1 전압을 출력하는 경우이고, 부극성의 제1 전압을 출력할 경우, 상기 제1 D/A컨버터(153a)는 '111111'의 영상신호를 'V0'에 해당하는 계조전압으로 변환하고, '000000'의 영상신호를 'V64'에 해당하는 계조전압으로 변환할 수 있다.

한편, 상기 제2 D/A 컨버터(153b)는 제1 제어신호(CTL)에 응답하여 상기 k비트로 이루어진 기 설정된 제1 기준 신호(AHB) 및 제2 기준 신호(ALB) 중 어느 하나를 교번적으로 선택하여 상기 제2 전압(VC)으로 변환하여 출력한다. 여기서, 상기 제1 기준 신호(AHB)는 상기 k개의 비트가 모두 하이인 신호이고, 상기 제2 기준 신호(ALB)는 상기 k개의 비트가 모두 로우인 신호이다.

예를 들어, q번째 프레임에서 상기 제2 D/A 컨버터(153b)는 하이 상태의 상기 제1 제어신호(CTL)에 응답하여 상기 제1 기준 신호(AHB)를 선택하고, 선택된 상기 제1 기준 신호(AHB)를 'V64'에 해당하는 계조전압으로 변환하여 상기 제2 전압(VC)으로써 출력할 수 있다. 다음, q+1번째 프레임에서 상기 제2 D/A 컨버터(153b)는 하이 상태의 상기 제1 제어신호(CTL)에 응답하여 상기 제1 기준 신호(AHB)를 선택하고, 선택된 상기 제1 기준 신호(AHB)를 'V64'에 해당하는 계조전압으로 변환하여 상기 제2 전압(VC)으로써 출력할 수 있다.

한편, 상기 제2 D/A 컨버터(153b)는 상기 제2 제어신호(CTLB)에 응답하여 상기 제1 및 제2 기준 신호(AHB, ALB) 중 어느 하나를 교번적으로 선택하여 상기 제3 전압(VCB)으로 변환하여 출력할 수 있다. 상기 제2 제어신호(CTLB)는 상기 제1 제 어신호(CTL)와 반전된 위상을 가진다. 따라서, 상기 제2 D/A 컨버터(153b)가 상기 제1 기준 신호(AHB)를 상기 제2 전압(VC)으로 변환하면, 상기 제2 기준 신호(ALB)를 상기 제3 전압(VCB)으로 변환하고, 상기 제2 기준 신호(ALB)를 상기 제2 전압(VC)으로 변환하면, 상기 제1 기준 신호(AHB)를 상기 제3 전압(VCB)으로 변환한다. 그 결과, 상기 제3 전압(VCB)은 상기 제2 전압(VC)과 반전된 위상을 가질 수 있다.

상기 출력 버퍼(154)는 상기 제1 D/A 컨버터(153a)로부터 출력된 상기 제1 전압들(D1~Dm)을 출력한다. 또한, 상기 출력 버퍼(154)는 상기 제2 D/A 컨버터(153b)로부터 출력된 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전류량을 증폭시켜 출력할 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 데이터 드라이버의 블럭도이다. 단, 도 4에서 도 3에 도시된 구성요소와 동일한 구성요소에 대한 구체적인 설명은 생략한다.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 데이터 드라이버(159)는 쉬프트 레지스터(151), 래치(152), 컨버터부(153), 출력 버퍼(156) 및 버퍼부(157)를 포함한다. 상기 쉬프트 레지스터(151) 및 상기 래치(152)는 도 2에 도시된 쉬프트 레지스터(131a) 및 래치(131b)와 각각 동일한 구성을 갖고, 상기 컨버터부(153)는 도 3에 도시된 상기 컨버터부(153)와 동일하게 제1 및 제2 D/A 컨버터(153a, 153b)로 이루어진다.

한편, 상기 출력 버퍼(156)는 상기 제1 D/A 컨버터(153a)로부터 출력된 상기 제1 전압들(D1~Dm)을 출력한다. 도 3에 도시된 데이터 드라이버(150)와는 다르게, 도 4에 도시된 데이터 드라이버(159)는 상기 출력 버퍼(156)와 별도로 상기 버퍼부(157)를 더 구비한다.

상기 버퍼부(157)는 상기 제2 D/A 컨버터(153b)로부터 출력된 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전류량을 증폭시킨다. 이처럼, 상기 출력 버퍼(156)와 별도로 상기 버퍼부(157)를 더 구비하면, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전류량을 충분히 증가시킬 수 있다.

도 5a는 q번째 프레임에서 표시패널에 인가된 제1 전압의 극성을 나타내고, 도 5b는 q+1번째 프레임에서 표시패널에 인가된 제1 전압의 극성을 나타낸다.

도 5a 및 도 5b를 참조하면, 각 화소로 인가된 제1 전압의 극성은 한 프레임 단위로 반전된다. 또한, 서로 인접하는 두 개의 화소에는 서로 다른 극성을 갖는 제1 전압들이 각각 인가된다.

구체적으로, q번째 프레임(Fq)에서 제1 화소(Px)가 부극성(-)의 제1 전압을 수신하면, q+1번째 프레임(Fq+1)에서 상기 제1 화소(Px)는 정극성(+)의 제1 전압을 수신한다. 또한, q번째 프레임(Fq)에서 상기 제1 화소(Px)와 인접한 제2 화소(Py)가 정극성(+)의 제1 전압을 수신하면, q+1번째 프레임(Fq+1)에서 상기 제2 화소(Py)는 부극성(-)의 제1 전압을 수신한다.

여기서, 상기 제1 전압의 극성은 각 화소로 인가된 제2 전압(VC) 또는 제3 전압(VCB)을 기준으로 표현할 수 있다.

도 6a는 도 5a 및 도 5b에 도시된 제1 화소로 인가된 제1 전압과 제2 전압을 나타낸 파형도이고, 도 6b는 도 5a 및 도 5b에 도시된 제2 화소로 인가된 제2 전압과 제3 전압을 나타낸 파형도이다.

도 6a를 참조하면, 상기 제1 화소(Px)에 상기 제2 전압(VC)이 인가되고, 상기 제1 화소(Px)로 인가되는 제1 전압을 제1 화소 전압(DATAx)이라고 가정하면, 상기 제1 화소 전압(DATAx)의 극성은 상기 제2 전압(VC)에 대해서 한 프레임 단위로 반전된다. 즉, q번째 프레임(Fq)에서 상기 제1 화소 전압(DATAx)이 상기 제2 전압(VC)에 대해서 부극성(-)을 갖는다면, q+1번째 프레임(Fq+1)에서 상기 제1 화소 전압(DATAx)은 상기 제2 전압(VC)에 대해서 정극성(+)을 가질 수 있다.

상기 제1 화소(Px)와 인접하는 상기 제2 화소(Py)에는 상기 제2 전압(VC)과 반전된 위상을 갖는 상기 제3 전압(VCB)이 인가된다. 상기 제2 화소(Py)로 인가되는 제1 전압을 제2 화소 전압(DATAy)이라고 가정하면, 제2 화소 전압(DATAy)의 극성은 상기 제3 전압(VCB)에 대해서 한 프레임 단위로 반전된다. 즉, 상기 q번째 프레임(Fq)에서 상기 제2 화소 전압(DATAy)이 상기 제3 전압(VCB)에 대해서 정극성(+)을 갖는다면, q+1번째 프레임(Fq+1)에서 상기 제2 화소 전압(DATAy)은 상기 제3 전압(VCB)에 대해서 부극성(-)을 가질 수 있다.

도 7은 도 1에 도시된 타이밍 컨트롤러의 블럭도이고, 도 8은 도 7에 도시된 신호들을 나타낸 타이밍도이다.

도 7 및 도 8을 참조하면, 상기 타이밍 컨트롤러(120)는 인버터(121), 지연부(122), 논리 회로부(123), 카운터(124) 및 상태 전환부(125)로 이루어진다.

상기 인버터(121)는 상기 타이밍 컨트롤러(120)로 공급되는 외부 제어신 호(Hsync, Vsync, MCLK, DE) 중 데이터 인에이블 신호(DE)를 반전시켜 반전 신호(DE1)를 출력한다. 상기 지연부(122)는 상기 데이터 인에이블 신호(DE)를 기 설정된 기준 클럭신호(CLK)의 1 클럭 만큼 딜레이시켜 지연 신호(DE2)를 출력한다.

상기 논리 회로부(123)는 상기 반전 신호(DE1)와 상기 지연 신호(DE2)를 논리-앤드하여 플래그 신호(FLA)를 출력한다. 도 8에 도시된 바와 같이, 상기 플래그 신호(FLA)는 상기 반전 신호(DE1)와 상기 지연 신호(DE2)가 모두 하이인 구간에서 하이 상태를 갖는다.

상기 카운터(124)는 상기 플래그 신호(FLA)의 하이 구간을 카운팅하여, 한 프레임의 마지막 하이구간을 앤드 플래그 신호(E-FLA)로써 출력한다. 즉, 한 프레임 동안 n(1 이상의 자연수)개의 게이트 신호(G1~Gn)가 순차적으로 출력된다고 가정하면, 상기 카운터(124)는 카운팅 값이 n개일 때 상기 앤드 플래그 신호(E-FLA)를 출력한다.

도 8에 도시된 바와 같이, 상기 플래그 신호(FLA)의 마지막 하이구간(E-FLA)은 q번째 프레임(Fq)과 q+1번째 프레임(Fq+1) 사이에 존재하는 블랭크 구간(VBLK)에 포함된다.

상기 상태 전환부(125)는 상기 앤드 플래그 신호(E-FLA)에 응답하여 상기 제1 및 제2 제어신호(CTL, CTLB)의 상태를 전환시킨다. 즉, 도 8에 도시된 바와 같이, 로우 상태의 상기 제1 제어신호(CTL)는 상기 플래그 신호(FLA)의 마지막 하이구간(E-FLA)에서 하이 상태로 전환되고, 하이 상태의 상기 제2 제어신호(CTLB)는 상기 플래그 신호(FLA)의 마지막 하이구간(E-FLA)에서 로우 상태로 전환된다.

따라서, 상기 블랭크 구간(VBLK)에서 상기 제1 및 제2 제어신호(CTL, CTLB)의 상태를 전환시킴으로써, 상기 q+1번째 프레임(Fq+1)이 시작하기 이전에 상기 제2 전압(VC) 및 상기 제3 전압(VCB)을 미리 변환시킬 수 있다. 이러한 경우, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전류량을 크게 증가시키지 않고서도, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 지연 시간 마진을 확보할 수 있다.

도 9는 도 1에 도시된 한 화소의 레이아웃이고, 도 10은 도 9에 도시된 절단선 I-I'에 따라 절단한 단면도이다. 도 1에 도시된 표시패널(110)에는 다수의 화소가 구비되지만, 상기 화소들 각각은 서로 동일한 레이아웃을 가지므로, 도 9에서는 하나의 화소만을 도시하였다.

도 9를 참조하면, 각 화소는 게이트 라인(GL), 제1 신호 라인(DL), 제2 신호 라인(CL), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 다수의 제1 화소전극(PE) 및 다수의 제2 화소전극(PE)을 포함한다.

상기 게이트 라인(GL)은 제1 방향(A1)으로 연장되고, 상기 제1 신호 라인(DL)과 상기 제2 신호 라인(CL)은 상기 제1 방향(A1)과 직교하는 제2 방향(A2)으로 연장되어 상기 게이트 라인(GL)과 교차한다. 상기 제1 신호 라인(DL)과 상기 제2 신호 라인(CL)은 서로 평행하고, 서로 소정 간격 이격된다. 상기 제1 신호 라인(DL)과 상기 제2 신호 라인(CL) 사이에는 상기 제1 및 제2 박막 트랜지스터(T1, T2), 다수의 제1 화소전극(PE) 및 상기 다수의 제2 회소전극(CE)이 구비된다.

상기 다수의 제1 화소전극(PE)은 서로 소정 간격 이격되어 구비되고, 상기 다수의 제2 화소전극(CE)은 상기 다수의 제1 화소전극(PE)에 의해서 정의된 다수의 이격 영역에 각각 대응하여 구비된다. 상기 다수의 제1 화소전극(PE)의 일단부는 서로 전기적으로 연결되고, 상기 다수의 제2 화소전극(CE)의 일단부는 서로 전기적으로 연결된다.

한편, 상기 제1 박막 트랜지스터(T1)는 상기 게이트 라인(GL)으로부터 분기된 게이트 전극, 상기 제1 신호 라인(DL)으로부터 분기된 소오스 전극 및 상기 다수의 제1 화소전극(PE)에 연결된 드레인 전극으로 이루어진다. 상기 제2 박막 트랜지스터(T2)는 상기 게이트 라인(GL)으로부터 분기된 게이트 전극, 상기 제2 신호 라인(CL)으로부터 분기된 소오스 전극 및 상기 다수의 제2 화소전극(CE)에 연결된 드레인 전극으로 이루어진다.

도 10에 도시된 바와 같이, 표시패널(110)은 어레이 기판(111), 상기 어레이 기판(111)과 마주하는 대향기판(112) 및 상기 어레이 기판(111)과 상기 대향기판(112) 사이에 개재된 액정층(113)으로 이루어진다.

상기 다수의 제1 화소전극(PE)과 상기 다수의 제2 화소전극(CE)은 상기 어레이 기판(111) 측에 구비된다. 구체적으로, 상기 어레이 기판(111)은 베이스 기판(111a) 및 상기 베이스 기판(111a) 상에 구비된 절연막(111b)을 더 구비한다. 상기 다수의 제1 화소전극(PE)과 상기 다수의 제2 화소전극(CE)은 상기 절연막(111b) 상에 구비되고, 서로 인접하는 두 개의 제1 화소 전극 사이에 하나의 제2 화소전극이 개재되도록 배치된다. 따라서, 상기 서로 인접하는 하나의 제1 화소 전극과 하나의 제2 화소전극 사이에 수평 전계가 형성된다.

상기 액정층(113)은 다수의 트위스트 네마틱 액정을 포함할 수 있다. 상기 액정들의 틸트각이 상기 수평 전계에 의해서 제어됨에 따라서 그 결과 상기 액정층(113)의 광 투과율이 제어될 수 있다.

도 9 및 도 10에서는 수평 전계로 동작하는 본 발명의 일 실시예에 따른 화소의 레이아웃 및 단면도를 제시하였으나, 본 발명의 화소 구조는 도 9 및 도 10에 도시된 구조에 한정되지 않는다.

도 11은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.

도 11을 참조하면, 표시장치(200)는 표시패널(110), 타이밍 컨트롤러(120)가 구비된 컨트롤 보드(210), 다수의 칩으로 이루어진 데이터 드라이버(130), 다수의 칩으로 이루어진 게이트 드라이버(140), 상기 컨트롤 보드(210)와 상기 표시패널(110) 사이에 구비된 인쇄회로기판(230)을 구비한다. 상기 인쇄회로기판(230)은 두 개로 분리될 수 있다.

칩 형태의 상기 데이터 드라이버(130)는 제1 칩 온 필름(240) 상에 구비되고, 칩 형태의 상기 게이트 드라이버(140)는 제2 칩 온 필름(250) 상에 구비된다. 상기 제1 칩 온 필름(240)은 상기 표시패널(110)의 일측에 부착되고, 상기 제2 칩 온 필름(250)은 상기 표시패널(110)의 다른 일측에 부착된다.

상기 제1 칩 온 필름(240)은 상기 인쇄회로기판(230)에 전기적으로 연결되고, 상기 인쇄회로기판(230)은 연결 필름(220)을 통해서 상기 컨트롤 보드(210)와 전기적으로 연결된다.

따라서, 상기 타이밍 컨트롤러(120)로부터 출력된 다수의 영상신호(I-DATA', 도 1에 도시됨) 및 데이터 제어신호(STH, POL, TP, CKH)는 상기 연결 필름(220), 상기 인쇄회로기판(230) 및 상기 제1 칩 온 필름(240)을 통해 상기 데이터 드라이버(130)로 제공된다.

또한, 상기 타이밍 컨트롤러(120)로부터 출력된 제1 및 제2 제어신호(CTL, CTLB)도 상기 연결 필름(220), 상기 인쇄회로기판(230) 및 상기 제1 칩 온 필름(240)을 통해 상기 데이터 드라이버(130)로 제공된다.

따라서, 상기 데이터 드라이버(130)는 제1 전압들을 출력할 뿐만 아니라, 제2 전압(VC) 및 제3 전압(VCB)을 출력할 수 있다.

본 발명의 일 예로, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)은 0V와 15V 사이에서 스윙하는 구형파 전압이다. 그러나, 상기 제1 및 제2 제어신호(CTL, CTLB)는 로직 신호이므로, 대략 3.3V의 전압레벨을 갖는다.

이처럼, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)이 상기 데이터 드라이버(130)로부터 출력되면, 상기 컨트롤 보드(210), 상기 연결 필름(220) 및 상기 인쇄회로기판(230)을 경유하지 않고서도 상기 표시패널(110)에 제공될 수 있다. 따라서, 상기 제2 전압(VC) 및 상기 제3 전압(VCB)의 전기적 안정성을 향상시킬 수 있고, 또한 회로 기판 설계의 복잡성을 개선할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.

도 2는 도 1에 도시된 데이터 드라이버의 블럭도이다.

도 3은 본 발명의 다른 실시예에 따른 데이터 드라이버의 블럭도이다.

도 4는 본 발명의 또 다른 실시예에 따른 데이터 드라이버의 블럭도이다.

도 5a는 q번째 프레임에서 표시패널로 인가된 제1 전압의 극성을 나타낸 도면이다.

도 5b는 q+1번째 프레임에서 표시패널로 인가된 제1 전압의 극성을 나타낸 도면이다.

도 6a는 도 5a 및 도 5b에 도시된 제1 화소로 인가된 제1 전압과 제2 전압을 나타낸 파형도이다.

도 6b는 도 5a 및 도 5b에 도시된 제2 화소로 인가된 제1 전압과 제3 전압을 나타낸 파형도이다.

도 7은 도 1에 도시된 타이밍 컨트롤러의 블럭도이다.

도 8은 도 7에 도시된 신호들을 나타낸 타이밍도이다.

도 9는 도 1에 도시된 화소의 레이아웃이다.

도 10은 도 9에 도시된 절단선 I-I'에 따라 절단한 단면도이다.

도 11은 도 1에 도시된 표시장치의 평면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100, 200 : 표시장치 110 : 표시패널

120 : 타이밍 컨트롤러 130, 150, 159 : 데이터 드라이버

131 : 데이터 출력부 135 : 전압 발생블럭

140 : 게이트 드라이버 210 : 컨트롤 보드

220 : 연결 필름 230 : 인쇄회로기판

240 : 제1 칩 온 필름 250 : 제2 칩 온 필름

Claims

다수의 영상 신호를 출력하고, 제1 및 제2 제어신호를 출력하는 타이밍 컨트롤러;

상기 제1 제어신호에 응답하여 상기 영상 신호들을 제1 전압들로 변환하여 출력하고, 상기 제2 제어신호에 응답하여 적어도 한 프레임 단위로 스윙하는 제2 전압을 출력하는 데이터 드라이버; 및

다수의 화소를 구비하고, 각 화소가 상기 데이터 드라이버로부터 대응하는 제1 전압 및 상기 제2 전압을 수신하여 영상을 표시하는 표시패널을 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 데이터 드라이버는 상기 제2 제어신호와 반전된 위상을 갖는 제3 제어신호에 응답하여 상기 제2 전압과 반전된 위상을 갖는 제3 전압을 더 출력하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 데이터 드라이버는,

아날로그 구동전압을 수신하고, 상기 아날로그 구동전압과 접지전압 사이에서 표현되는 다수의 계조 전압 중 상기 영상 신호들 각각에 대응하는 계조 전압들을 선택하여 상기 제1 전압들로써 출력하는 데이터 출력부; 및

상기 아날로그 구동전압과 상기 접지전압 중 어느 하나를 교번적으로 선택하 여 상기 제2 전압으로써 출력하고, 나머지 하나를 상기 제3 전압으로써 출력하는 전압 생성부를 포함하는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 데이터 드라이버는 상기 전압 생성부로부터 출력된 상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시키는 버퍼부를 더 포함하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 데이터 드라이버는,

n(n은 1이상의 자연수)비트로 이루어진 상기 다수의 영상신호를 상기 제1 전압들로 변환하여 출력하고, 상기 n비트로 이루어진 기 설정된 제1 및 제2 기준 신호 중 어느 하나를 교번적으로 선택하여 상기 제2 전압으로 변환하여 출력하며, 나머지 하나를 상기 제3 전압으로 변환하여 출력하는 컨버터부; 및

상기 컨버터부로부터 출력된 상기 제1 전압들을 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 제1 및 제2 기준 신호 중 어느 하나는 상기 n개의 비트가 모두 하이이고, 나머지 하나는 상기 n개의 비트가 모두 로우인 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 출력 버퍼는 상기 컨버터부로부터 출력된 상기 제2 전 압 및 상기 제3 전압의 전류량을 증폭시키는 것을 특징으로 하는 데이터 드라이버.
제5항에 있어서, 상기 컨버터부로부터 출력된 상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시키는 버퍼부를 더 포함하는 것을 특징으로 하는 데이터 드라이버.
제2항에 있어서, 상기 각 화소는,

상기 대응하는 제1 전압을 수신하는 제1 신호 라인;

게이트 신호를 출력하는 게이트 라인;

상기 게이트 라인과 상기 제1 신호 라인에 연결된 제1 트랜지스터;

상기 제2 전압 및 상기 제3 전압 중 어느 하나를 수신하는 제2 신호 라인;

상기 제2 신호 라인과 상기 게이트 라인에 연결된 제2 트랜지스터;

상기 제1 트랜지스터의 드레인 전극에 연결되고 서로 소정 간격 이격된 다수의 제1 화소전극; 및

각각 상기 제2 트랜지스터의 드레인 전극에 연결되어 서로 인접한 두 개의 제1 화소전극 사이에 개재된 다수의 제2 화소전극을 포함하는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 제2 전압 및 상기 제3 전압은 한 프레임 단위로 스윙하고,

서로 인접하는 두 개의 화소 중 어느 하나에는 상기 제2 전압이 인가되고, 나머지 하나에는 상기 제3 전압이 인가되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판, 및 상기 어레이 기판과 대향기판 사이에 개재된 액정층을 포함하고,

상기 다수의 화소는 상기 어레이 기판 상에 구비되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 제2 및 제3 제어신호 각각은 하이 상태와 로우 상태를 갖고,

상기 타이밍 컨트롤러는 연속하는 두 개의 프레임 사이에 존재하는 블랭크 구간에서 상기 제2 및 제3 제어신호 각각의 상태를 전환시키는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 타이밍 컨트롤러는,

상기 제1 제어신호 중 데이터 인에이블 신호를 반전시켜 반전 신호를 출력하는 인버터;

상기 데이터 인에이블 신호를 기 설정된 기준 시간만큼 지연시켜 지연 신호를 출력하는 지연부;

상기 반전 신호와 상기 지연 신호를 논리-앤드하여 플러그 신호를 출력하는 논리 회로부;

상기 플러그 신호의 하이 구간을 카운팅하여 한 프레임 중 마지막 하이구간을 앤드 플러그 신호로써 출력하는 카운터; 및

상기 앤드 플래그 신호에 응답하여 상기 제2 및 제3 제어신호의 상태를 전환시키는 상태 전환부를 포함하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 타이밍 컨트롤러가 구비된 컨트롤 보드;

상기 데이터 드라이버가 칩 형태로 실장되고, 상기 표시패널의 일측에 부착되는 칩 온 필름; 및

상기 칩 온 필름과 상기 컨트롤 보드 사이에 구비되어 상기 타이밍 컨트롤러로부터 출력된 신호를 상기 데이터 드라이버로 제공하는 인쇄회로기판을 더 포함하는 것을 특징으로 하는 표시장치.
n(n은 1이상의 자연수)비트로 이루어진 다수의 영상신호를 제1 전압들로 변환하여 출력하는 제1 컨버터 및 n비트로 이루어진 기 설정된 제1 및 제2 기준 신호 중 어느 하나를 교번적으로 선택하여 스윙하는 제2 전압으로 변환하여 출력하는 제2 컨버터를 포함하는 컨버터부; 및

상기 제1 컨버터로부터 출력된 상기 제1 전압들을 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 데이터 드라이버.
제15항에 있어서, 상기 제1 및 제2 기준 신호 중 어느 하나는 상기 n개의 비트가 모두 하이이고, 나머지 하나는 상기 n개의 비트가 모두 로우인 것을 특징으로 하는 데이터 드라이버.
제15항에 있어서, 상기 제2 컨버터는 상기 제2 전압에 반전된 위상을 갖는 제3 전압을 더 출력하는 것을 특징으로 하는 데이터 드라이버.
제17항에 있어서, 상기 출력 버퍼는 상기 제2 컨버터로부터 출력된 상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시키는 것을 특징으로 하는 데이터 드라이버.
제17항에 있어서, 상기 제2 컨버터로부터 출력된 상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시키는 버퍼부를 더 포함하는 것을 특징으로 하는 데이터 드라이버.
다수의 영상신호 및 아날로그 구동전압을 수신하고, 상기 아날로그 구동전압과 접지전압 사이에서 표현되는 다수의 계조 전압 중 상기 영상 신호들 각각에 대응하는 계조 전압들을 선택하여 제1 전압들로써 출력하는 데이터 출력부;

상기 아날로그 구동전압과 상기 접지전압 중 어느 하나를 교번적으로 선택하여 스윙하는 제2 전압을 출력하고, 상기 제2 전압과 반전된 위상을 갖는 제3 전압 을 출력하는 스위칭부; 및

상기 제2 전압 및 상기 제3 전압의 전류량을 증폭시키는 버퍼부를 포함하는 것을 특징으로 하는 데이터 드라이버.