KR102283377B1

KR102283377B1 - 표시장치와 그 게이트 구동 회로

Info

Publication number: KR102283377B1
Application number: KR1020140194436A
Authority: KR
Inventors: 박만규; 박세룡
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-30
Filing date: 2014-12-30
Publication date: 2021-07-30
Also published as: KR20160083378A

Abstract

본 발명은 표시장치와 그 게이트 구동 회로에 관한 것이다. 이 게이트 구동 회로는 게이트 스타트 펄스와 게이트 시프트 클럭이 입력되고 종속적으로 접속된 플립 플롭들이 구비된 시프트 레지스터, 상기 플립 플롭의 출력 신호를 게이트 라인들에 공급하는 버퍼들, 제1 스위치 제어 신호에 응답하여 이웃한 게이트 라인들을 연결하는 제1 스위치, 제2 스위치 제어 신호에 응답하여 게이트 라인들을 상기 버퍼들에 연결하는 제2 스위치, 및 상기 게이트 스타트 펄스, 상기 게이트 시프트 클럭, 상기 플립 플롭의 출력, 및 상기 게이트 출력 인에이블 신호를 이용하여 상기 제1 및 제2 스위치 제어 신호를 발생하는 논리 연산 소자를 포함한다.

Description

표시장치와 그 게이트 구동 회로{DISPLAY DEVICE AND GATE DRIVING CIRCUIT THEREOF}

본 발명은 표시장치와 그 게이트 구동 회로에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다.

액정표시장치는 표시패널, 표시패널의 데이터 라인들에 데이터 신호를 공급하기 위한 데이터 구동 회로, 표시패널의 게이트 라인들(또는 스캔 라인들)에 게이트 신호(또는 스캔 신호)를 공급하기 위한 게이트 구동 회로, 및 이 구동 회로들을 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동 회로 등을 구비한다.

게이트 구동 회로는 픽셀 어레이의 라인들을 순차적으로 선택하기 위하여 1 프레임 기간 동안 게이트 신호를 첫 번째 게이트 라인부터 마지막 게이트 라인까지 순차적으로 공급한다. 일반적으로, 게이트 구동 회로는 다수의 게이트 드라이브 IC(Integrated Circuit)를 포함한다.

도 1은 게이트 구동 회로의 일 예를 나타낸다. 도 2는 게이트 구동 회로를 제어하기 위한 제어 신호와 게이트 신호를 나타낸다.

도 1 및 도 2를 참조하면, 게이트 구동 회로는 시프트 레지스터(shift register), 레벨 시프터(level shifter, LS) 등을 포함한다.

시프트 레지스터는 종속적으로 접속된 다수의 플립 플롭(flip-flop, FF)을 이용하여 게이트 스타트 펄스(Gate start pulse, GSP)를 게이트 시프트 클럭(Gate Shift Clock, GSC) 타이밍 마다 시프트시킨다. 제1 플립 플롭(FF)은 게이트 시프트 클럭(GSC)의 첫 번째 클럭의 라이징 에지 타이밍에서 입력 즉, 게이트 스타트 펄스(GSP)를 출력한다. 제2 플립 플롭(FF)은 게이트 시프트 클럭(GSC)의 두 번째 클럭의 라이징 에지 타이밍에서 입력 즉, 제1 플립 플롭(FF)의 출력을 출력한다. Q1은 제1 플립 플롭(FF)의 출력 신호이고, Q2는 제2 플립 플롭(FF)의 출력 신호이다. 시프트 레지스터의 출력은 AND 게이트(AND)를 통해 레벨 시프터(LS)에 공급된다.

AND 게이트들(11) 각각은 플립 플롭(Q)의 출력 신호(Q1, Q2)와 게이트 출력 인에이블 신호(Gate Output Enable, GOE)의 반전 신호를 논리곱하여 출력을 발생한다. 게이트 출력 인에블 신호(GOE)는 인버터(NOT)에 의해 반전되어 AND 게이트(AND)의 제1 입력 단자에 공급된다. AND 게이트(AND)는 게이트 출력 인에이블 신호(GOE)가 로우 로직 전압(Low logic voltage : L)일 때, 플립 플롭(FF)의 출력(Q1, Q2)을 레벨 시프터(LS)에 공급하고, 게이트 출력 인에이블 신호(GOE)가 하이 로직 전압(High logic voltage : H)일 때, 0(zero 혹은 Low)를 출력한다.

레벨 시프터(LS)는 입력 전압 레벨을 픽셀 어레이의 TFT의 동작 전압으로 시프트시킨다. 레벨 시프터(LS)의 출력 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에 스윙한다. 게이트 하이 전압(VGH)은 TFT의 문턱 전압 보다 높은 전압이고, 게이트 로우 전압(VGL)은 TFT의 문턱 전압 보다 높은 전압이다.

레벨 시프터(LS)의 출력 신호는 버퍼(BUF)를 통해 표시패널의 게이트 라인들에 공급된다. 도 2에서 OUT1, OUT2는 버퍼(BUT)를 통해 게이트 구동 회로로부터 출력되는 게이트 신호이다. TFT는 게이트 라인으로부터의 게이트 신호에 따라 턴-온(turn-on)되어 데이터 라인으로부터의 데이터 신호를 화소 전극에 공급한다.

게이트 구동 회로는 도 3과 같이 게이트 신호의 라이징 에지에서 VGL부터 VGH 까지 게이트 라인의 전압을 충전시켜 게이트 신호를 라이징(rising)시킨다. 게이트 구동 회로는 도 3과 같이 게이트 신호의 폴링 에지에서 VGH부터 VGL까지 게이트 라인의 전압을 방전시켜 게이트 신호를 폴링(falling)시킨다. 따라서, 게이트 구동 회로는 VGH와 VGL 사이에서 게이트 신호의 전압을 발생하므로 소비 전력이 크다. 도 3에서 "GIC 출력 전압"은 게이트 드라이브 IC의 구동 전압으로서 버퍼(BUF)의 구동 전압과 같다. 버퍼(BUF)의 구동 전압은 VGL과 VGH 사이에서 발생된다.

VGH의 전류 소모량이 증가하면 표시패널의 배선 저항으로 인하여 VHG 전압의 강하가 발생할 수 있다. VHG의 전압 강하는 특정 라인의 픽셀 충전양을 떨어 뜨려 라인 형태의 노이즈를 초래한다. VGH의 전압 강하는 이웃한 게이 드라이브 IC들 사이에서 주로 발생하여 가로 방향의 블록 딤(block dim) 현상을 초래한다.

1 수평 기간은 표시패널에서 1 라인의 픽셀들에 데이터가 기입되는 기간이다. 1 수평 기간은 표시패널의 라인 수에 반비례한다. 게이트 라인의 부하는 게이트 라인의 배선 저항이나 기생 용량에 비례한다. 1 수평 기간(horizotal taim)이 짧아지거나 게이트 라인의 부하(load)가 커지면 게이트 신호의 슬루율(slew rate)가 저하된다. 게이트 신호의 슬루율이 낮아지면 픽셀의 충전율이 낮아지기 때문에 화질이 떨어진다. 슬루율은 출력 전압의 최대 변화율로 정의된다. 슬루율이 낮다는 것은 출력 전압이 원하는 시간 내에 타겟 전압(target voltage)까지 도달하지 못한다는 것을 의미한다.

도 4와 같이 표시장치의 해상도가 증가하거나 게이트 라인의 부하가 증가하면, 게이트 신호의 슬루율이 낮아진다. 도 4에서 도면 부호 '11'은 슬루율이 높은 게이트 신호이고, '12'는 슬루율이 낮은 게이트 신호이다. 게이트 신호의 슬루율이 낮아지면, 게이트 신호가 1 수평 기간 내에 타겟 전압(VGH)까지 도달하지 못한다. 따라서, 게이트 신호의 슬루율이 낮아지면, TFT의 게이트 전압이 낮아져 픽셀의 충전양 저하를 초래한다.

본 발명은 게이트 구동 회로의 소비 전력을 낮추고 슬루율을 높일 수 있고 또한, 게이트 신호의 전압 강하를 줄일 수 있는 표시장치와 그 게이트 구동 회로를 제공한다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들이 구비된 표시패널; 및 게이트 스타트 펄스, 게이트 시프트 클럭, 및 게이트 출력 인에이블 신호를 입력 받아 순차적으로 시프트되는 게이트 신호를 발생하고 상기 게이트 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 포함한다.

상기 게이트 구동부는 상기 게이트 스타트 펄스와 상기 게이트 시프트 클럭이 입력되고 종속적으로 접속된 플립 플롭들이 구비된 시프트 레지스터, 상기 플립 플롭의 출력 신호를 게이트 라인들에 공급하는 버퍼들, 제1 스위치 제어 신호에 응답하여 이웃한 게이트 라인들을 연결하는 제1 스위치, 제2 스위치 제어 신호에 응답하여 게이트 라인들을 상기 버퍼들에 연결하는 제2 스위치, 및 상기 게이트 스타트 펄스, 상기 게이트 시프트 클럭, 상기 플립 플롭의 출력, 및 상기 게이트 출력 인에이블 신호를 이용하여 상기 제1 및 제2 스위치 제어 신호를 발생하는 논리 연산 소자를 포함한다.

본 발명은 게이트 구동 회로 내에서 차지 쉐어를 제어하는 스위치 제어 신호를 발생하고 그 스위치 제어 신호를 이용하여 게이트 신호의 라이징 에지와 폴링 에지에서 차지 쉐어를 실시한다. 그 결과, 본 발명은 게이트 구동 회로의 소비 전력을 낮출 수 있고, 게이트 신호의 슬루율을 높일 수 있고 또한, 게이트 신호의 전압 강하를 줄일 수 있다.

도 1은 종래의 게이트 구동 회로를 보여 주는 회로도이다.
도 2는 도 1에 도시된 게이트 구동 회로의 제어 신호와 게이트 신호를 보여 주는 파형도이다.
도 3은 도 1에 도시된 게이트 구동 회로의 구동 전압을 보여 주는 파형도이다.
도 4는 게이트 신호의 슬루율과 표시장치의 해상도의 관계를 보여 주는 도면이다.
도 5는 본 발명의 실시예에 따를 표시장치를 보여 주는 블록도이다.
도 6은 게이트 신호의 차지 쉐어 구간과 게이트 구동부의 구동 기간을 보여 주는 도면이다.
도 7 및 도 8은 본 발명의 실시예에 따른 게이트 구동부의 동작 원리를 보여 주는 도면들이다.
도 9는 본 발명의 제1 실시예에 따른 게이트 구동부의 동작을 보여 주는 파형도이다.
도 10은 도 9와 같은 게이트 신호를 발생하는 게이트 구동부를 보여 주는 회로도이다.
도 11은 본 발명의 제2 실시예에 따른 게이트 구동부의 동작을 보여 주는 파형도이다.
도 12는 도 11과 같은 게이트 신호를 발생하는 게이트 구동부를 보여 주는 회로도이다.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 5를 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동 회로를 구비한다. 도 6에서 백라이트 유닛(back light unit)과 그 구동부는 생략되어 있다.

입력 영상은 표시패널(100)의 픽셀 어레이에 표시된다. 픽셀 어레이의 픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 정의된 매트릭스 형태로 배열된다. 픽셀들 각각은 데이터 전압이 공급되는 화소 전극(10), 스위치 소자 및/또는 구동 소자로 동작하는 하나 이상의 TFT와, 하나 이상의 커패시터(Cst)를 포함할 수 있다. 픽셀들은 공통 전극(2)에 접속될 수 있다. 공통 전극(2)에 공통 전압(Vcom)을 픽셀들에 공급한다.

표시패널 구동 회로는 데이터 구동부(102), 게이트 구동부(103), 및 타이밍 콘트롤러(101)를 포함한다.

데이터 구동부(102)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)로부터 수신된 입력 영상의 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터 신호를 출력한다. 소스 드라이브 IC들로부터 출력된 데이터 신호는 데이터 라인들(S1~Sm)에 공급된다. 소스 드라이드 IC들 각각은 타이밍 콘트롤러(101)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 반전시켜 데이터 라인들(S1~Sm)로 출력한다.

게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 n(n은 양의 정수)게이트 라인들(G1~Gn)에 게이트 신호를 공급한다. 게이트 구동부는 다수의 게이트 드라이브 IC들을 포함할 수 있다. 게이트 구동부(103)가 집적된 IC는 TAB(Tape Automated Bonding) 공정으로 표시패널(100)에 접착되어 게이트 라인들(G1~Gn)에 연결될 수 있다. 또한, 게이트 구동부(103)는 GIP(Gate In Panel) 공정으로 픽셀 어레이가 형성된 표시패널(100)의 기판 표면에 직접 형성될 수 있다.

게이트 구동부(103)는 게이트 신호의 라이징 에지와 폴링 에지 각각에서 미리 설정된 t1 기간 동안 이웃한 게이트 라인들을 연결하여 게이트 라인들의 차지 쉐어(charge share, CS)를 유도한다. 게이트 구동부(103)는 t1 기간 이외의 t2 기간 동안 게이트 라인들을 서로 분리시킨 상태에서 게이트 신호를 게이트 라인(GL)에 공급한다. 게이트 구동부(103)는 이러한 동작을 반복하여 게이트 신호를 발생하고 그 게이트 신호를 순차적으로 시프트시키면서 게이트 라인들(GL)에 공급한다.

타이밍 콘트롤러(Timing controller, TCON)(101)는 입력 영상 데이터와 동기되는 타이밍 신호들(Vsync, Hsync, DE, CLK)을 호스트 시스템(Host systme, HOST)(104)으로부터 수신한다. 타이밍 콘트롤러(101)는 호스트 시스템(110)으로부터 수신된 입력 영상의 데이터를 데이터 구동부(102)로 전송한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(CLK) 등을 포함한다. 타이밍 콘트롤러(101)는 타이밍 신호들(Vsync, Hsync, DE, CLK)을 바탕으로 데이터 구동부(102)와 게이트 구동부(103)의 동작 타이밍을 제어하는 소스 타이밍 제어 신호(SDC)와 게이트 타이밍 제어 신호(GDC)를 발생한다.

소스 타이밍 제어신호(SDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)에 내장된 시프트 레지스터의 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터의 샘플링 타이밍을 제어한다. 극성제어신호(POL)는 데이터 구동부(102)로부터 출력되는 데이터 신호의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 신호의 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블 신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 시프트 레지스터의 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 시프트 레지스터의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 신호들 각각에서 차지 쉐어 타이밍과 게이트 하이 전압 출력 타이밍을 정의한다.

호스트 시스템(104)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.

도 6은 게이트 신호의 차지 쉐어 구간(t1)과 게이트 구동부(103)의 구동 기간(t2)을 보여 주는 도면이다.

차지 쉐어 구간(t1)은 게이트 구동부(103)의 버퍼(BUF)에서 출력이 발생되지 않고 게이트 라인들(GL)이 서로 단락될 때의 평균 전압으로 게이트 라인들(GL)이 충/방전되는 구간이다. 게이트 구동부(103)의 구동 기간(t2)은 게이트 라인들(GL)이 분리되고 게이트 구동부(103)의 버퍼(BUF)를 통해발생되는 전압으로 게이트 라인들(GL)이 충/방전되는 구간이다.

본 발명은 도 6과 같이 게이트 신호의 라이징 에지에서 t1 구간 동안 차지 쉐어(CS)를 이용하여 VGH와 VGL 사이의 중간 전위 예를 들어, (VGH-VGL)/2 까지 게이트 라인들의 전압을 프리 차징시킨다. 게이트 신호의 라이징 에지에서 게이트 라인들이 서로 연결되면 차지 쉐어링(CS)에 의해 게이트 라인들의 전압이 평균화되어 대략 (VGH-VGL)/2 까지 게이트 라인의 전압이 빠르게 상승한다. 이어서, 본 발명은 게이트 신호의 라이징 에지에서 t2 동안 VGH 전압을 출력하는 버퍼(BUF)에 게이트 라인을 연결하여 (VGH-VGL)/2부터 VGH 까지 게이트 라인(GL)의 전압을 빠르게 상승시킨다. 본 발명은 게이트 신호의 라이징 에지에서 t2 구간 동안만 게이트 구동부(103)를 구동하므로 게이트 구동부(103)의 소비 전력을 대폭 줄일 수 있다. 게이트 신호는 t2 기간 동안, 스윙폭이 종래 기술 대비 1/2에 불과하므로 슬루율이 높아진다.

본 발명은 도 6과 같이 게이트 신호의 폴링 에지에서 t1 동안 차지 쉐어(CS)를 이용하여 VGH와 VGL 사이의 전위 예를 들어 (VGH-VGL)/2 까지 게이트 라인들의 전압을 프리 차징시킨다. 게이트 신호의 폴링 에지에서 게이트 라인들이 서로 연결되면 차지 쉐어링(CS)에 의해 게이트 라인들의 전압이 평균화되어 대략 (VGH-VGL)/2 까지 게이트 라인의 전압이 빠르게 낮아진다.. 이어서, 본 발명은 게이트 신호의 폴링 에지에서 t2 동안 VGL을 출력하는 버퍼(BUF)에 게이트 라인을 연결하여 게이트 라인(GL)의 전압을 (VGH-VGL)/2부터 VGL까지 빠르게 낮춘다. 본 발명은 게이트 신호의 폴링 에지에서 t2 구간 동안만 게이트 구동부(103)를 구동하므로 게이트 구동부(103)의 소비 전력을 대폭 줄일 수 있다. 게이트 신호는 t2 기간 동안, 스윙폭이 종래 기술 대비 1/2에 불과하므로 슬루율이 높아진다.

도 7 및 도 8은 게이트 구동부의 동작 원리를 보여 주는 도면들이다.

도 7 및 도 8을 참조하면, 게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 시프트 레지스터를 이용하여 게이트 신호를 순차적으로 시프트시킨다.

게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 게이트 신호의 라이징 에지에서 t1 구간 동안 제1 스위치(S1)를 턴-온(turn_on)시킨다. 게이트 신호의 라이징 에지에서, 게이트 라인들(GL)은 t1 구간 동안 서로 단락되어 차지 쉐어(CS)되어 대략 (VGH-VGL)/2 까지 상승한다. 게이트 신호의 라이징 에지에서 게이트 라인의 전압은 게이트 구동부(103)의 전압 공급 없이 차지 쉐어링으로 상승한다. 게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 t2 구간 동안 제2 스위치(S2)를 턴-온시켜 제2 스위치(S2)를 통해 게이트 라인(GL)에 전압을 공급하여 게이트 라인의 전압을 VGH 까지 상승시킨다.

게이트 구동부(103)는 논리 연산 소자를 이용하여 t1 및 t2 기간을 정의하는 제1 및 제2 스위치 제어 신호를 발생한다. 게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 게이트 신호의 폴링 에지에서 t1 구간 동안 제1 스위치(S1)를 턴-온시킨다. 게이트 신호의 폴링 에지에서, 게이트 라인들(GL)은 t1 구간 동안 서로 단락되어 차지 쉐어(CS)되어 VGH로부터 대략 (VGH-VGL)/2 까지 낮아진다. 게이트 신호의 폴링 에지에서 게이트 라인의 전압은 게이트 구동부(103)의 전압 공급 없이 차지 쉐어링으로 낮아진다. 게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 t2 구간 동안 제2 스위치(S2)를 턴-온시켜 제2 스위치(S2)를 통해 게이트 라인(GL)에 전압을 방전시켜 게이트 라인의 전압을 VGL까지 낮춘다.

데이터 구동부(102)는 도 9 내지 도 12와 같이 t1 및 t2 기간을 정의하는 스위치 제어신호들(C1, C2)을 발생하여 스위치들(S1, S2)을 제어한다.

도 9는 본 발명의 제1 실시예에 따른 게이트 구동부(103)의 동작을 보여 주는 파형도이다. 도 10은 도 9와 같은 게이트 신호를 발생하는 게이트 구동부(103)를 보여 주는 회로도이다.

도 9 및 도 10을 참조하면, 게이트 구동부(103)는 시프트 레지스터, 레벨 시프터(LS), NOT 게이트(NOT), AND 게이트(AND), NOR 게이트(NOR), 버퍼(BUF) 등을 포함한다.

게이트 구동부(103)는 타이밍 콘트롤러(101)로부터 GSP, GSC 및 GOE를 수신하여 동작한다. 시프트 레지스터는 종속적으로 접속된 다수의 플립 플롭(FF)을 포함한다. 시프트 레지스터에는 GSP와 GSC가 입력된다. GSP는 1 프레임 기간 동안 1 회 발생되어 시프트 레지스터의 첫 번째 플립 플롭(FF)에 입력된다. 나머지 플립 플롭들(FF)의 데이터 입력 단자에는 앞단 플립 플롭(FF)의 출력 신호가 입력된다. GSC는 표시패널의 라인 수 만큼 발생된다. GSC의 1 주기는 1 수평 기간이다. GSC는모든 플립 플롭들의 클럭 단자에 공급되고 또한, NOT 게이트(NOT)에 입력된다. GOE는 AND 게이트(AND)에 입력된다.

시프트 레지스터는 종속적으로 접속된 다수의 플립 플롭(FF)을 이용하여 GSP를 GSC의 클럭 타이밍 마다 시프트시킨다. 제1 플립 플롭(FF)은 GSC의 첫 번째 클럭의 라이징 에지 타이밍에서 입력 즉, GSP를 출력한다. 제2 플립 플롭(FF)은 GSC의 두 번째 클럭의 라이징 에지 타이밍에서 제1 플립 플롭(FF)의 출력을 출력한다. 제3 플립 플롭(FF)은 GSC의 세 번째 클럭의 라이징 에지 타이밍에서 제2 플립 플롭(FF)의 출력을 출력한다. Q1은 제1 플립 플롭(FF)의 출력 신호이고, Q2는 제2 플립 플롭(FF)의 출력 신호이다. Q3은 제3 플립 플롭(FF)의 출력 신호이다. 시프트 레지스터의 출력(Q1, Q2, Q3)은 레벨 시프터(LS)에 입력되고 또한, AND 게이트(AND)에 입력된다.

NOT 게이트(NOT)는 게이트 시프트 클럭(GSC)을 반전시켜 AND 게이트(AND)에 공급한다.

AND 게이트(AND)는 차지 쉐어(CS)가 실시되는 t1을 정의하는 제1 스위치 제어신호(C1)를 출력한다. t1은 도 9와 같이 같이 GOE = High AND GSC=Low AND (GSP or Q = high) 인 기간이다. 여기서, Hig는 하이 로직 구간이고 Low는 로우 로직 구간이다. AND는 논리곱 연산이다. GSP or Q = high는 게이트 스타트 펄스(GSP) 또는 플립 플롭(FF)의 출력 출력(Q1, Q2, Q3)이 하이 로직일 때를 의미한다. 첫번째 AND 게이트(AND)는 GOE, /GSC, 및 GSP를 논리곱 연산하여 제1 스위치 제어 신호(C1)를 출력한다. /GSC는 반전된 게이트 시프트 클럭을 의미한다. 나머지 AND 게이트(AND)는 GOE, /GSC, 및 Qn(n은 자연수)를 논리곱 연산하여 제1 스위치 제어 신호(C1)를 출력한다. AND 게이트(AND)의 출력은 레벨 시프터(LS)를 통해 제1 스위치(S1)의 제어 단자에 입력되고 또한, 이웃한 NOR 게이트(NOR)에 입력된다.

NOR 게이트(NOR)는 t2 기간을 정의하는 제2 스위치 제어 신호(C2)를 발생한다. t2 기간은 t1 기간을 제외한 나머지 기간이다. 따라서, NOR 게이트(NOR)는 이웃한 AND 게이트(AND)의 출력을 입력 받아 부정 논리합 연산하여 제2 스위치 제어신호(C2)를 출력한다. NOR 게이트(NOR)의 출력은 레벨 시프터(LS)를 통해 제2 스위치(S2)의 제어 단자에 입력된다.

한편, 레벨 시프터(LS)는 GIP 회로의 경우에 시프트 레지스터의 입력 단에 연결된다. 따라서, GIP 회로는 표시패널의 기판 상에 레벨 시프터(LS)가 생략될 수 있다.

제1 스위치(S1)는 제1 스위치 제어신호(C1)에 응답하여 게이트 신호(OUT1, OUT2, OUT3)의 라이징 에지와 폴링 에지 각각에서 t1 기간 동안 차지 쉐어(CS)를 실시한다. 제1 출력 단자에 연결된 제1 스위치(S1)에는 VGH, 또는 앞단 게이트 드라이브 IC의 마지막 출력 신호(Carry)가 공급된다. 나머지 제1 스위치들(S1)은 이웃한 출력 단자들을 연결한다. 제1 스위치들(S1)은 제1 스위치 제어 신호(C1)에 응답하여 동시에 턴-온되어 모든 출력 단자들을 단락시켜 차지 쉐어(CS)를 실시한다. 게이트 구동부(103)의 출력 단자들은 게이트 라인들(GL)에 연결되어 있기 때문에 출력 단자들이 단락되면 게이트 라인들(GL)의 전압이 차지 쉐어링에 의해 VGH와 VGL 사이의 중간 전위 까지 상승하거나 낮아진다. t1 기간 동안, 제2 스위치들(S2)은 오프 상태를 유지한다.

제2 스위치(S2)는 제2 스위치 제어신호(C2)에 응답하여 게이트 신호(OUT1, OUT2, OUT3)의 라이징 에지와 폴링 에지 각각에서 t1 기간을 제외한 나머지 기각 동안 버퍼(BUF)를 통해 공급되는 VGH 또는 VGL을 출력 단자들에 공급한다. 제2 스위치들(S2)은 시프트 레지스터의 출력(Q1, Q2, Q3)이 순차적으로 발생되므로 그와 동기하여 순차적으로 턴-온된다. 따라서, 게이트 신호는 라이징 에지의 t1 기간 이후의 t2 기간 동안 버퍼(BUF)를 통해 입력되는 VGH에 따라 VGH 전위를 유지하고, 폴링 에지의 t1 기간 이후의 t2 기간 동안 버퍼(BUF)를 통해 입력되는 VGL에 따라 VGL 전위를 유지한다. t2 기간 동안, 제1 스위치들(S1)은 오프 상태를 유지한다.

도 11은 본 발명의 제2 실시예에 따른 게이트 구동부(103)의 동작을 보여 주는 파형도이다. 도 12는 도 11과 같은 게이트 신호를 발생하는 게이트 구동부(103)를 보여 주는 회로도이다.

도 11 및 도 12를 참조하면, 게이트 구동부(103)는 시프트 레지스터, 레벨 시프터(LS), NOT 게이트(NOT), 제1 AND 게이트(AND1), 제2 AND 게이트(AND2), OR 게이트(OR), 제3 AND 게이트NOR 게이트(NOR), 버퍼(BUF) 등을 포함한다.

시프트 레지스터는 종속적으로 접속된 다수의 플립 플롭(FF)을 이용하여 GSP를 GSC의 클럭 타이밍 마다 시프트시킨다. 제1 플립 플롭(FF)은 GSC의 첫 번째 클럭의 라이징 에지 타이밍에서 입력 즉, GSP를 출력한다. 제2 플립 플롭(FF)은 GSC의 두 번째 클럭의 라이징 에지 타이밍에서 제1 플립 플롭(FF)의 출력을 출력한다. 제3 플립 플롭(FF)은 GSC의 세 번째 클럭의 라이징 에지 타이밍에서 제2 플립 플롭(FF)의 출력을 출력한다. Q1은 제1 플립 플롭(FF)의 출력 신호이고, Q2는 제2 플립 플롭(FF)의 출력 신호이다. Q3은 제3 플립 플롭(FF)의 출력 신호이다. 시프트 레지스터의 출력(Q1, Q2, Q3)은 레벨 시프터(LS)에 입력되고 또한, 제1 및 제2 AND 게이트(AND1, AND2)에 입력된다.

NOT 게이트(NOT)는 게이트 시프트 클럭(GSC)을 반전시켜 제2 AND 게이트(AND2)에 공급한다.

제1 AND 게이트(AND1)는 GSC와 n(n은 자연수) 번째 플립 플롭(FF)의 출력(Qn)을 논리곱 연산하여 GSC = High AND Qn = High인 구간을 검출한다. 제2 AND 게이트(AND2)는 반전된 GSC와 n-1 번재 플립 플롭(FF)의 출력(Qn-1)을 논리곱 연산하여 GSC = Low AND Qn-1 = High인 구간을 검출한다. Qn-1은 n-1 번째 플립 플롭(FF)의 출력이다.

OR 게이트(OR)는 제1 AND 게이트(AND1)의 출력과 제2 AND 게이트(AND2)의 출력을 논리합 연산한 결과를 출력한다.

제3 AND 게이트(AND3)는 차지 쉐어(CS)가 실시되는 t1을 정의하는 제1 스위치 제어신호(C1)를 출력한다. 첫번째 제3 AND 게이트(AND3)는 GOE와 GSP를 논리곱 연산하여 제1 스위치 제어 신호(C1)를 출력한다. 나머지 제3 AND 게이트(AND)는 GOE와 OR 게이트(OR)의 출력을 논리곱 연산하여 제1 스위치 제어 신호(C1)를 출력한다. 제3 AND 게이트(AND3)의 출력은 레벨 시프터(LS)를 통해 제1 스위치(S1)의 제어 단자에 입력되고 또한, 이웃한 NOR 게이트(NOR)에 입력된다.

NOR 게이트(NOR)는 t2 기간을 정의하는 제2 스위치 제어 신호(C2)를 발생한다. t2 기간은 t1 기간을 제외한 나머지 기간이다. 따라서, NOR 게이트(NOR)는 이웃한 제3 AND 게이트(AND3)의 출력을 입력 받아 부정 논리합 연산하여 제2 스위치 제어신호(C2)를 출력한다. NOR 게이트(NOR)의 출력은 레벨 시프터(LS)를 통해 제2 스위치(S2)의 제어 단자에 입력된다.

제1 스위치(S1)는 제1 스위치 제어신호(C1)에 응답하여 게이트 신호(OUT1, OUT2, OUT3)의 라이징 에지와 폴링 에지 각각에서 t1 기간 동안 차지 쉐어(CS)를 실시한다. 제1 출력 단자에 연결된 제1 스위치(S1)에는 VGH 또는 앞단 게이트 드라이브 IC의 마지막 출력 신호(Carry)가 공급된다. 나머지 제1 스위치들(S1)은 이웃한 출력 단자들을 연결한다. 제1 스위치들(S1)은 제1 스위치 제어 신호(C1)에 응답하여 동시에 턴-온되어 모든 출력 단자들을 단락시켜 차지 쉐어(CS)를 실시한다. 게이트 구동부(103)의 출력 단자들은 게이트 라인들(GL)에 연결되어 있기 때문에 출력 단자들이 단락되면 게이트 라인들(GL)의 전압이 차지 쉐어링에 의해 VGH와 VGL 사이의 중간 전위 까지 상승하거나 낮아진다. t1 기간 동안, 제2 스위치들(S2)은 오프 상태를 유지한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 102 : 데이터 구동부
103 : 게이트 구동부 101 : 타이밍 콘트롤러
104 : 호스트 시스템 FF : 시프트 레지스터의 플립 플롭
LS : 레벨 시프터 BUF : 버퍼
NOT : NOT 게이트 AND : AND 게이트
OR : OR 게이트 NOR : NOR 게이트
S1 : 제1 스위치 S2 : 제2 스위치

Claims

데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들이 구비된 표시패널; 및
게이트 스타트 펄스, 게이트 시프트 클럭, 및 게이트 출력 인에이블 신호를 입력 받아 순차적으로 시프트되는 게이트 신호를 발생하고 상기 게이트 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
상기 게이트 구동부는,
상기 게이트 스타트 펄스와 상기 게이트 시프트 클럭이 입력되고 종속적으로 접속된 플립 플롭들이 구비된 시프트 레지스터;
상기 플립 플롭의 출력 신호를 게이트 라인들에 공급하는 버퍼들;
제1 스위치 제어 신호에 응답하여 이웃한 게이트 라인들을 연결하는 제1 스위치;
제2 스위치 제어 신호에 응답하여 게이트 라인들을 상기 버퍼들에 연결하는 제2 스위치; 및
상기 게이트 스타트 펄스, 상기 게이트 시프트 클럭, 상기 플립 플롭의 출력, 및 상기 게이트 출력 인에이블 신호를 이용하여 상기 제1 및 제2 스위치 제어 신호를 발생하는 논리 연산 소자를 포함하는 표시장치.
제 1 항에 있어서,
상기 제1 스위치 제어 신호는 상기 게이트 신호의 라이지 에지와 폴링 에지 기간 내에서 제1 기간을 정의하고,
상기 제2 스위치 제어 신호는 상기 제1 기간을 제외한 제2 기간을 정의하고,
상기 제1 스위치는 제1 기간 동안 턴-온되고,
상기 제2 스위치는 제2 기간 동안 턴-온되는 표시장치.
제 2 항에 있어서,
상기 논리 연산 소자는,
상기 게이트 시프트 클럭을 반전시키는 NOT 게이트;
상기 NOT 게이트의 출력과, 상기 게이트 스타트 펄스 또는 상기 플립 플롭의 출력, 및 상기 게이트 출력 인에이블 신호를 논리곱 연산하여 상기 제1 스위치 제어 신호를 발생하는 AND 게이트; 및
이웃한 AND 게이트들의 출력을 입력 받아 부정 논리합 연산하여 상기 제2 스위치 제어신호를 발생하는 NOR 게이트를 포함하는 표시장치.
제 2 항에 있어서,
상기 논리 연산 소자는,
상기 게이트 시프트 클럭을 반전시키는 NOT 게이트;
상기 게이트 시프트 클럭과 n(n은 자연수) 번째 플립 플롭의 출력을 논리곱 연산하는 제1 AND 게이트;
상기 NOT 게이트의 출력과 n-1 번째 플립 플롭의 출력을 논리곱 연산하는 제2 AND 게이트;
상기 제1 AND 게이트와 상기 제2 AND 게이트의 출력을 논리합 연산하는 OR 게이트;
상기 게이트 출력 인에이블 신호와 상기 게이트 스타트 펄스의 논리곱하거나, 상기 게이트 출력 인에이블 신호와 상기 OR 게이트 출력을 논리곱하여 상기 제1 스위치 제어 신호를 발생하는 제3 AND 게이트; 및
이웃한 AND 게이트들의 출력을 입력 받아 부정 논리합 연산하여 상기 제2 스위치 제어신호를 발생하는 NOR 게이트를 포함하는 표시장치.
게이트 스타트 펄스와 게이트 시프트 클럭이 입력되고 종속적으로 접속된 플립 플롭들이 구비된 시프트 레지스터;
상기 플립 플롭의 출력 신호를 게이트 라인들에 공급하는 버퍼들;
제1 스위치 제어 신호에 응답하여 이웃한 게이트 라인들을 연결하는 제1 스위치;
제2 스위치 제어 신호에 응답하여 게이트 라인들을 상기 버퍼들에 연결하는 제2 스위치; 및
상기 게이트 스타트 펄스, 상기 게이트 시프트 클럭, 상기 플립 플롭의 출력, 및 게이트 출력 인에이블 신호를 이용하여 상기 제1 및 제2 스위치 제어 신호를 발생하는 논리 연산 소자를 포함하는 표시장치의 게이트 구동 회로.
제 5 항에 있어서,
상기 제1 스위치 제어 신호는 상기 게이트 구동 회로로부터 출력되는 게이트 신호의 라이지 에지와 폴링 에지 기간 내에서 제1 기간을 정의하고,
상기 제2 스위치 제어 신호는 상기 제1 기간을 제외한 제2 기간을 정의하고,
상기 제1 스위치는 제1 기간 동안 턴-온되고,
상기 제2 스위치는 제2 기간 동안 턴-온되는 표시장치의 게이트 구동 회로.
제 6 항에 있어서,
상기 논리 연산 소자는,
상기 게이트 시프트 클럭을 반전시키는 NOT 게이트;
상기 NOT 게이트의 출력과, 상기 게이트 스타트 펄스 또는 상기 플립 플롭의 출력, 및 상기 게이트 출력 인에이블 신호를 논리곱 연산하여 상기 제1 스위치 제어 신호를 발생하는 AND 게이트; 및
이웃한 AND 게이트들의 출력을 입력 받아 부정 논리합 연산하여 상기 제2 스위치 제어신호를 발생하는 NOR 게이트를 포함하는 표시장치의 게이트 구동 회로.
제 6 항에 있어서,
상기 논리 연산 소자는,
상기 게이트 시프트 클럭을 반전시키는 NOT 게이트;
상기 게이트 시프트 클럭과 n(n은 자연수) 번째 플립 플롭의 출력을 논리곱 연산하는 제1 AND 게이트;
상기 NOT 게이트의 출력과 n-1 번째 플립 플롭의 출력을 논리곱 연산하는 제2 AND 게이트;
상기 제1 AND 게이트와 상기 제2 AND 게이트의 출력을 논리합 연산하는 OR 게이트;
상기 게이트 출력 인에이블 신호와 상기 게이트 스타트 펄스의 논리곱하거나, 상기 게이트 출력 인에이블 신호와 상기 OR 게이트 출력을 논리곱하여 상기 제1 스위치 제어 신호를 발생하는 제3 AND 게이트; 및
이웃한 AND 게이트들의 출력을 입력 받아 부정 논리합 연산하여 상기 제2 스위치 제어신호를 발생하는 NOR 게이트를 포함하는 표시장치의 게이트 구동 회로.