JP5710894B2 - 表示装置 - Google Patents

Description

本発明は、データドライバ及びこれを用いた表示装置に係り、さらに詳細には、画素に印加される電圧の電気的安定性を確保することができるデータドライバ及びこれを用いた表示装置に関する。

液晶表示装置には、２つの基板の間に異方性誘電率を有する液晶物質が注入されている。液晶物質に電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が印加され、この電界の強さを調節すると、基板を透過する光の量が調節される。その結果、液晶表示装置には、所望の画像信号が表示される。

液晶表示装置の各ピクセルは、データ信号による液晶配列の変化によって光透過率を調節する赤、緑、青のサブピクセルを含む。各サブピクセルは、薄膜トランジスタを通じて画素電極に供給されたデータ電圧と共通電極に供給された共通電圧との差電圧を充電して液晶を駆動する。薄膜トランジスタは、ゲートラインに供給されたゲートオン電圧によってターンオンされ、データラインに供給されたデータ信号を画素電極に充電する。そして、薄膜トランジスタは、ゲートラインに供給されたゲートオフ電圧によってターンオフされ、画素電極に充電されたデータ信号が維持される。

最近、共通電圧の電圧レベルを増加させることなく、液晶に充電される差電圧を増加させるため、共通電圧を直流電圧ではない一フレーム単位でスイングする交流電圧に印加し、データ電圧を共通電圧に逆相で印加する技術が適用されている。

韓国特許出願公開１０−２００２−００４８６９３号明細書

本発明の目的は、画素に印加される電圧の電気的安定性を確保することができるデータドライバ及びこれを用いた表示装置を提供することにある。

本発明に係る表示装置は、タイミングコントローラと、データドライバと、表示パネルとを含む。タイミングコントローラは、複数の映像信号を出力し、第１及び第２の制御信号を出力する。データドライバは、第１制御信号に応答して映像信号を第１電圧に変換して出力し、第２制御信号に応答して少なくとも一フレーム単位でスイングする第２電圧を出力する。表示パネルは、複数の画素を具備し、前記複数の画素は、データドライバから対応する第１電圧及び第２電圧を受信して各々映像を表示する。

本発明に係るデータドライバは、コンバータ部及び出力バッファを含む。コンバータ部は、ｎ（ｎは１以上の自然数）ビットからなる複数の映像信号を第１電圧に変換して出力する第１コンバータ、及びｎビットからなる予め設定された第１及び第２の基準信号のうちいずれか１つを交互に選択してスイングする第２電圧に変換して出力する第２コンバータからなる。出力バッファは、コンバータから出力された第１電圧を出力する。

本発明に係るデータドライバは、データ出力部と、スイッチング部と、バッファ部とを含む。

データ出力部は、複数の映像信号及びアナログ駆動電圧を受信し、アナログ駆動電圧と接地電圧との間で表現される複数の階調電圧のうち各々の映像信号に対応する階調電圧を選択して第１電圧として出力する。

スイッチング部は、アナログ駆動電圧と接地電圧とのうちのいずれか１つを交互に選択してスイングする第２電圧を出力し、第２電圧が反転された位相を有する第３電圧を出力する。バッファ部は、第２電圧及び第３電圧の電流量を増幅させる。

本発明のデータドライバ及びこれを用いた表示装置によると、データドライバは、タイミングコントローラから第１及び第２制御信号を受信し、一フレーム単位でスイングする電圧及び前記電圧が反転された位相を有する反転電圧を生成する。この場合、前記電圧及び反転電圧は、コントロールボード、連結フィルム及び印刷回路基板などを経由しないで表示パネルに提供される。

したがって、前記電圧及び反転電圧の電気的安定性が向上し、且つ回路基板設計の複雑性が改善される。

本発明の一実施形態に係る表示装置のブロック図である。 図１に示したデータドライバのブロック図である。 本発明の他の実施形態に係るデータドライバのブロック図である。 本発明の他の実施形態に係るデータドライバのブロック図である。 ｑ番目のフレームで表示パネルに印加された第１電圧の極性を示す図である。 ｑ＋１番目のフレームで表示パネルに印加された第１電圧の極性を示す図である。 図５Ａ及び図５Ｂに示した第１画素に印加された第１電圧と第２電圧とを示す波形図である。 図５Ａ及び図５Ｂに示した第２画素に印加された第１電圧と第３電圧とを示す波形図である。 図１に示したタイミングコントローラのブロック図である。 図７に示した信号を示すタイミング図である。 図１に示した画素のレイアウト図である。 図９に示した切断線Ｉ−Ｉ’に沿って切断した断面図である。 図１に示した表示装置の平面図である。

以下、添付の図面を参照して本発明の望ましい実施形態をより詳細に説明する。

図１は、本発明の一実施形態に係る表示装置のブロック図である。

図１を参照すると、表示装置１００は、表示パネル１１０と、タイミングコントローラ１２０と、データドライバ１３０と、ゲートドライバ１４０とを含む。

表示パネル１１０には、複数の画素が具備されている。簡潔に説明するために、図１には複数の画素のうちの１つの画素のみを示した。各画素は、ゲートラインＧＬと、ゲートラインＧＬと交差する第１信号ラインＤＬと、第１信号ラインＤＬに対して平行な第２信号ラインＣＬとを含む。また、各画素は、ゲートラインＧＬと第１信号ラインＤＬとに連結された第１薄膜トランジスタＴ１と、ゲートラインＧＬと第２信号ラインＣＬとに連結された第２薄膜トランジスタＴ２と、第１及び第２トランジスタＴ１、Ｔ２に連結された液晶キャパシタＣＬＣとをさらに含む。

特に、液晶キャパシタＣＬＣは、第１薄膜トランジスタＴ１のドレイン電極に電気的に連結された第１画素電極、第２薄膜トランジスタＴ２のドレイン電極に電気的に連結された第２画素電極、及び第１画素電極と第２画素電極との間に形成された電界によってチルトされる液晶からなるものであってもよい。

タイミングコントローラ１２０は、表示装置１００の外部から複数の映像信号Ｉ−ＤＡＴＡ及び外部制御信号（例えば、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、クロック信号ＭＣＬＫ、及びデータイネーブル信号ＤＥなど）を受信する。タイミングコントローラ１２０は、データドライバ１４０とのインターフェース仕様に合うように映像信号Ｉ−ＤＡＴＡのデータフォーマットを変換し、変換された映像信号Ｉ−ＤＡＴＡ’をデータドライバ１３０に供給する。また、タイミングコントローラ１２０は、データ制御信号（例えば、出力開始信号ＴＰ、水平開始信号ＳＴＨ、水平クロック信号ＣＫＨ、及び極性反転信号ＰＯＬなど）をデータドライバ１３０に供給し、ゲート制御信号（例えば、垂直開始信号ＳＴＶ、垂直クロック信号ＣＫＶ、及び垂直クロックバー信号ＣＫＶＢなど）をゲートドライバ１４０に供給する。

ゲートドライバ１４０は、ゲートオン電圧Ｖｏｎ及びゲートオフ電圧Ｖｏｆｆを受信し、タイミングコントローラ１２０から供給されるゲート制御信号ＳＴＶ、ＣＫＶ、ＣＫＶＢに応答してゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆとの間でスイングするゲート信号Ｇ１〜Ｇｎを順次に出力する。これにより、表示パネル１１０がゲート信号Ｇ１〜Ｇｎによって順次にスキャニングされる。

データドライバ１３０は、アナログ駆動電圧ＡＶＤＤ及び接地電圧ＶＳＳを受信し、タイミングコントローラ１２０から供給されるデータ制御信号ＴＰ、ＳＴＨ、ＣＫＨ、ＰＯＬに応答してアナログ駆動電圧ＡＶＤＤと接地電圧ＶＳＳとの間で表現される複数の階調電圧のうち、映像信号Ｉ−ＤＡＴＡ’に対応する階調電圧を各々選択する。データドライバ１３０は、選択された階調電圧を第１電圧Ｄ１〜Ｄｍとして出力する。出力された第１電圧Ｄ１〜Ｄｍは、表示パネル１１０に印加される。

本発明の一実施形態によると、データドライバ１３０には、電圧発生ブロック１３５がさらに具備される。タイミングコントローラ１２０は、電圧発生ブロック１３５に第１制御信号ＣＴＬ及び第１制御信号ＣＴＬが反転された位相を有する第２制御信号ＣＴＬＢを供給する。

電圧発生ブロック１３５は、第１制御信号ＣＴＬに応答して少なくとも一フレーム単位でスイングする第２電圧ＶＣを出力し、第２制御信号ＣＴＬＢに応答して第２電圧ＶＣが反転された位相を有する第３電圧ＶＣＢを出力する。データドライバ１３０から出力された第２電圧ＶＣ及び第３電圧ＶＣＢは表示パネル１１０に提供される。

したがって、表示パネル１１０の各画素には、第２電圧ＶＣ及び第３電圧ＶＣＢのうちのいずれか１つが入力されてもよい。具体的には、互いに隣接する２つの画素のいずれか１つには、第２電圧ＶＣが印加され、残りの１つの画素には、第３電圧ＶＣＢが印加される。

一方、ゲートラインＧＬに該当するゲート信号が印加されると、ゲートラインＧＬに連結された第１及び第２薄膜トランジスタＴ１、Ｔ２は、該当するゲート信号に応答してターンオンされる。ターンオンされた第１薄膜トランジスタＴ１が連結された第１信号ラインＤＬに第１電圧が印加されると、印加された第１電圧は、ターンオンされた第１薄膜トランジスタＴ１を通って液晶キャパシタＣＬＣの一電極である画素電極に印加される。また、第２信号ラインＣＬに第２電圧ＶＣが印加されると、第２電圧ＶＣは、ターンオンされた第２薄膜トランジスタＴ２を通って液晶キャパシタＣＬＣの他の一電極である共通電極に印加される。

したがって、第２画素電極と第１画素電極との間には、水平電界が形成されてもよく、水平電界によって液晶の光透過率が調節され、表示パネル１１０は所望の階調の映像を表示するものであってもよい。

図２は、図１に示したデータドライバのブロック図である。

図２を参照すると、データドライバ１３０は、データ出力部１３１と、電圧発生ブロック１３５とを含む。

データ出力部１３１は、シフトレジスタ１３１ａ、ラッチ１３１ｂ、Ｄ／Ａコンバータ１３１ｃ、及び出力バッファ１３１ｄからなる。

図示していないが、シフトレジスタ１３１ａは、従属的に連結された複数のステージを含み、各ステージには、水平クロック信号ＣＫＨが供給され、複数のステージのうち１番目のステージには水平開始信号ＳＴＨが印加される。水平開始信号ＳＴＨによって１番目のステージの動作が開始されると、複数のステージは水平クロック信号ＣＫＨに応答して順次に制御信号を出力する。

ラッチ１３１ｂは、複数のステージから順次に制御信号を受信して複数の映像信号Ｉ−ＤＡＴＡ’のうち１ラインの分量を順次に貯蔵する。ラッチ１３１ｂは貯蔵された１ライン分量の映像信号をＤ／Ａコンバータ１３１ｃに供給する。

Ｄ／Ａコンバータ１３１ｃは、ラッチ１３１ｂから供給された映像信号を階調電圧に変換する。Ｄ／Ａコンバータ１３１ｃには、アナログ駆動電圧ＡＶＤＤと接地電圧ＶＳＳとの間で一定のレベル間隔を有する２^ｋ個の階調電圧が入力される。ここで、ｋは、各映像信号のビット数であり、ｋは、１以上の自然数であってもよい。

本発明の一例として、各映像信号が６ビットからなる場合、Ｄ／Ａコンバータ１３１ｃは、６４個の階調電圧Ｖ１〜Ｖ６４を受信する。そして、Ｄ／Ａコンバータ１３１ｃは、６４個の階調電圧のうち各映像信号に対応する階調電圧を選択し、選択された階調電圧を第１電圧Ｄ１〜Ｄｍとして出力する。

出力バッファ１３１ｄは、複数のＯＰアンプからなり、Ｄ／Ａコンバータ１３１ｃから出力された第１電圧Ｄ１〜Ｄｍを一時的に貯蔵した後、出力開始信号ＴＰに応答して同一時点において出力する。

図示していないが、第１電圧Ｄ１〜Ｄｍに極性を付与するために、Ｄ／Ａコンバータ１３１ｃには、第１階調電圧グループ（以下、「正極性グループ」という。）及び第２階調電圧グループ（以下、「負極性グループ」という。）が具備される。ここで、正極性グループの階調電圧は、接地電圧ＶＳＳからアナログ駆動電圧ＡＶＤＤに行くほど高い階調を有し、負極性グループの階調電圧は、アナログ駆動電圧ＡＶＤＤから接地電圧ＶＳＳに行くほど高い階調を有するものであってもよい。したがって、Ｄ／Ａコンバータ１３１ｃは、極性反転信号ＰＯＬ（図１に示す）に応答して正極性グループ及び負極性グループで各映像信号に該当する階調電圧を選択するものであってもよい。

一方、電圧発生ブロック１３５は、スイッチング部１３５ａ及びバッファ部１３５ｂからなる。具体的には、スイッチング部１３５ａは、アナログ駆動電圧ＡＶＤＤ及び接地電圧ＶＳＳを受信し、第１制御信号ＣＴＬに応答してアナログ駆動電圧ＡＶＤＤ及び接地電圧ＶＳＳのうちのいずれか１つを選択して第２電圧ＶＣに出力する。第１制御信号ＣＴＬは、ハイとローとの状態を有する２相信号であり、第１制御信号ＣＴＬは、一フレーム単位でスイングするものでもよい。

また、スイッチング部１３５ａは、第２制御信号ＣＴＬＢに応答してアナログ駆動電圧ＡＶＤＤ及び接地電圧ＶＳＳのうちのいずれか１つを選択して第３電圧ＶＣＢに出力する。第２制御信号ＣＴＬＢは、第１制御信号ＣＴＬが反転された位相を有する。

例えば、ｑ番目のフレームの間に、スイッチング部１３５ａにハイ状態の第１制御信号ＣＴＬ及びロー状態の第２制御信号ＣＴＬＢが入力された場合、スイッチング部１３５ａは、アナログ駆動電圧ＡＶＤＤを第２電圧ＶＣとして出力し、接地電圧ＶＳＳを第３電圧ＶＣＢとして出力してもよい。

逆に、ｑ＋１番目のフレームの間に、スイッチング部１３５ａにロー状態の第１制御信号ＣＴＬ及びハイ状態の第２制御信号ＣＴＬＢが入力された場合、スイッチング部１３５ａは、接地電圧ＶＳＳを第２電圧ＶＣとして出力し、アナログ駆動電圧ＶＤＤを第３電圧ＶＣＢとして出力してもよい。

したがって、第２電圧ＶＣ及び第３電圧ＶＣＢは、第１及び第２制御信号ＣＴＬ、ＣＴＬＢによって一フレーム単位でスイングしてもよい。

バッファ部１３５ｂは、スイッチング部１３５ａから第２電圧ＶＣ及び第３電圧ＶＣＢを受信し、第２電圧ＶＣの電流量及び第３電圧ＶＣＢの電流量を増幅させる。すなわち、第２電圧ＶＣ及び第３電圧ＶＣＢは、表示パネル１１０（図１に示す）に全体的に均一に印加されなければならないので、各々大きい電流量を確保しなければならない。したがって、第２電圧ＶＣ及び第３電圧ＶＣＢが表示パネル１１０に供給される前に、第２電圧ＶＣ及び第３電圧ＶＣＢの電流量は、バッファ部１３５ｂを通じて十分に増幅されてもよい。

図２は、本発明の一実施形態として、電圧発生ブロック１３５がデータ出力部１３１と別のブロックに分離された構造を提示する。しかし、電圧発生ブロック１３５は、データ出力部１３１に内蔵されてもよい。

図３は、本発明の他の実施形態に係るデータドライバのブロック図である。ただし、図３において、図２に示した構成要素と同一の構成要素に対する具体的な説明は、省略する。

図３を参照すると、本発明の他の実施形態に係るデータドライバ１５０は、シフトレジスタ１５１と、ラッチ１５２と、コンバータ部１５３と、出力バッファ１５４とを含む。シフトレジスタ１５１及びラッチ１５２は、図２に示したシフトレジスタ１３１ａ及びラッチ１３１ｂと各々同一の構成を有する。

コンバータ部１５３は、第１Ｄ／Ａコンバータ１５３ａ及び第２Ｄ／Ａコンバータ１５３ｂからなる。

第１Ｄ／Ａコンバータ１５３ａは、複数の映像信号Ｉ−ＤＡＴＡ’を各々複数の第１電圧Ｄ１〜Ｄｍに変換して出力する。具体的には、複数の階調電圧Ｖ１〜Ｖ６４のうち各映像信号に対応する階調電圧を選択して該当する第１電圧に出力する。ここで、各映像信号はｋ（ｋは１以上の自然数）ビットからなるものでもよい。

ｋを６と仮定すると、例えば、第１Ｄ／Ａコンバータ１５３ａは、‘１１１１１１’の映像信号を‘Ｖ６４’に該当する階調電圧に変換するものでもよく、‘００００００’の映像信号を‘Ｖ１’に該当する階調電圧に変換するものでもよい。上記の例は、正極性の第１電圧を出力する場合であり、負極性の第１電圧を出力する場合、第１Ｄ／Ａコンバータ１５３ａは‘１１１１１１’の映像信号を‘Ｖ０’に該当する階調電圧に変換し、‘００００００’の映像信号を‘Ｖ６４’に該当する階調電圧に変換するものであってもよい。

一方、第２Ｄ／Ａコンバータ１５３ｂは、第１制御信号ＣＴＬに応答してｋビットからなる予め設定された第１基準信号ＡＨＢ及び第２基準信号ＡＬＢのうちのいずれか１つを交互に選択して第２電圧ＶＣに変換して出力する。ここで、第１基準信号ＡＨＢはｋ個のビットが全部ハイ状態の信号であり、第２基準信号ＡＬＢはｋ個のビットが全部ロー状態の信号である。

例えば、ｑ番目のフレームで第２Ｄ／Ａコンバータ１５３ｂはハイ状態の第１制御信号ＣＴＬに応答して第１基準信号ＡＨＢを選択し、選択された第１基準信号ＡＨＢを‘Ｖ６４’に該当する階調電圧に変換して第２電圧ＶＣとして出力するものでもよい。次に、ｑ＋１番目のフレームで第２Ｄ／Ａコンバータ１５３ｂはハイ状態の第１制御信号ＣＴＬに応答して第１基準信号ＡＨＢを選択し、選択された第１基準信号ＡＨＢを‘Ｖ６４’に該当する階調電圧に変換して第２電圧ＶＣとして出力するものであってもよい。

一方、第２Ｄ／Ａコンバータ１５３ｂは、第２制御信号ＣＴＬＢに応答して第１及び第２基準信号ＡＨＢ、ＡＬＢのうちのいずれか１つを交互に選択して第３電圧ＶＣＢに変換して出力するものであってもよい。第２制御信号ＣＴＬＢは第１制御信号ＣＴＬが反転された位相を有する。したがって、第２Ｄ／Ａコンバータ１５３ｂが第１基準信号ＡＨＢを第２電圧ＶＣに変換すると、第２基準信号ＡＬＢを第３電圧ＶＣＢに変換し、第２基準信号ＡＬＢを第２電圧ＶＣに変換すると、第１基準信号ＡＨＢを第３電圧ＶＣＢに変換する。その結果、第３電圧ＶＣＢは、第２電圧ＶＣが反転された位相を有する。

出力バッファ１５４は、第１Ｄ／Ａコンバータ１５３ａから出力された第１電圧Ｄ１〜Ｄｍを出力する。また、出力バッファ１５４は、第２Ｄ／Ａコンバータ１５３ｂから出力された第２電圧ＶＣ及び第３電圧ＶＣＢの電流量を増幅させて出力するものであってもよい。

図４は、本発明の他の実施形態に係るデータドライバのブロック図である。ただし、図４において、図３に示した構成要素と同一の構成要素に対する具体的な説明は省略する。

図４を参照すると、本発明の他の実施形態に係るデータドライバ１５９は、シフトレジスタ１５１と、ラッチ１５２と、コンバータ部１５３と、出力バッファ１５６と、バッファ部１５７とを含む。シフトレジスタ１５１及びラッチ１５２は、図２に示したシフトレジスタ１３１ａ及びラッチ１３１ｂと各々同一の構成を有し、コンバータ部１５３は、図３に示したコンバータ部１５３と同様に、第１及び第２Ｄ／Ａコンバータ１５３ａ、１５３ｂからなる。

一方、出力バッファ１５６は、第１Ｄ／Ａコンバータ１５３ａから出力された第１電圧Ｄ１〜Ｄｍを出力する。図３に示したデータドライバ１５０とは異なり、図４に示したデータドライバ１５９は、出力バッファ１５６とは別にバッファ部１５７をさらに具備する。

バッファ部１５７は、第２Ｄ／Ａコンバータ１５３ｂから出力された第２電圧ＶＣ及び第３電圧ＶＣＢの電流量を増幅させる。このように、出力バッファ１５６とは別にバッファ部１５７をさらに具備することで、第２電圧ＶＣ及び第３電圧ＶＣＢの電流量を十分に増加させてもよい。

図５Ａは、ｑ番目のフレームで表示パネルに印加された第１電圧の極性を示し、図５Ｂは、ｑ＋１番目のフレームで表示パネルに印加された第１電圧の極性を示す。

図５Ａ及び図５Ｂを参照すると、各画素に印加された第１電圧の極性は一フレーム単位で反転される。また、互いに隣接する２つの画素には、互いに違う極性を有する第１電圧が各々印加される。

具体的には、ｑ番目のフレームＦｑで第１画素Ｐｘが負極性−の第１電圧を受信すると、ｑ＋１番目のフレームＦｑ＋１で第１画素Ｐｘは正極性＋の第１電圧を受信する。また、ｑ番目のフレームＦｑで第１画素Ｐｘに隣接した第２画素Ｐｙが正極性＋の第１電圧を受信すると、ｑ＋１番目のフレームＦｑ＋１で第２画素Ｐｙは負極性−の第１電圧を受信する。

ここで、第１電圧の極性は、各画素に印加された第２電圧ＶＣまたは第３電圧ＶＣＢを基準として表現されるものでもよい。

図６Ａは、図５Ａ及び図５Ｂに示した第１画素に印加された第１電圧と第２電圧とを示す波形図であり、図６Ｂは、図５Ａ及び図５Ｂに示した第２画素に印加された第２電圧と第３電圧とを示す波形図である。

図６Ａを参照すると、第１画素Ｐｘに第２電圧ＶＣが印加され、第１画素Ｐｘに印加される第１電圧を第１画素電圧ＤＡＴＡｘと仮定すると、第１画素電圧ＤＡＴＡｘの極性は、第２電圧ＶＣに対して一フレーム単位で反転される。すなわち、ｑ番目のフレームＦｑで第１画素電圧ＤＡＴＡｘが第２電圧ＶＣに対して負極性−を有する場合、ｑ＋１番目のフレームＦｑ＋１で第１画素電圧ＤＡＴＡｘは第２電圧ＶＣに対して正極性＋を有するものでもよい。

第１画素Ｐｘに隣接する第２画素Ｐｙには、第２電圧ＶＣが反転された位相を有する第３電圧ＶＣＢが印加される。第２画素Ｐｙに印加される第１電圧を第２画素電圧ＤＡＴＡｙと仮定すると、第２画素電圧ＤＡＴＡｙの極性は、第３電圧ＶＣＢに対して一フレーム単位で反転される。すなわち、ｑ番目のフレームＦｑで第２画素電圧ＤＡＴＡｙが第３電圧ＶＣＢに対して正極性＋を有する場合、ｑ＋１番目のフレームＦｑ＋１で第２画素電圧ＤＡＴＡｙは第３電圧ＶＣＢに対して負極性−を有するものでもよい。

図７は、図１に示したタイミングコントローラのブロック図であり、図８は、図７に示した信号を示すタイミング図である。

図７及び図８を参照すると、タイミングコントローラ１２０は、インバータ１２１、遅延部１２２、論理回路部１２３、カウンタ１２４、及び状態転換部（ｓｔａｔｅ ｃｏｎｖｅｒｔｅｒ）１２５からなる。

インバータ１２１は、タイミングコントローラ１２０に供給される外部制御信号Ｈｓｙｎｃ、Ｖｓｙｎｃ、ＭＣＬＫ、ＤＥのうちデータイネーブル信号ＤＥを反転させて反転信号ＤＥ１を出力する。遅延部１２２は、データイネーブル信号ＤＥを予め設定された基準クロック信号ＣＬＫの１クロックだけ遅延させて遅延信号ＤＥ２を出力する。

論理回路部１２３は、反転信号ＤＥ１と遅延信号ＤＥ２とを論理積演算（ＡＮＤ）してフラッグ信号ＦＬＡを出力する。図８に示すように、フラッグ信号ＦＬＡは、反転信号ＤＥ１と遅延信号ＤＥ２とが全部ハイ状態である区間でハイ状態となる。

カウンタ１２４は、フラッグ信号ＦＬＡのハイ区間をカウンティングし、一フレームの最後のハイ区間をアンドフラッグ信号Ｅ−ＦＬＡとして出力する。すなわち、一フレームの間、ｎ（１以上の自然数）個のゲート信号Ｇ１〜Ｇｎが順次に出力されると仮定すると、カウンタ１２４は、カウンティング値がｎ個である場合に、アンドフラッグ信号Ｅ−ＦＬＡを出力する。

図８に示すように、フラッグ信号ＦＬＡの最後のハイ区間Ｅ−ＦＬＡは、ｑ番目のフレームＦｑとｑ＋１の番目フレームＦｑ＋１との間に存在するブランク区間ＶＢＬＫに含まれる。

状態転換部１２５は、アンドフラッグ信号Ｅ−ＦＬＡに応答して第１及び第２制御信号ＣＴＬ、ＣＴＬＢの状態を転換させる。すなわち、図８に示すように、ロー状態の第１制御信号ＣＴＬは、フラッグ信号ＦＬＡの最後のハイ区間Ｅ−ＦＬＡでハイ状態に転換され、ハイ状態の第２制御信号ＣＴＬＢは、フラッグ信号ＦＬＡの最後のハイ区間Ｅ−ＦＬＡでロー状態に転換される。

したがって、ブランク区間ＶＢＬＫで第１及び第２制御信号ＣＴＬ、ＣＴＬＢの状態を転換させることによって、ｑ＋１番目のフレームＦｑ＋１が始まる前に第２電圧ＶＣ及び第３電圧ＶＣＢを予め変換させてもよい。このような場合、第２電圧ＶＣ及び第３電圧ＶＣＢの電流量を大きく増加させることなく、第２電圧ＶＣ及び第３電圧ＶＣＢの遅延時間マージンを確保してもよい。

図９は、図１に示した一画素のレイアウト図であり、図１０は、図９に示した切断線Ｉ−Ｉ’に沿って切断した断面図である。図１に示した表示パネル１１０には、複数の画素が具備されるが、各々の画素は、互いに同一のレイアウトを有するので、図９には、１つの画素のみを示す。

図９を参照すると、各画素はゲートラインＧＬ、第１信号ラインＤＬ、第２信号ラインＣＬ、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、複数の第１画素電極ＰＥ、及び複数の第２画素電極ＣＥを含む。

ゲートラインＧＬは、第１方向Ａ１に延長され、第１信号ラインＤＬと第２信号ラインＣＬとは、第１方向Ａ１に対して直交する第２方向Ａ２に延長されて、ゲートラインＧＬと交差する。第１信号ラインＤＬと第２信号ラインＣＬとは互いに平行であり、互いに所定間隔離隔される。第１信号ラインＤＬと第２信号ラインＣＬとの間には、第１及び第２薄膜トランジスタＴ１、Ｔ２、複数の第１画素電極ＰＥ、及び複数の第２画素電極ＣＥが具備される。

複数の第１画素電極ＰＥは、互いに所定間隔離隔されて具備され、複数の第２画素電極ＣＥは、複数の第１画素電極ＰＥによって定義された複数の離隔領域に各々対応して具備される。複数の第１画素電極ＰＥの一端部は互いに電気的に連結され、複数の第２画素電極ＣＥの一端部は、互いに電気的に連結される。

一方、第１薄膜トランジスタＴ１は、ゲートラインＧＬから分岐されたゲート電極、第１信号ラインＤＬから分岐されたソース電極、及び複数の第１画素電極ＰＥに連結されたドレイン電極からなる。第２薄膜トランジスタＴ２は、ゲートラインＧＬから分岐されたゲート電極、第２信号ラインＣＬから分岐されたソース電極、及び複数の第２画素電極ＣＥに連結されたドレイン電極からなる。

図１０に示すように、表示パネル１１０は、アレイ基板１１１、アレイ基板１１１と向き合う対向基板１１２、及びアレイ基板１１１と対向基板１１２との間に介在する液晶層１１３からなる。

複数の第１画素電極ＰＥと複数の第２画素電極ＣＥとはアレイ基板１１１側に具備される。具体的には、アレイ基板１１１は、ベース基板１１１ａ、及びベース基板１１１ａ上に具備された絶縁膜１１１ｂをさらに具備する。複数の第１画素電極ＰＥと複数の第２画素電極ＣＥとは、絶縁膜１１１ｂ上に具備され、互いに隣接する２つの第１画素電極の間に１つの第２画素電極が介在するように配置される。したがって、互いに隣接する１つの第１画素電極と１つの第２画素電極との間に水平電界が形成される。

液晶層１１３は、複数のツイストネマチック液晶を含むものであってもよい。液晶のチルト角が水平電界によって制御されることによって、液晶層１１３の光透過率が制御されてもよい。

図９及び図１０には、水平電界で動作する本発明の一実施形態に係る画素のレイアウト及び断面図を示したが、本発明の画素構造は、図９及び図１０に示した構造に限定されない。

図１１は、本発明の他の実施形態に係る表示装置の平面図である。

図１１を参照すると、表示装置２００は、表示パネル１１０、タイミングコントローラ１２０が具備されたコントロールボード２１０、複数のチップからなるデータドライバ１３０、複数のチップからなるゲートドライバ１４０、及びコントロールボード２１０と表示パネル１１０との間に具備された印刷回路基板２３０を具備する。印刷回路基板２３０は２つに分離されてもよい。

チップ形態のデータドライバ１３０は、第１チップオンフィルム２４０の上に具備され、チップ形態のゲートドライバ１４０は、第２チップオンフィルム２５０の上に具備される。第１チップオンフィルム２４０は、表示パネル１１０の一側に付着され、第２チップオンフィルム２５０は、表示パネル１１０の他の一側に付着される。

第１チップオンフィルム２４０は、印刷回路基板２３０に電気的に連結され、印刷回路基板２３０は、連結フィルム２２０を通じてコントロールボード２１０と電気的に連結される。

したがって、タイミングコントローラ１２０から出力された複数の映像信号Ｉ−ＤＡＴＡ’（図１に示す）及びデータ制御信号ＳＴＨ、ＰＯＬ、ＴＰ、ＣＫＨは、連結フィルム２２０、印刷回路基板２３０、及び第１チップオンフィルム２４０を通じてデータドライバ１３０に供給される。

また、タイミングコントローラ１２０から出力された第１及び第２制御信号ＣＴＬ、ＣＴＬＢも連結フィルム２２０、印刷回路基板２３０、及び第１チップオンフィルム２４０を通じてデータドライバ１３０に供給される。

したがって、データドライバ１３０は、第１電圧を出力するだけではなく、第２電圧ＶＣ及び第３電圧ＶＣＢをも出力する。

本発明の一例として、第２電圧ＶＣ及び第３電圧ＶＣＢは、０Ｖと１５Ｖとの間でスイングする矩形波電圧である。しかし、第１及び第２の制御信号ＣＴＬ、ＣＴＬＢは、ロジック信号であるので、おおよそ３．３Ｖの電圧を有する。

このように、第２電圧ＶＣ及び第３電圧ＶＣＢがデータドライバ１３０から出力されると、コントロールボード２１０、連結フィルム２２０、及び印刷回路基板２３０を経由することなく、表示パネル１１０に提供される。したがって、第２電圧ＶＣ及び第３電圧ＶＣＢの電気的安定性が向上し、且つ回路基板設計の複雑性が改善される。

以上、本発明について実施形態を参照して説明したが、当該技術分野における熟練した当業者は、下記の特許請求の範囲に記載された本発明の趣旨及び範囲から逸脱しない範囲内で本発明を多様に修正及び変更することができると理解される。

１００、２００ 表示装置
１１０ 表示パネル
１２０ タイミングコントローラ
１３０、１５０、１５９ データドライバ
１３１ データ出力部
１３５ 電圧発生ブロック
１４０ ゲートドライバ
２１０ コントロールボード
２２０ 連結フィルム
２３０ 印刷回路基板
２４０ 第１チップオンフィルム
２５０ 第２チップオンフィルム

Claims (10)

1. 複数の映像信号を出力し、第１制御信号、第２制御信号、及び第３制御信号を出力するタイミングコントローラと、
   前記第１制御信号に応答して前記映像信号を第１電圧に変換して出力し、前記第２制御信号に応答して少なくとも一フレーム単位でスイングする第２電圧を出力し、前記第３制御信号に応答して前記第２電圧が反転された位相を有する第３電圧を出力するデータドライバと、
   互いに隣接する２つの画素を含む複数の画素を具備する表示パネルとを含み、
   前記２つの画素のうちのいずれか１つの画素は、前記第１電圧のうちの対応する１つと、画像を表示するための前記第２電圧とを受信し、前記１つの画素に隣接する他の１つの画素は、前記第１電圧のうちの対応する１つと、同じフレーム単位の間に画像を表示するための前記第３電圧とを受信し、
   前記第２制御信号及び前記第３制御信号の各々は、ハイ状態とロー状態とを有し、
   前記タイミングコントローラは、
   前記第１制御信号のうちデータイネーブル信号を反転させて反転信号を出力するインバータと、
   前記データイネーブル信号を予め設定された基準時間だけ遅延させて遅延信号を出力する遅延部と、
   前記反転信号と前記遅延信号とを論理積演算（ＡＮＤ）してフラッグ信号を出力する論理回路部と、
   前記フラッグ信号のハイ区間をカウンティングして一フレームの最後のハイ区間をアンドフラッグ信号として出力するカウンタと、
   前記アンドフラッグ信号に応答して前記第２制御信号及び前記第３制御信号の状態を転換させる状態転換部とを含むことを特徴とする表示装置。
2. 前記データドライバは、
   アナログ駆動電圧を受信し、前記アナログ駆動電圧と接地電圧との間で表現される複数の階調電圧のうち前記映像信号の各々に対応する階調電圧を選択して前記第１電圧として出力するデータ出力部と、
   前記アナログ駆動電圧及び前記接地電圧のうちのいずれか１つを交互に選択して前記第２電圧として出力し、残りの１つを前記第３電圧として出力する電圧生成部とを含むことを特徴とする請求項１に記載の表示装置。
3. 前記データドライバは、前記電圧生成部から出力された前記第２電圧及び前記第３電圧の電流量を増幅させるバッファ部をさらに含むことを特徴とする請求項２に記載の表示装置。
4. 前記データドライバは、
   ｎ（ｎは１以上の自然数）ビットからなる前記複数の映像信号を前記第１電圧に変換して出力し、
   前記ｎビットからなる予め設定された第１基準信号又は前記ｎビットからなる予め設定された第２基準信号のうちのいずれか１つを交互に選択し、選択された前記第１基準信号又は前記第２基準信号を前記第２電圧に変換して出力し、
   選択されなかった前記第１基準信号又は前記第２基準信号を前記第３電圧に変換して出力するコンバータ部と、
   前記コンバータ部から出力された前記第１電圧を出力する出力バッファとを含むことを特徴とする請求項１に記載の表示装置。
5. 前記第１基準信号及び前記第２基準信号のうちのいずれか１つは、前記ｎ個のビットが全部ハイ状態であり、残りの１つは、前記ｎ個のビットが全部ロー状態であることを特徴とする請求項４に記載の表示装置。
6. 前記出力バッファは、前記コンバータ部から出力された前記第２電圧及び前記第３電圧の電流量を増幅させることを特徴とする請求項４に記載の表示装置。
7. 前記コンバータ部から出力された前記第２電圧及び前記第３電圧の電流量を増幅させるバッファ部をさらに含むことを特徴とする請求項４に記載の表示装置。
8. 前記２つの画素の各々は、
   同じゲート信号を受信するゲートラインに接続され、前記２つの画素の各々に対応する前記第１電圧を受信する第１信号ラインに接続された第１トランジスタと、
   前記ゲートラインに接続され、前記２つの画素の各々に対応する前記第２電圧及び前記第３電圧を受信する第２信号ラインに接続された第２トランジスタと、
   前記第１トランジスタのドレイン電極に接続された第１画素電極と、
   前記第２トランジスタのドレイン電極に接続され、前記第１画素電極に隣接する第２画素電極と、
   を含むことを特徴とする請求項１に記載の表示装置。
9. 前記表示パネルは、アレイ基板と、前記アレイ基板に対向する対向基板と、前記アレイ基板と前記対向基板との間に介在する液晶層とを含み、
   前記複数の画素は、前記アレイ基板の上に具備されることを特徴とする請求項８に記載の表示装置。
10. 前記タイミングコントローラが具備されたコントロールボードと、
    前記データドライバがチップ形態で実装され、前記表示パネルの一側に付着されるチップオンフィルムと、
    前記チップオンフィルムと前記コントロールボードとの間に具備され、前記タイミングコントローラから出力された信号を前記データドライバに供給する印刷回路基板とをさらに含むことを特徴とする請求項１に記載の表示装置。
    

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