KR20190056723A - 공통 모드 추출기를 포함하는 메모리 장치 - Google Patents

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Abstract

본 개시의 기술적 사상의 일측면에 따른 외부로부터 차동 데이터 스트로브 신호 및 외부 데이터 신호를 수신하는 메모리 장치는, 차동 데이터 스트로브 신호를 수신하고, 차동 데이터 스트로브 신호의 공통 모드를 추출하여 공통 모드 신호를 생성하는 공통 모드 추출기, 외부 데이터 신호 및 공통 모드 신호를 수신하고, 외부 데이터 신호 및 공통 모드 신호를 비교하여, 내부 데이터 신호를 생성하는 데이터 신호 수신기, 및 차동 데이터 스트로브 신호를 수신하고, 내부 데이터 신호를 래치하기 위한 내부 데이터 스트로브 신호를 생성하는 스트로브 신호 수신기를 포함할 수 있다.

Description

공통 모드 추출기를 포함하는 메모리 장치{Memory Device Including Common Mode Extractor And Memory System}
본 개시의 기술적 사상은 차동 신호에 대한 공통 모드 추출기를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 비휘발성 메모리로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장된 데이터를 잃는, 반면, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다.
데이터 스트로브 신호(Data strobe signal)는 데이터 신호를 일정한 간격으로 읽기 위한 신호이다. 반도체 메모리 장치는 데이터 스트로브 신호에 따라 데이터를 입출력한다.
본 개시의 기술적 사상이 해결하려는 과제는 내부 데이터 신호의 정확성을 확보하기 위해, 기준 전압의 노이즈를 보상할 수 있는 메모리 장치를 제공하는 데에 있다.
본 개시의 기술적 사상의 일측면에 따른 외부로부터 차동 데이터 스트로브 신호 및 외부 데이터 신호를 수신하는 메모리 장치는, 차동 데이터 스트로브 신호를 수신하고, 차동 데이터 스트로브 신호의 공통 모드를 추출하여 공통 모드 신호를 생성하는 공통 모드 추출기, 외부 데이터 신호 및 공통 모드 신호를 수신하고, 외부 데이터 신호 및 공통 모드 신호를 비교하여, 내부 데이터 신호를 생성하는 데이터 신호 수신기, 및 차동 데이터 스트로브 신호를 수신하고, 내부 데이터 신호를 래치하기 위한 내부 데이터 스트로브 신호를 생성하는 스트로브 신호 수신기를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 외부로부터 차동 클럭 신호 및 외부 커맨드/어드레스 신호를 수신하는 메모리 장치는, 차동 클럭 신호를 수신하고, 차동 클럭 신호의 공통 모드를 추출하여 클럭 공통 모드 신호를 생성하는 클럭 공통 모드 추출기, 외부 커맨드/어드레스 신호 및 클럭 공통 모드 신호를 수신하고, 외부 커맨드/어드레스 신호 및 클럭 공통 모드 신호를 비교하여, 내부 커맨드/어드레스 신호를 생성하는 커맨드/어드레스 신호 수신기, 및 차동 클럭 신호를 수신하고, 내부 커맨드/어드레스 신호를 래치하기 위한 내부 클럭 신호를 생성하는 스트로브 신호 수신기를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러로부터 차동 데이터 스트로브 신호 및 외부 데이터 신호를 수신하는 메모리 장치는, 차동 데이터 스트로브 신호를 수신하고, 차동 데이터 스트로브 신호의 공통 모드를 추출하여 공통 모드 신호를 생성하는 공통 모드 추출기, 및 외부 데이터 신호 및 공통 모드 신호를 수신하고, 외부 데이터 신호 및 공통 모드 신호를 비교하여 내부 데이터 신호를 생성하는 데이터 신호 수신기를 포함하고, 공통 모드 신호의 전압 레벨은, 데이터 신호의 논리 하이 전압 레벨 및 논리 로우 전압 레벨의 평균값과 서로 동일할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 장치 내부에서 생성되는 기준 전압을 사용하는 대신에, 차동 데이터 스트로브 신호 또는 차동 클럭 신호의 공통 모드 전압을 이용하여 내부 데이터 신호 또는 내부 커맨드/어드레스 신호를 생성할 수 있다. 차동 데이터 스트로브 신호 및 차동 클럭 신호는 메모리 장치 외부에서 수신되므로, 공통 모드 전압을 이용함으로써 메모리 장치의 외부 구성로 인하여 내부 데이터 신호 또는 내부 커맨드/어드레스 신호에 발생할 수 있는 노이즈를 제거할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 예시적 실시예를 나타내는 블록도이다.
도 3은 도 2의 공통 모드 추출기의 일 실시예를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다.
도 6a은 도 5의 데이터 신호 수신기의 예시적 실시예를 나타내는 블록도이다.
도 6b는 도 6a의 데이터 신호 수신기의 예시적 실시예를 설명하기 위한 회로도이다.
도 7a은 도 5의 데이터 신호 수신기의 다른 예시적 실시예를 나타내는 블록도이다.
도 7b는 도 7a의 데이터 신호 수신기의 예시적 실시예를 설명하기 위한 회로도이다.
도 8a 및 도 8b는 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다.
도 9는 도 8a 및 도 8b의 데이터 신호 수신기의 예시적 실시예를 나타내는 블록도이다.
도 10은 도 8a 및 도 8b의 기준 전압 비교기의 비교 동작을 설명하기 위한 순서도이다.
도 11은 도 8a 및 도 8b의 기준 전압 비교기의 예시적 실시예를 나타내는 블록도이다.
도 12는 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다.
도 13은 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1에 도시된 바와 같이, 메모리 시스템(10)은 메모리 장치(100)와 메모리 컨트롤러(200)를 포함한다.
일 실시예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
또는, 다른 실시예에서, 메모리 장치(100)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치일 수 있다. 예를 들어, 메모리 장치(100)는 낸드(NAND) 플래시 메모리 또는 노아(NOR) 플래시 메모리일 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)에 대한 제어 동작을 수행할 수 있다. 메모리 컨트롤러(200)는 차동 클럭 신호(CLK/CLKB), 외부 커맨드(CMD), 외부 어드레스(ADDR), 차동 데이터 스트로브 신호(DQS/DQSB) 및 그 밖의 메모리 장치(100)를 제어하기 위한 제어 신호들 및 외부 데이터 신호(DQ)를 메모리 장치(100)로 전송하고, 메모리 장치(100)로부터 차동 데이터 스트로브 신호(DQS/DQSB)와 외부 데이터 신호(DQ)를 수신할 수 있다. 다만, 메모리 장치(100)의 종류에 따라, 메모리 컨트롤러(200)는 차동 클럭 신호(CLK/CLKB) 및 차동 데이터 스트로브 신호(DQS/DQSB)를 모두 전송하지 않고, 차동 클럭 신호(CLK/CLKB)만을 전송할 수도 있다. 이러한 경우, 이하에서 설명되는 본 개시의 예시적 실시예에 따른 반도체 장치들에서는 차동 데이터 스트로브 신호(DQS/DQSB) 대신에 차동 클럭 신호(CLK/CLKB)가 사용될 수 있다.
메모리 컨트롤러(200)는 독출 커맨드 및 기입 커맨드를 메모리 장치(100)로 전송할 수 있다.
도 2는 도 1의 메모리 장치의 예시적 실시예를 나타내는 블록도이다. 도 3은 도 2의 공통 모드 추출기의 일 실시예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 장치(100)는 공통 모드 추출기(110), 데이터 신호 수신기(120) 및 스트로브 신호 수신기(130)를 포함할 수 있다.
공통 모드 추출기(110)는 차동 데이터 스트로브 신호(DQS/DQSB)를 수신할 수 있고, 차동 데이터 스트로브 신호(DQS/DQSB)를 기초로, 차동 데이터 스트로브 신호(DQS/DQSB)의 공통 모드를 추출하여 공통 모드 신호(DQSC)를 출력할 수 있다. 따라서, 단일 데이터 스트로브 신호(DQS)의 하이 레벨일 때의 전압 레벨과 단일 데이터 스트로브 신호(DQS)의 로우 레벨일 때의 전압 레벨의 사이 값을 갖는 공통 모드 신호(DQSC)를 출력할 수 있다.
도 2 및 도 3을 참조하면, 공통 모드 추출기(110)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결된 제1 저항(R1), 및 제2 노드(N2)와 제3 노드(N3) 사이에 연결된 제2 저항(R2)을 포함할 수 있다. 제1 저항(R1) 및 저항(R2)의 크기는 실질적으로 동일할 수 있고, 제3 노드(N3)로 출력되는 공통 모드 신호(DQSC)의 전압 레벨은 제1 저항(R1) 및 제2 저항(R2)에 의해 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압이 분배된 값을 가질 수 있다.
다시 도 2를 참조하면, 데이터 신호 수신기(120)는 외부 데이터 신호(DQ) 및 공통 모드 신호(DQSC)를 수신하여, 외부 데이터 신호(DQ)와 공통 모드 신호(DQSC)를 비교하고, 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 일 실시예에서, 데이터 신호 수신기(120)는 증폭기를 포함할 수 있고, 따라서, 외부 데이터 신호(DQ)와 공통 모드 신호(DQSC)의 전압 차이를 증폭하여, 내부 데이터 신호(DQ_INT)로 출력할 수 있다.
스트로브 신호 수신기(130)는 차동 데이터 스트로브 신호(DQS/DQSB)를 수신하여, 내부 데이터 신호(DQ_INT)를 래치하기 위한 내부 스트로브 신호(DQS_INT)를 생성할 수 있다. 일 실시예에서, 스트로브 신호 수신기(130)는 증폭기일 수 있고, 따라서, 차동 데이터 스트로브 신호(DQS/DQSB) 간의 전압 차이를 증폭하여, 내부 스트로브 신호(DQS_INT)로 출력할 수 있다.
메모리 장치(100)는 데이터 래치 회로를 더 포함할 수 있다. 데이터 래치 회로는 내부 데이터 신호(DQ_INT) 및 내부 스트로브 신호(DQS_INT)를 수신하고, 내부 스트로브 신호(DQS_INT)에 기초하여, 내부 데이터 신호(DQ_INT)를 래치하고, 래치 신호를 생성할 수 있다.
메모리 장치 내부에서 내부 기준 전압을 생성하면, 내부 기준 전압은 메모리 장치(100) 자체의 특성으로 인한 노이즈의 영향을 받을 수 있다. 반면, 외부 데이터 신호(DQ)는 외부로부터 메모리 장치(100)로 전송되는 신호이므로, 메모리 장치(100) 이외의 원인으로 인한 노이즈의 영향을 받을 수 있다. 따라서, 데이터 신호 수신기(120)가 내부 기준 전압에 기초하여 내부 데이터 신호(DQ_INT)를 생성할 경우, 내부 기준 전압의 노이즈가 제거되지 않은 상태로 내부 데이터 신호(DQ_INT)가 생성될 수 있다. 또한, 데이터 신호 수신기(120)가 내부 기준 전압를 이용하는 경우에는, 내부 데이터 신호(DQ_INT)의 정확성을 확보하기 위하여 메모리 컨트롤러(예를 들어, 도 1의 200)가 내부 기준 전압의 레벨을 설정하고 조절하는 데에 일정 시간이 소모될 수 있다.
반면, 본 개시의 일 실시예에 따른 메모리 장치(100)는, 메모리 장치(100) 내부에서 생성되는 기준 전압을 사용하는 대신에, 차동 데이터 스트로브 신호(DQS/DQSB)의 공통 모드 전압을 이용하여 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 차동 데이터 스트로브 신호(DQS/DQSB) 및 외부 데이터 신호(DQ)는 메모리 컨트롤러(200)로부터 메모리 장치(100)로 수신되므로, 메모리 장치(100)의 외부에서 발생된 노이즈의 영향을 공통적으로 받을 수 있다. 데이터 신호 수신기(120)가 차동 데이터 스트로브 신호(DQS/DQSB)의 공통 모드 전압을 이용함으로써, 공통 모드 신호(DQSC) 및 외부 데이터 신호(DQ)에 공통적으로 포함되는 메모리 컨트롤러(200)에 의한 노이즈가 제거될 수 있다. 또한, 메모리 컨트롤러(200)가 기준 전압의 레벨을 설정하고 조절하는 데에 걸리는 시간이 절약될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 차동 데이터 스트로브 신호(DQS/DQSB)는 데이터 스트로브 신호(DQS)와 데이터 스트로브 신호의 컴플리먼트(DQSB)를 포함할 수 있다. 데이터 스트로브 신호(DQS)와 데이터 스트로브 신호의 컴플리먼트(DQSB)는 위상이 반대라는 점을 이외에는 동일하므로, 데이터 스트로브 신호(DQS) 및 데이터 스트로브 신호의 컴플리먼트(DQSB)의 로우 전압 레벨(VL)이 서로 동일하고, 하이 전압 레벨(VH)이 서로 동일하다. 따라서, 공통 모드 신호(DQSC)는 데이터 스트로브 신호(DQS)는 하이 전압 레벨(VH)과 로우 전압 레벨(LH)의 평균값((VL+VH)/2)을 가질 수 있다.
외부 데이터 신호(DQ)는 데이터 값에 따라 하이 전압 레벨(VH) 또는 로우 레벨(VL)을 가질 수 있다. 이 때, 외부 데이터 신호(DQ)의 하이 전압 레벨(VH)은 데이터 스트로브 신호(DQS)의 하이 전압 레벨(VH)과 동일하고, 외부 데이터 신호(DQ)의 로우 전압 레벨(VL)은 데이터 스트로브 신호(DQS)의 로우 전압 레벨(VL)과 동일할 수 있다. 이는 외부 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)가 메모리 장치 외부에서 생성되어 메모리 장치로 전송되기 때문이다. 따라서, 공통 모드 신호(DQSC)의 전압 레벨은 외부 데이터 신호(DQ)의 하이 전압 레벨(VH)과 로우 전압 레벨(LH)의 평균값((VL+VH)/2)과 동일할 수 있다.
도 2 및 도 4를 참조하면, 공통 모드 신호(DQSC)의 전압 레벨이 외부 데이터 신호(DQ)의 하이 전압 레벨(VH)과 로우 전압 레벨(LH)의 평균값((VL+VH)/2))을 가지므로, 메모리 장치(100) 내부에서 별도의 기준 전압을 생성하지 않더라도, 데이터 신호 수신기(120)는 공통 모드 추출기(110)에 의해 추출된 공통 모드 신호(DQSC)를 이용하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다.
도 5는 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다. 도 5에서 도 2에서와 동일한 참조 부호는 동일 부재를 의미하며, 도 5에서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 5를 참조하면, 메모리 장치(100a)는 공통 모드 추출기(110), 데이터 신호 수신기(120a), 스트로브 신호 수신기(130) 및 기준 전압 생성기(140)를 포함할 수 있다.
기준 전압 생성기(140)는 외부 데이터 신호(DQ)의 하이 전압 레벨과 로우 전압 레벨 사이의 전압 레벨을 갖는 기준 전압 신호(VREF)를 생성할 수 있다. 일 실시예에서, 기준 전압 신호(VREF)의 전압 레벨은 외부 데이터 신호(DQ)의 하이 전압 레벨과 로우 전압 레벨의 평균 값을 가질 수 있다.
예를 들어, 기준 전압 생성기(140)는 전원 전압을 분배하고, 분배된 전압을 기준 전압 신호(VREF)로 출력하도록 구성될 수 있다. 기준 전압 생성기(140)는 외부로부터 수신된 기준 전압 제어 신호(CRG)에 기초하여, 전원 전압의 분배 비율을 조절함으로써, 기준 전압 신호(VREF)의 전압 레벨을 조절하도록 구성될 수 있다. 기준 전압 제어 신호(CRG)는 메모리 컨트롤러(도 1의 200)로부터 수신될 수 있다.
데이터 신호 수신기(120a)는 외부 데이터 신호(DQ), 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF)를 수신할 수 있다. 데이터 신호 수신기(120a)는 외부로부터 수신된 수신기 제어 신호(CDR)에 응답하여, 동작을 수행할 수 있다. 수신기 제어 신호(CDR)는 메모리 컨트롤러(200)로부터 수신될 수 있다. 일 실시예에서, 수신기 제어 신호(CDR)는 기입 커맨드(예를 들어, 도 1의 CMD)를 포함할 수 있다.
데이터 신호 수신기(120a)는 외부로부터 수신된 수신기 제어 신호(CDR)에 응답하여, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 하나의 신호를 선택할 수 있다. 일 실시예에서, 데이터 신호 수신기(120a)는 선택된 신호(DQSC 또는 VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 데이터 신호 수신기(120a)는 증폭기를 포함할 수 있고, 내부 데이터 신호(DQ_INT) 및 상기 선택된 신호(DQSC 또는 VREF)의 전압 차이를 증폭하여, 내부 데이터 신호(DQ_INT)로 출력할 수 있다. 상기 일 실시예에 따른, 데이터 신호 수신기(120a)에 대한 설명은 도 6a 및 도 6b에서 후술하겠다.
다른 실시예에서, 데이터 신호 수신기(120a)는 상기 선택된 신호(DQSC 또는 VREF), 기준 전압 신호(VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 상기 다른 실시예에 따른, 데이터 신호 수신기(120a)에 대한 설명은 도 7a 및 도 7b에서 후술하겠다.
도 6a은 도 5의 데이터 신호 수신기의 예시적 실시예를 나타내는 블록도이다. 도 6b는 도 6a의 데이터 신호 수신기의 예시적 실시예를 설명하기 위한 회로도이다. 수신기 제어 신호(CDR)는 선택 신호(SS) 및 증폭기 제어 신호(CAP)를 포함할 수 있다.
도 5 및 도 6a을 참조하면, 데이터 신호 수신기(120a_1)는 선택기(121) 및 증폭기(123)를 포함할 수 있다. 선택기(121)는 선택 신호(SS)에 응답하여, 공통 모드 추출기(110)에서 출력된 공통 모드 신호(DQSC) 및 기준 전압 생성기(140)에서 출력된 기준 전압 신호(VREF)를 선택하여, 하나의 신호를 선택할 수 있다.
일 실시예에서, 선택기(121)는 멀티 플렉서일 수 있다. 선택기(121)는 선택 신호(SS)에 응답하여 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 하나의 신호(예를 들어, 공통 모드 신호(DQSC))를 선택하고, 상기 선택된 신호를 출력할 수 있다. 선택 신호(SS)는 수신기 제어 신호(CDR)에 포함될 수 있다.
기준 전압 신호(VREF)의 전압 레벨은 메모리 장치(100a)의 외부로부터 수신된 기준 전압 제어 신호(CRG)에 기초하여, 조절될 수 있다. 메모리 컨트롤러(예를 들어, 도 1의 200)는 기준 전압 제어 신호(CRG)를 생성함으로써, 기준 전압 생성기(140)가 원하는 전압 레벨을 생성하도록 제어할 수 있다. 반면, 공통 모드 신호(DQSC)의 전압 레벨은 차동 데이터 스트로브 신호(DQS/DQSB)에 의해 결정되므로, 차동 데이터 스트로브 신호(DQS/DQSB)의 전압 레벨을 변경시키지 않는다면, 특정한 값을 유지할 수 있다. 메모리 컨트롤러(200)는 외부 데이터 신호(DQ)를 고려하여, 메모리 장치(100a)가 기준 전압 신호(VREF) 또는 공통 모드 신호(DQSC)를 선택적으로 사용할 수 있도록 제어할 수 있다.
증폭기(123)는 외부 데이터 신호(DQ) 및 선택된 신호(DQSC 또는 VREF)를 수신하고, 증폭기 제어 신호(CAP)에 응답하여, 외부 데이터 신호(DQ) 및 선택된 신호(DQSC 또는 VREF)를 비교할 수 있다. 따라서, 증폭기(123)는 비교기의 역할을 수행할 수 있다. 증폭기(123)는 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 증폭기 제어 신호(CAP)는 수신기 제어 신호(CDR)에 포함될 수 있고, 일 실시예에서, 증폭기 제어 신호(CAP)는 기입 커맨드(예를 들어, 도 1의 CMD)일 수 있다.
도 6a 및 도 6b를 참조하면, 증폭기(123)는 복수의 트랜지스터들(TD1~TD4, TR1~TR4, Tr) 및 복수의 저항들(R1, R2)을 포함할 수 있다. 도 6b에서는 9개의 트랜지스터들 및 2개의 저항이 도시되어 있으나, 본 개시의 예시적 실시예에 따른 증폭기(123)는 상기 개수에 한정되지 않는다. 일 실시예에서, 증폭기 제어 신호(CAP)에 의하여, 복수의 저항들(R1, R2)과 전원 전압(VDD)의 연결이 제어될 수 있다.
복수의 제1 트랜지스터들(TD1~TD4)의 게이트로는 외부 데이터 신호(DQ)가 입력되고, 복수의 제2 트랜지스터들(TR1~TR4)의 게이트로는 선택기(121)에 의해 선택된 신호(DQSC 또는 VREF)가 입력될 수 있다. 트랜지스터(Tr)에 의해 외부 데이터 신호(DQ)와 선택된 신호(DQSC 또는 VREF)의 전압 차이가 전류 차이로 변환될 수 있고, 상기 전류 차이는 복수의 저항들(R1, R2)로 인하여 전압 차이로 변환되어 증폭되어, 내부 데이터 신호(DQ_INT)로 출력될 수 있다.
도 7a은 도 5의 데이터 신호 수신기의 다른 예시적 실시예를 나타내는 블록도이다. 도 7b는 도 7a의 데이터 신호 수신기의 예시적 실시예를 설명하기 위한 회로도이다. 도 7a 및 도 7b에서 도 6a 및 도 6b에서와 동일한 참조 부호는 동일 부재를 의미하며, 도 7a 및 도 7b에서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 5 및 도 7a을 참조하면, 데이터 신호 수신기(120a_2)는 선택기(121) 및 증폭기(123_2)를 포함할 수 있다. 선택기(121)는 선택 신호(SS)에 응답하여, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF)를 선택하여, 하나의 신호를 선택할 수 있다. 증폭기(123_2)는 외부 데이터 신호(DQ) 및 선택된 신호(DQSC 또는 VREF)를 수신하고, 동시에 별도로 기준 전압 신호(VREF)를 수신할 수 있다. 증폭기(123_2)는 외부 데이터 신호(DQ), 선택된 신호(DQSC 또는 VREF) 및 기준 전압 신호(VREF)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다.
따라서, 데이터 신호 수신기(120a)는, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 공통 모드 신호(DQSC)가 선택되는 경우, 공통 모드 신호(DQSC), 기준 전압 신호(VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 반면, 데이터 신호 수신기(120a)는, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 기준 전압 신호(VREF)가 선택되는 경우, 기준 전압 신호(VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다.
도 7a 및 도 7b를 참조하면, 증폭기(123_2)는 복수의 트랜지스터들(TD1~TD4, TR1~TR4, Tr) 및 복수의 저항들(R1, R2)을 포함할 수 있다. 복수의 제1 트랜지스터들(TD1~TD4)의 게이트로는 외부 데이터 신호(DQ)가 입력될 수 있다. 복수의 제2 트랜지스터들(TR1~TR4) 중 일부의 트랜스터들(TR1, TR2)의 게이트로는 기준 전압 신호(VREF)가 입력될 수 있고, 복수의 제2 트랜지스터들(TR1~TR4) 중 다른 일부의 트랜스터들(TR3, TR4)의 게이트로는 선택기(121)에 의해 선택된 신호(DQSC 또는 VREF)가 입력될 수 있다. 도 7b에서는, 게이트로 기준 전압 신호(VREF)가 입력되는 트랜지스터들의 수와, 게이트로 선택된 신호(DQSC 또는 VREF)가 입력되는 트랜지스터들의 수가 서로 동일한 것으로 도시되었으나, 본 개시의 예시적 실시예에 따른 데이터 신호 수신기는 이에 한정되는 것은 아니며, 각각의 트랜지스터들의 수는 달라질 수 있다.
따라서, 선택기(121)가 선택 신호(SS)에 응답하여 기준 전압 신호(VREF)를 선택하는 경우에는, 복수의 제2 트랜지스터들(TR1~TR4)의 게이트로 입력되는 신호가 기준 전압 신호(VREF)로 모두 동일할 수 있다. 반면, 선택기(121)가 선택 신호(SS)에 응답하여 공통 모드 신호(DQSC)를 선택하는 경우에는, 복수의 제2 트랜지스터들(TR1~TR4) 중에서 일부의 트랜지스터들은 기준 전압 신호(VREF)가 게이트로 입력되고, 다른 일부의 트랜지스터들은 공통 모드 신호(DQSC)가 게이트로 입력될 수 있다.
도 8a 및 도 8b는 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다. 도 8a 및 도 8b에서 도 2 및 도 5에서와 동일한 참조 부호는 동일 부재를 의미하며, 도 8a 및 도 8b에서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 8a를 참조하면, 메모리 장치(100b)는 공통 모드 추출기(110b), 데이터 신호 수신기(120b), 스트로브 신호 수신기(130), 기준 전압 생성기(140) 및 기준 전압 비교기(150)를 포함할 수 있다.
기준 전압 비교기(150)는 기준 전압 생성기(140)로부터 기준 전압 신호(VREF)를 수신하고, 기준 전압 신호(VREF)를 제1 판별 전압 및 제2 판별 전압과 서로 비교할 수 있다. 제1 판별 전압 및 제2 판별 전압의 전압 레벨 각각은, 데이터 신호 수신기(120b)가 내부 데이터 신호(DQ_INT)를 생성하는 데에 사용될 수 있는, 기준 전압 신호(VREF)의 상한 전압 레벨 및 하한 전압 레벨일 수 있다. 기준 전압 비교기(150)는 비교 결과에 기초하여, 선택 신호(SS_b)를 생성할 수 있다. 기준 전압 비교기(150)의 동작에 대해서는 도 10 및 도 11에서 후술하겠다.
기준 전압 비교기(150)는 수신기 제어 신호(CDR_b)를 수신할 수 있고, 수신기 제어 신호(CDR_b)에 응답하여, 비교 동작을 수행할 수 있다. 일 실시예에서, 수신기 제어 신호(CDR_b)는 기입 커맨드를 포함할 수 있다. 따라서, 기준 전압 비교기(150) 및 데이터 신호 수신기(120b)는 수신기 제어 신호(CDR_b)에 응답하여, 함께 동작 하거나, 또는 함께 동작하지 않을 수 있다. 기준 전압 비교기(150)가 불필요한 동작을 수행함으로써 발생하는 전력 소모를 방지하기 위하여, 외부 데이터 신호(DQ)가 입력되어 데이터 신호 수신기(120b)가 동작을 수행할 때에 기준 전압 비교기(150)가 비교 동작을 수행하도록 제어할 수 있다.
데이터 신호 수신기(120b)는 기준 전압 비교기(150)로부터 수신된 선택 신호(SS_b)에 응답하여, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 하나의 신호를 선택할 수 있다. 데이터 신호 수신기(120b)는 내부 데이터 신호(DQ_INT) 및 상기 선택된 신호(DQSC 또는 VREF)의 전압 차이를 증폭하여, 내부 데이터 신호(DQ_INT)로 출력할 수 있다. 데이터 신호 수신기(120b)에 대한 설명은 도 9에서 후술하겠다.
도 8b를 참조하면, 도 8a의 공통 모드 추출기(110b)와 달리, 공통 모드 추출기(110c)는 기준 전압 비교기(150)에서 출력된 선택 신호(SS_b)를 수신할 수 있다. 선택 신호(SS_b)에 기초하여, 공통 모드 추출기(110c)의 공통 모드 추출 동작이 제어될 수 있다. 공통 모드 추출기(110c)는 선택 신호(SS_b)에 응답하여, 차동 데이터 스트로브 신호(DQS/DQSB)를 기초로 차동 데이터 스트로브 신호(DQS/DQSB)의 공통 모드를 추출하여 공통 모드 신호(DQSC)를 출력할 수 있다. 예를 들어, 선택 신호(SS_b)가 제1 논리 레벨(예를 들어, 하이 레벨)인 경우에는 공통 모드 추출기(110c)는 차동 데이터 스트로브 신호(DQS/DQSB)의 공통 모드를 추출하는 동작을 수행하지 않을 수 있고, 선택 신호(SS_b)가 제2 논리 레벨(예를 들어, 로우 레벨)인 경우에는 추출 동작을 수행할 수 있다.
도 9는 도 8a 및 도 8b의 데이터 신호 수신기의 예시적 실시예를 나타내는 블록도이다.
도 8a, 도 8b 및 도 9를 참조하면, 데이터 신호 수신기(120b)는 선택기(121b) 및 증폭기(123b)를 포함할 수 있다. 선택기(121b)는 선택 신호(SS_b)에 응답하여 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 하나의 신호를 선택하고, 상기 선택된 신호(DQSC 또는 VREF)를 출력할 수 있다. 따라서, 선택기(121b)는 기준 전압 비교기(150)가 기준 전압 신호(VREF)를 제1 판별 전압 및 제2 판별 전압과 서로 비교한 결과에 기초하여, 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 하나의 신호를 선택할 수 있다. 도 6a의 선택 신호(SS)와 달리, 선택 신호(SS_b)는 기준 전압 비교기(150)에서 생성된 것으로, 반도체 장치(100b, 100c) 내부에서 생성된 신호일 수 있다.
증폭기(123b)는 외부 데이터 신호(DQ) 및 선택된 신호(DQSC 또는 VREF)를 수신하고, 수신기 제어 신호(CDR_b)에 응답하여, 외부 데이터 신호(DQ)에서 증폭된 내부 데이터 신호(DQ_INT)를 생성할 수 있다.
다만, 도 7a의 증폭기(123_2)와 유사하게, 증폭기(123b)는 외부 데이터 신호(DQ) 및 선택된 신호(DQSC 또는 VREF) 외에 추가로, 기준 전압 신호(VREF)를 더 수신할 수도 있다. 따라서, 선택기(121b)가 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 공통 모드 신호(DQSC)를 선택하는 경우, 증폭기(123b)는 공통 모드 신호(DQSC), 기준 전압 신호(VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다. 반면, 선택기(121b)가 공통 모드 신호(DQSC) 및 기준 전압 신호(VREF) 중에서 기준 전압 신호(VREF)를 선택하는 경우, 증폭기(123b)는 기준 전압 신호(VREF) 및 외부 데이터 신호(DQ)에 기초하여, 내부 데이터 신호(DQ_INT)를 생성할 수 있다.
도 10은 도 8a 및 도 8b의 기준 전압 비교기의 비교 동작을 설명하기 위한 순서도이다.
도 8a, 도 8b 및 도 10을 참조하면, 기준 전압 비교기(150)는 기준 전압 신호(VREF)의 전압 레벨과 제1 판별 전압(VIH)의 전압 레벨을 비교(S110)할 수 있다. 기준 전압 비교기(150)는 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨보다 높은 경우에는 제2 논리 레벨(예를 들어, 논리 로우 레벨)의 선택 신호(SS_b)를 출력(S140)할 수 있다.
기준 전압 비교기(150)는 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨보다 높지 않은 경우에, 기준 전압 신호(VREF)의 전압 레벨과 제2 판별 전압(VIL)의 전압 레벨을 비교(S120)할 수 있다. 제2 판별 전압(VIL)의 전압 레벨은 제1 판별 전압(VIH)의 전압 레벨보다 낮을 수 있다.
기준 전압 비교기(150)는 기준 전압 신호(VREF)의 전압 레벨이 제2 판별 전압(VIL)의 전압 레벨보다 낮은 경우에는 제2 논리 레벨의 선택 신호(SS_b)를 출력(S140)할 수 있다. 기준 전압 비교기(150)는 기준 전압 신호(VREF)의 전압 레벨이 제2 판별 전압(VIL)의 전압 레벨보다 낮지 않은 경우에, 제1 논리 레벨(예를 들어, 논리 하이 레벨)의 선택 신호(SS_b)를 출력(S130)할 수 있다.
제1 판별 전압(VIH) 및 제2 판별 전압(VIL)의 전압 레벨 각각은, 데이터 신호 수신기(120b)가 내부 데이터 신호(DQ_INT)를 생성하는 데에 사용될 수 있는, 기준 전압 신호(VREF)의 상한 전압 레벨 및 하한 전압 레벨일 수 있다. 따라서, 제1 판별 전압(VIH)의 전압 레벨 및 제2 판별 전압(VIL)의 전압 레벨은 미리 정해져 있는 값일 수 있고, 기준 전압 비교기(150)에 미리 저장된 값일 수 있다.
데이터 신호 수신기(120b)의 선택기(예를 들어, 도 9의 121b)는 제1 논리 레벨의 선택 신호(SS_b)를 수신하면, 기준 전압 신호(VREF)를 선택할 수 있다. 예를 들어, 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨 및 제2 판별 전압(VIL)의 전압 레벨 사이의 값을 가지는 경우에, 선택기(121b)는 기준 전압 신호(VREF)를 선택할 수 있다. 데이터 신호 수신기(120b)의 선택기(121b)는 제2 논리 레벨의 선택 신호(SS_b)를 수신하면 공통 모드 신호(DQSC)를 선택할 수 있다.
도 11은 도 8a 및 도 8b의 기준 전압 비교기의 예시적 실시예를 나타내는 블록도이다.
도 11을 참조하면, 기준 전압 비교기(150)는 제1 비교기(151), 제2 비교기(152) 및 선택 신호 생성기(153)를 포함할 수 있다.
제1 비교기(151)는 제1 판별 전압(VIH)의 전압 레벨 및 기준 전압 신호(VREF)의 전압 레벨을 비교하여 제1 제어 신호(C_1)를 생성할 수 있다. 예를 들어, 제1 비교기(151)는 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨보다 높으면 제1 논리 레벨(예를 들어, 논리 하이 레벨)의 제1 제어 신호(C_1)를 생성할 수 있고, 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨보다 낮으면 제2 논리 레벨(예를 들어, 논리 로우 레벨)의 제1 제어 신호(C_1)를 생성할 수 있다.
제2 비교기(152)는 제2 판별 전압(VIL)의 전압 레벨 및 기준 전압 신호(VREF)의 전압 레벨을 비교하여 제2 제어 신호(C_2)를 생성할 수 있다. 예를 들어, 제2 비교기(152)는 기준 전압 신호(VREF)의 전압 레벨이 제2 판별 전압(VIL)의 전압 레벨보다 높으면 제2 논리 레벨의 제2 제어 신호(C_2)를 생성할 수 있고, 기준 전압 신호(VREF)의 전압 레벨이 제2 판별 전압(VIL)의 전압 레벨보다 낮으면 제1 논리 레벨의 제2 제어 신호(C_2)를 생성할 수 있다. 다만, 이는 예시적인 것이며, 제1 비교기(151) 및 제2 비교기(152)의 회로 구성에 따라, 제1 비교기(151) 및 제2 비교기(152)가 비교 동작을 수행한 후 비교 결과에 따른, 제1 제어 신호(C_1) 및 제2 제어 신호(C_2)는 전술한 설명과 다르게 출력될 수도 있다.
선택 신호 생성기(153)는 제1 제어 신호(C_1) 및 제2 제어 신호(C_2)에 기초하여, 선택 신호(SS_b)를 생성할 수 있다. 예를 들어, 제1 제어 신호(C_1) 및 제2 제어 신호(C_2)가 모두 제2 논리 레벨인 경우, 즉, 기준 전압 신호(VREF)의 전압 레벨이 제1 판별 전압(VIH)의 전압 레벨보다 낮고, 제2 판별 전압(VIL)의 전압 레벨보다 높은 경우에는, 제1 논리 레벨을 갖는 선택 신호(SS_b)를 생성할 수 있다. 반면, 제1 제어 신호(C_1)가 제1 논리 레벨이거나, 제2 제어 신호(C_2)가 제1 논리 레벨인 경우에는, 제2 논리 레벨을 갖는 선택 신호(SS_b)를 생성할 수 있다.
도 12는 도 1의 메모리 장치의 예시적 실시예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 장치(100d)는 클럭 공통 모드 추출기(101), 커맨드/어드레스 신호 수신기(102) 및 클락 신호 수신기(103)를 포함할 수 있다.
클럭 공통 모드 추출기(101)는 차동 클럭 신호(CLK/CLKB)를 수신할 수 있고, 차동 클럭 신호(CLK/CLKB)를 기초로, 차동 클럭 신호(CLK/CLKB)의 공통 모드를 추출하여 클럭 공통 모드 신호(CLKC)를 출력할 수 있다. 따라서, 단일 클럭 신호(CLK)의 하이 레벨일 때의 전압 레벨과 단일 클럭 신호(CLK)의 로우 레벨일 때의 전압 레벨의 사이 값을 갖는 클럭 공통 모드 신호(CLKC)를 출력할 수 있다. 클럭 공통 모드 추출기(101)는 도 3의 공통 모드 추출기(110)와 유사한 회로로 구성될 수 있다.
커맨드/어드레스 신호 수신기(102)는 외부 커맨드/어스레스 신호(C/A) 및 클럭 공통 모드 신호(CLKC)를 수신하고, 외부 커맨드/어스레스 신호(C/A) 및 클럭 공통 모드 신호(CLKC)를 비교하여, 내부 커맨드/어스레스 신호(C/A_INT)를 생성할 수 있다. 일 실시예에서, 커맨드/어드레스 신호 수신기(102)는 증폭기를 포함할 수 있고, 따라서, 외부 커맨드/어스레스 신호(C/A)와 클럭 공통 모드 신호(CLKC)의 전압 차이를 증폭하여, 내부 커맨드/어스레스 신호(C/A_INT)로 출력할 수 있다.
클락 신호 수신기(103)는 차동 클럭 신호(CLK/CLKB)를 수신하여, 내부 커맨드/어스레스 신호(C/A_INT)를 래치하기 위한 내부 클럭 신호(CLK_INT)를 생성할 수 있다. 일 실시예에서, 클락 신호 수신기(103)는 증폭기일 수 있고, 따라서, 차동 클럭 신호(CLK/CLKB) 간의 전압 차이를 증폭하여, 내부 클럭 신호(CLK_INT)로 출력할 수 있다.
메모리 장치(100d)는 래치 회로를 더 포함할 수 있다. 래치 회로는 내부 커맨드/어스레스 신호(C/A_INT) 및 내부 클럭 신호(CLK_INT)를 수신하고, 내부 클럭 신호(CLK_INT)에 기초하여, 내부 커맨드/어스레스 신호(C/A_INT)를 래치할 수 있다.
메모리 장치 내부에서 내부 기준 전압을 생성하면, 내부 기준 전압은 메모리 장치(100d) 자체의 특성으로 인한 노이즈의 영향을 받을 수 있다. 반면, 외부 커맨드/어스레스 신호(C/A)는 외부로부터 메모리 장치(100d)로 전송되는 신호이므로, 메모리 장치(100d) 이외의 원인으로 인한 노이즈의 영향을 받을 수 있다. 따라서, 커맨드/어드레스 신호 수신기(102)가 내부 기준 전압에 기초하여 외부 커맨드/어스레스 신호(C/A)를 증폭시킬 경우, 내부 기준 전압의 노이즈가 제거되지 않은 상태로 내부 커맨드/어스레스 신호(C/A_INT)가 생성될 수 있다. 또한, 내부 커맨드/어스레스 신호(C/A_INT)의 정확성을 확보하기 위하여 메모리 컨트롤러(예를 들어, 도 1의 200)가 내부 기준 전압의 레벨을 설정하고 조절하는 데에 일정 시간이 소모될 수 있다.
반면, 본 개시의 일 실시예에 따른 메모리 장치(100d)는, 메모리 장치(100d) 내부에서 생성되는 기준 전압을 사용하는 대신에, 차동 클럭 신호(CLK/CLKB)의 공통 모드 전압을 이용하여 내부 커맨드/어스레스 신호(C/A_INT)를 생성할 수 있다. 차동 클럭 신호(CLK/CLKB) 및 외부 커맨드/어스레스 신호(C/A)는 메모리 컨트롤러(200)로부터 메모리 장치(100d)로 수신되므로, 메모리 장치(100d)의 외부에서 발생된 노이즈의 영향을 공통적으로 받을 수 있다. 커맨드/어드레스 신호 수신기(102)가 차동 클럭 신호(CLK/CLKB)의 공통 모드 전압을 이용함으로써, 클럭 공통 모드 신호(CLKC) 및 외부 커맨드/어스레스 신호(C/A)에 공통적으로 포함되는 메모리 컨트롤러(200)에 의한 노이즈가 제거될 수 있다. 또한, 메모리 컨트롤러(200)가 기준 전압의 레벨을 설정하고 조절하는 데에 걸리는 시간이 절약될 수 있다.
도 13은 도 1의 메모리 장치의 다른 실시예를 나타내는 블록도이다. 도 13에서 도 12에서와 동일한 참조 부호는 동일 부재를 의미하며, 도 13에서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 13을 참조하면, 메모리 장치(100e)는 클럭 공통 모드 추출기(101e), 커맨드/어드레스 신호 수신기(102e), 클락 신호 수신기(103), 기준 전압 생성기(104) 및 기준 전압 비교기(105)를 포함할 수 있다.
기준 전압 생성기(104)는 외부 커맨드/어스레스 신호(C/A)의 하이 전압 레벨과 로우 전압 레벨 사이의 전압 레벨을 갖는 기준 전압 신호(VREF_e)를 생성할 수 있다. 일 실시예에서, 기준 전압 신호(VREF_e)의 전압 레벨은 외부 커맨드/어스레스 신호(C/A)의 하이 전압 레벨과 로우 전압 레벨의 평균 값을 가질 수 있다. 기준 전압 생성기(104)는 메모리 컨트롤러(도 1의 200)로부터 수신된 제어 신호에 기초하여, 제어 신호에 대응되는 전압 레벨의 기준 전압 신호(VREF_e)를 생성할 수 있다.
기준 전압 비교기(105)는 기준 전압 생성기(104)로부터 기준 전압 신호(VREF_e)를 수신하고, 기준 전압 신호(VREF_e)를 제1 판별 전압 및 제2 판별 전압과 서로 비교할 수 있다. 제1 판별 전압 및 제2 판별 전압의 전압 레벨 각각은, 커맨드/어드레스 신호 수신기(102e)가 내부 커맨드/어드레스 신호(C/A_INT)를 생성하는 데에 사용될 수 있는, 기준 전압 신호(VREF_e)의 상한 전압 레벨 및 하한 전압 레벨일 수 있다. 제1 판별 전압 및 제2 판별 전압의 전압 레벨은 미리 정해져 있는 값일 수 있고, 기준 전압 비교기(105)에 미리 저장된 값일 수 있다.
기준 전압 비교기(105)는 비교 동작에 따른 비교 결과에 기초하여, 선택 신호(SS_e)를 생성할 수 있다. 일 실시예에서, 기준 전압 비교기(105)는 기준 전압 신호(VREF_e)의 전압 레벨이 제1 판별 전압의 전압 레벨과 제2 판별 전압의 전압 레벨 사이의 값인 경우, 제1 전압 레벨(예를 들어, 하이 레벨)의 선택 신호(SS_e)를 출력할 수 있고, 그렇지 않은 경우에는, 제2 전압 레벨(예를 들어, 로우 레벨)의 선택 신호(SS_e)를 출력할 수 있다. 기준 전압 비교기(105)의 구성 및 비교 동작에 대한 설명은 도 10 및 도 11의 기준 전압 비교기(150)의 구성 및 비교 동작에 대한 설명이 적용될 수 있다.
클럭 공통 모드 추출기(101e)는 기준 전압 비교기(105)에서 출력된 선택 신호(SS_e)를 수신할 수 있다. 선택 신호(SS_e)에 기초하여, 클럭 공통 모드 추출기(101e)의 공통 모드 추출 동작이 제어될 수 있다. 예를 들어, 선택 신호(SS_e)가 제1 논리 레벨(예를 들어, 하이 레벨)인 경우에는 클럭 공통 모드 추출기(101e)는 차동 클럭 신호(CLK/CLKB)의 공통 모드를 추출하는 동작을 수행하지 않을 수 있고, 선택 신호(SS_e)가 제2 논리 레벨(예를 들어, 로우 레벨)인 경우에는 추출 동작을 수행할 수 있다. 다만, 본 개시의 예시적 실시예에 따른 메모리 장치(100e)는 이에 한정되지 않으며, 클럭 공통 모드 추출기(101e)가 선택 신호(SS_e)를 수신하지 않을 수도 있고, 따라서, 선택 신호(SS_e)와 무관하게 클럭 공통 모드 신호(CLKC)를 출력할 수도 있다.
커맨드/어드레스 신호 수신기(102e)는 기준 전압 비교기(105)로부터 수신된 선택 신호(SS_e)에 응답하여, 클럭 공통 모드 신호(CLKC) 및 기준 전압 신호(VREF_e) 중에서 하나의 신호를 선택할 수 있다. 커맨드/어드레스 신호 수신기(102e)는 내부 커맨드/어드레스 신호(C/A_INT) 및 상기 선택된 신호(CLKC 또는 VREF_e)의 전압 차이를 증폭하여, 내부 커맨드/어드레스 신호(C/A_INT)로 출력할 수 있다. 이 때, 커맨드/어드레스 신호 수신기(102e)는 도 9에 도시된 데이터 신호 수신기(120b)와 유사하게, 선택기 및 증폭기를 포함할 수 있다.
다만, 본 개시의 예시적 실시예에 따른 메모리 장치(100e)는 이에 한정되지 않으며, 커맨드/어드레스 신호 수신기(102e)는 내부 커맨드/어드레스 신호(C/A_INT) 및 상기 선택된 신호(CLKC 또는 VREF_e) 외에 추가로 기준 전압 신호(VREF_e)에 기초하여, 내부 커맨드/어드레스 신호(C/A_INT)를 생성할 수도 있다. 따라서, 커맨드/어드레스 신호 수신기(102e)는 도 6b 및 도 7b의 데이터 신호 수신기(120a_1, 120a_2)와 유사한 회로 구성을 포함할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 메모리 장치(100e)는 기준 전압 비교기(105)를 포함하지 않을 수도 있으며, 커맨드/어드레스 신호 수신기(102e)는 메모리 컨트롤러(예를 들어, 도 1의 200)으로부터 수신된 제어 신호에 기초하여, 클럭 공통 모드 신호(CLKC) 및 기준 전압 신호(VREF_e) 중에서 하나의 신호를 선택할 수도 있다.
도 14는 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다. 도 14에 도시된 바와 같이, 컴퓨팅 시스템(1000)은 중앙처리장치(1010), 메모리 시스템(1020), 사용자 인터페이스(1030) 및 비휘발성 저 장장치(1040)를 포함할 수 있다. 중앙처리장치(1010), 메모리 시스템(1020), 사용자 인터페이스(1030) 및 비휘발성 저장장치(1040)는 버스(1050)를 통해서 서로 통신할 수 있다. 도 14에 도시되지 않았으나, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터 또는 서버로 구현될 수도 있고, 노트북 컴퓨터, 휴대 전화, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
중앙처리장치(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 중앙처리장치(1010)는 마이크로프로세서(micro-processor), 그래픽 처리 장치(graphics processing unit; GPU)일수 있다. 중앙처리장치(1010)는 버스(1050)를 통하여 메모리 시스템(1020), 사용자 인터페이스(1030) 및 비휘발성 저장 장치(1040)와 통신을 수행할 수 있다. 중앙처리장치(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(1020)은 메모리 장치(1021) 및 메모리 컨트롤러(1022)를 포함할 수 있고, 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들면, 메모리 시스템(1020)은 중앙처리장치(1010)의 데이터 메모리로서 기능할 수 있고, DMA(direct memory access)등을 지원함으로써 버스(1050)로부터 수신된 데이터를 저장하거나 저장된 데이터를 버스(1050)로 전송할 수도 있다. 본 개시의 예시적 실시예에 따른 메모리 장치(1021)는 도 1 내지 도 13에서 설명한 메모리 장치(100, 100a, 100b, 100c, 100d, 100e)를 포함할 수 있다. 따라서, 메모리 장치(1021)는 메모리 컨트롤러(1022)로부터 차동 클럭 신호, 커맨드, 어드레스, 차동 데이터 스트로브 신호 및 그 밖의 메모리 장치(1021)를 제어하기 위한 제어 신호들 및 외부 데이터 신호를 수신할 수 있다. 메모리 장치(1021)는 외부 데이터 신호를 내부 데이터 신호로 증폭시키는 데에 차동 데이터 스트로브 신호의 공통 모드를 이용할 수 있고, 외부 커맨드/어드레스 신호를 내부 커맨드/어드레스 신호로 증폭시키는 데에 차동 클럭 신호를 이용할 수 있다.
사용자 인터페이스(1030)는, 사용자로부터 입력 신호를 수신하기 위하여 키보드, 키패드, 마우스 등과 같은 입력 수단을 포함할 수 있고, 사용자에게 출력 신호를 제공하기 위하여 프린터, 디스플레이 장치 등과 같은 출력 수단을 포함할 수 있다.
비휘발성 저장 장치(1040)는, 예컨대 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 반도체 메모리 장치를 포함할 수도 있고, 자기 디스크 등을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e: 메모리 장치
110, 110b, 110c: 공통 모드 추출기
120, 120a, 120b: 데이터 신호 수신기
130: 스트로브 신호 수신기
140: 기준 전압 생성기
150: 기준 전압 비교기

Claims (10)

  1. 외부로부터 차동 데이터 스트로브 신호 및 외부 데이터 신호를 수신하는 메모리 장치에 있어서,
    상기 차동 데이터 스트로브 신호를 수신하고, 상기 차동 데이터 스트로브 신호의 공통 모드를 추출하여 공통 모드 신호를 생성하는 공통 모드 추출기;
    상기 외부 데이터 신호 및 상기 공통 모드 신호를 수신하고, 상기 외부 데이터 신호 및 상기 공통 모드 신호를 비교하여, 내부 데이터 신호를 생성하는 데이터 신호 수신기; 및
    상기 차동 데이터 스트로브 신호를 수신하고, 상기 내부 데이터 신호를 래치하기 위한 내부 데이터 스트로브 신호를 생성하는 스트로브 신호 수신기를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 외부 데이터 신호의 논리 하이 전압 레벨 및 논리 로우 전압 레벨 사이의 전압 레벨을 갖는 기준 전압 신호를 생성하는 기준 전압 생성기를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 데이터 신호 수신기는,
    상기 기준 전압 신호 및 상기 공통 모드 신호를 수신하고, 상기 기준 전압 신호 및 상기 공통 모드 신호 중 하나의 신호를 선택하는 선택기; 및
    선택된 신호에 기초하여, 상기 내부 데이터 신호를 생성하는 증폭기를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 증폭기는 상기 기준 전압 신호를 수신하고, 상기 기준 전압 신호 및 상기 선택된 신호에 기초하여, 상기 내부 데이터 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 기준 전압 신호의 전압 레벨과 제1 판별 전압의 전압 레벨을 비교하고, 상기 기준 전압 신호의 전압 레벨과 제2 판별 전압의 전압 레벨을 비교하는 비교 동작을 수행하는 기준 전압 비교기를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 선택기는, 상기 기준 전압 비교기의 상기 비교 동작의 결과에 기초하여, 상기 공통 모드 추출기의 상기 기준 전압 신호 및 상기 공통 모드 신호 중 하나의 신호를 선택하는 것을 특징으로 하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 기준 전압 비교기의 상기 비교 동작의 결과에 기초하여, 상기 공통 모드 추출기의 상기 공통 모드 신호를 생성하는 동작이 제어되는 것을 특징으로 하는 메모리 장치.
  8. 외부로부터 차동 클럭 신호 및 외부 커맨드/어드레스 신호를 수신하는 메모리 장치에 있어서,
    상기 차동 클럭 신호를 수신하고, 상기 차동 클럭 신호의 공통 모드를 추출하여 클럭 공통 모드 신호를 생성하는 클럭 공통 모드 추출기;
    상기 외부 커맨드/어드레스 신호 및 상기 클럭 공통 모드 신호를 수신하고, 상기 외부 커맨드/어드레스 신호 및 상기 클럭 공통 모드 신호를 비교하여, 내부 커맨드/어드레스 신호를 생성하는 커맨드/어드레스 신호 수신기; 및
    상기 차동 클럭 신호를 수신하고, 상기 내부 커맨드/어드레스 신호를 래치하기 위한 내부 클럭 신호를 생성하는 스트로브 신호 수신기를 포함하는 메모리 장치.
  9. 메모리 컨트롤러로부터 차동 데이터 스트로브 신호 및 외부 데이터 신호를 수신하는 메모리 장치에 있어서,
    상기 차동 데이터 스트로브 신호를 수신하고, 상기 차동 데이터 스트로브 신호의 공통 모드를 추출하여 공통 모드 신호를 생성하는 공통 모드 추출기; 및
    상기 외부 데이터 신호 및 상기 공통 모드 신호를 수신하고, 상기 외부 데이터 신호 및 상기 공통 모드 신호를 비교하여, 내부 데이터 신호를 생성하는 데이터 신호 수신기;를 포함하고,
    상기 공통 모드 신호의 전압 레벨은, 상기 데이터 신호의 논리 하이 전압 레벨 및 논리 로우 전압 레벨의 평균값과 서로 동일한 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 외부 데이터 신호의 논리 하이 전압 레벨 및 논리 로우 전압 레벨 사이의 전압 레벨을 갖는 기준 전압 신호를 생성하는 기준 전압 생성기를 더 포함하는 것을 특징으로 하는 메모리 장치.
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