JP2011176150A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011176150A
JP2011176150A JP2010039455A JP2010039455A JP2011176150A JP 2011176150 A JP2011176150 A JP 2011176150A JP 2010039455 A JP2010039455 A JP 2010039455A JP 2010039455 A JP2010039455 A JP 2010039455A JP 2011176150 A JP2011176150 A JP 2011176150A
Authority
JP
Japan
Prior art keywords
layer
pattern
region
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010039455A
Other languages
English (en)
Inventor
Masahiko Ouchi
雅彦 大内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2010039455A priority Critical patent/JP2011176150A/ja
Priority to US12/929,897 priority patent/US8389413B2/en
Publication of JP2011176150A publication Critical patent/JP2011176150A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。次に、サイドウォールコア４の少なくとも側面を覆う酸化シリコン層６、ポリシリコン層を順に成膜し、ポリシリコン層をエッチバックすることによって埋込ハードマスク７を形成する。その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。
【選択図】図１２

Description

本発明は、半導体装置の製造方法に関し、サイドウォールスペーサをマスクとしてリソグラフィー解像限界未満の微細なパターンを形成する工程を含む半導体装置の製造方法に関する。
従来、フォトリソグラフィー技術としてはフォトマスクを用いて露光・現像することで得られたフォトレジストパターンをマスクとして下地のシリコン基板や酸化シリコン層をエッチング加工するのが普通であった。しかし、微細化が進むにつれて露光に使用する光源の種類が変化し、その光源に適したフォトレジストのエッチング耐性が低下してきた。このため、フォトレジストが堪えられる程度の比較的薄い下地膜、例えば窒化シリコン膜にパターンを一旦転写し、この窒化シリコン膜をマスクとしてさらにその下地膜である本来の被加工層、例えば酸化シリコン層をエッチングしてパターン形成する技術が多用されるようになった。この種のパターニングされた窒化シリコン膜をハードマスクと呼んでいる。
近年の半導体メモリ等の微細化、高密度化の要求は露光機やフォトレジスト材料等、リソグラフィー技術開発の速度を上回り、リソグラフィー解像限界未満の寸法のパターン形成方法が注目されるようになった。その一つとして例えば特許文献１にあるようなサイドウォールスペーサ（側壁スペーサ）をハードマスクとして用いてその下地層をエッチング加工することでリソグラフィー解像限界未満の微細なパターンを形成する技術がある。
このような、サイドウォールスペーサを利用するパターン形成方法では、サイドウォールスペーサに関係するいくつかの点に留意すべきである。例えば、（１）サイドウォールスペーサの膜厚によって決まる一定幅のパターン形成に適している一方、任意の寸法・形状を有するパターンの形成には向いていないため、任意の寸法・形状を有するパターンの形成工程が別途必要である。（２）サイドウォールスペーサは、半導体基板上に形成されたコアパターンの側面に沿って形成するため、そのパターンが島状パターンであれ、開口パターンであれ、サイドウォールスペーサは必ず"ループ"状に形成されるという特徴がある。そこで、サイドウォールスペーサにより形成された"ループ"状のパターンを、例えばラインアンドスペースパターンなど、所望のパターンとするには、"ループ"状のパターンの一部を切断し、ラインパターンまたはスペースパターンを分離する必要がある。
特許文献１には、微細なサイドウォールスペーサが形成されたチャネル領域以外の基板表面をフォトレジストで覆い、フォトレジストとサイドウォールスペーサとをマスクとして基板をエッチング加工することで、基板上のチャネル領域のみに微細なトレンチパターンを形成する技術が開示されている。
この技術によれば、チャネル領域以外の領域はレジストで覆うことで不要なトレンチ形成を回避し、チャネル領域のラインアンドスペースパターンについてそれぞれの端部が繋がることなくスペースパターンの分離が可能である。
一方、特許文献２には、サイドウォールスペーサを利用してリソグラフィー解像限界未満の微細なパターンを形成すると同時に任意の寸法のパターンを形成する方法が開示されている。
特許文献２ではサイドウォールスペーサ形成用の第１のコアパターンと任意の寸法のパターン形成用の第２のコアパターンとを１回のフォトリソグラフィー工程により半導体基板上に形成し、第１及び第２のコアパターンの側面にサイドウォールスペーサを設けた後に、第１のコアパターンを選択的に除去し、一方、第２のコアパターンは残し、第２のコアパターンもハードマスクとして利用することで任意の寸法のハードマスクを形成している。
さらに、特許文献３には、サイドウォールスペーサを形成するマスクパターンに高密度パターンと低密度パターンを同時に形成することで、リソグラフィー解像限界未満の微細なパターンと、任意の寸法のパターンを形成する方法が開示されている。
米国特許第６０６３６８８号公報 特開２００８−０２７９７８号公報 特開２００８−１９３０９８号公報
しかしながら、特許文献１では、サイドウォールスペーサを形成した状態で基板表面のフォトレジストを塗布、露光、現像することに起因してさまざまな問題を生ずることがある。たとえば、フォトレジストの塗布面にはサイドウォールスペーサによる微細な凹凸があるため、レジストを用いて形成すべきパターンは微細ではないにもかかわらず、多層レジストを用いて下地を平坦化したうえでレジストを塗布する必要があり、単層レジストに対してコスト高となる。さらに半導体基板上に局所的に極めて微細な凹凸を有し、その周辺はパターンがなくほぼ平坦であるために、レジストや有機反射防止膜などを塗布する場合、膜厚のばらつきを生じやすく、半導体基板上、均一に塗布することが難しい。
特許文献２では、任意の寸法のハードマスクパターンは第２のコアパターンとその側面に形成されたサイドウォールスペーサで構成されているのでこのハードマスクパターンの端部の位置やパターン幅は、フォトリソグラフィー工程の目合わせずれ、露光、現像のばらつき、エッチングのばらつきに加えてサイドウォールスペーサ用膜の成膜時の厚さのばらつき、サイドウォールスペーサ形成の際のエッチバックのばらつきが重畳してしまう。このため、パターン位置や寸法にかかる精度が著しく低下するという問題があった。特に目合わせモニタマークを任意の寸法のパターンとして構成した場合はモニタ精度が著しく低下する問題があった。また、特許文献２に開示されている技術では、ラインパターンもしくはスペースパターンのループ形状の一部を切断・分離することは不可能である。
特許文献３では、高密度パターンと低密度パターンを同時に形成し、バッファ層をエッチングする際に高密度パターン領域と低密度パターン領域とで所望の形状を得るためには特殊なエッチング技術を利用する必要があり、パターン形状の制御が難しいという問題がある。また、特許文献３に開示されている技術でもラインパターンもしくはスペースパターンのループ形状の一部を切断・分離することは不可能である。
上記課題を解決するため、本発明による半導体装置の製造方法は、被エッチング部材上に定義された第１の領域内の所定の加工領域に第１のパターンを形成し、前記第１の領域とは異なる第２の領域に第２のパターンを形成する半導体装置の製造方法であって、前記被エッチング部材上に第１の層を成膜する工程と、前記第１の層をパターニングすることによって、前記第１の領域にサイドウォールコアを形成する工程と、前記サイドウォールコアの少なくとも側面を覆う第２の層を成膜する工程と、前記第２の層上に第３の層を成膜する工程と、前記第３の層をエッチバックすることによって、前記第２の層の少なくとも側面を覆う埋込ハードマスクを形成する工程と、前記第２の層をエッチングすることにより、前記サイドウォールコア又は前記埋込ハードマスクと重ならない前記第１の領域内の前記被エッチング部材と、前記第２のパターンの形成領域と重なる前記第２の領域内の前記被エッチング部材を露出させる工程と、露出された前記被エッチング部材を除去することにより、前記被エッチング部材に前記第１及び第２のパターンを形成する工程とを備え、前記被エッチング部材を露出させる工程においては、前記加工領域を除いた前記第１の領域内の非加工領域と、前記第２の領域内の前記第２のパターンの形成領域以外の領域とを覆い、前記第１の領域内の前記加工領域と、前記第２の領域内の前記第２のパターンの形成領域とを露出させるマスク層を用いて前記第２の層をエッチングすることを特徴とする。
本発明によれば、サイドウォールスペーサを利用したリソグラフィー解像限界未満の寸法を有する微細パターンと任意の寸法を有するパターンとが混在するマスクパターン形成工程を提供することができる。
本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭのメモリセルアレイの一例を示す回路図である。 ＰＲＡＭの構造を概略的に示す側面断面図であって、（ａ）はワード線ＷＬ方向の断面図、（ｂ）はビット線ＢＬ方向の断面図である。 ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'断面図、（ｃ）は（ａ）のＢ−Ｂ'断面図である。 ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'断面図、（ｃ）は（ａ）のＢ−Ｂ'断面図である。 ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'断面図、（ｃ）は（ａ）のＢ−Ｂ'断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
まず、本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭ（Phase Change RAM）デバイスについて簡単に説明する。
図１はＰＲＡＭのメモリセルアレイの一例を示す回路図である。
図１に示すように、ＰＲＡＭのメモリセルアレイは、複数のワード線ＷＬ及び複数のビット線ＢＬを有している。複数のワード線ＷＬと複数のビット線ＢＬとは互いに直交して配列され、各交点にはメモリセルＭＣが設けられている。メモリセルＭＣは相変化材料デバイスＰＳとダイオードＤとの直列回路よりなり、相変化材料デバイスＰＳの一端はビット線ＢＬに、ダイオードＤの一端はワード線ＷＬにそれぞれ接続されている。
相変化材料デバイスＰＳは異なる電気抵抗値を有し、互いに可逆的に遷移可能な安定な２つの状態を持ちうるデバイスで、その電気抵抗値を検出することでプログラムされた情報を読み出すことができる。メモリセルＭＣは、非選択時にはダイオードＤが逆バイアスされて非導通状態に制御され、選択時にはビット線ＢＬが高電位、ワード線ＷＬが低電位に制御されることでダイオードＤは導通状態に制御され、相変化材料デバイスＰＳに電流が流れ、その電気抵抗値が検出される。
図２（ａ）、（ｂ）は、それぞれＰＲＡＭメモリセルのワード線ＷＬ方向、ビット線ＢＬ方向の側面断面図であり、３ビットのメモリセルが示されている。
図２に示すように、Ｐ型シリコン基板８０に形成されたＮ型不純物拡散層８２はワード線ＷＬを形成し、隣接するワード線ＷＬは酸化シリコン層８１により分離されている。シリコン基板８０上に形成され互いに絶縁層８９により分離されたシリコンピラーには、Ｎ型不純物拡散層８２とＰ型不純物拡散層８３が形成され、ダイオードＤが形成されている。ヒータ電極８５と上部電極８８に挟まれた相変化材料層８７は相変化材料デバイスＰＳを構成しており、金属プラグ８４を介してダイオードＤと直列接続されている。上部電極８８はワード線と直交する方向に延在しており、複数のメモリセルと共通接続されるビット線ＢＬとして機能する。相変化材料層８７は劣化防止用保護絶縁膜９１を介して層間絶縁膜９２により覆われている。ヒータ電極８５は絶縁層９０に形成された開口内壁に形成された絶縁層８６により径を小さく規制されて形成され、高い電流密度が得られるようになっている。
次に例示したＰＲＡＭの製造プロセスについて簡単に説明する。
図３〜図５は、例示したＰＲＡＭの製造プロセスを示す図であって、図３（ａ）〜図５（ａ）は平面図、図３（ｂ）〜図５（ｂ）はＡ−Ａ'断面図、図３（ｃ）〜図５（ｃ）はＢ−Ｂ'断面図である。
まず、ＰＲＡＭの製造ではＰ型シリコン基板を用意し、図３（ａ）〜（ｃ）に示すようにアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を２００ｎｍエッチングすることにより、Ｙ方向に延在する分離用溝８０ｂを形成する。ここで分離用溝８０ｂを形成するためのアモルファスカーボン・ハードマスク９３の平面パターンは、Ｙ方向に延在する幅３０ｎｍのスペースパターン（パターン明部）がＸ方向に６０ｎｍのピッチで配列されたものである。これにより、メモリセルアレイ領域のシリコン基板表面に分離用溝８０ｂを形成することができる。一方、メモリセルアレイ領域以外の周辺回路領域（図示せず）は、目合わせモニタマークなど一部を除いて溝を形成しないので、アモルファスカーボン・ハードマスク９３でシリコン基板表面が覆われ、パターン暗部を呈する。ハードマスクの形成方法については後で詳細に説明する。
次に、酸化シリコン層をＣＶＤ法で厚く成膜して、分離用溝８０ｂを埋めた後、これをエッチバックすることによりワード線ＷＬ分離用酸化シリコン８１を形成する。
次に、分離用溝８０ｂと直交し、Ｘ方向に延在する幅３０ｎｍのスペースパターンがＹ方向に６０ｎｍピッチで配列されたハードマスクパターンを形成する。このハードマスクパターンを用いてアモルファスカーボン・ハードマスク９３をエッチングすることで、図４（ａ）〜（ｃ）に示すような３０×３０ｎｍの島状のアモルファスカーボン・ハードマスクパターンアレイが得られる。このアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を例えば１００ｎｍエッチングすることで、シリコンピラー８０ａが形成される。
次にシリコン基板８０にリンなどのＮ型不純物をイオン注入する。溝底部が露出したシリコン基板表面に注入されたリンは、注入後の熱処理で活性化され、シリコン基板中を拡散することでシリコンピラー８０ａ下方に達し、Ｙ方向に延在するＮ型不純物拡散層８２、すなわちワード線ＷＬが形成される。
次に、図５（ａ）〜（ｃ）に示すように、シリコン基板８０の表面に絶縁層８９を成膜した後に金属プラグ用開口８９ａを形成する。シリコンピラー８０ａにはＰ型不純物を導入し、Ｐ型不純物拡散層８３を形成することでＰＮダイオードＤを形成する。ここで、金属プラグ用開口８９ａ形成用のハードマスクの平面パターンは例えば２４×２４ｎｍで、Ｘ方向、Ｙ方向共に６０ｎｍピッチで配列されており、Ｘ方向、Ｙ方向のピッチが等しく、隣接する開口部の距離が等しい。メモリセルアレイ領域以外の周辺回路領域は、目合わせモニタマークなど一部を除いて開口部を形成しないので、ハードマスクでシリコン基板表面を覆いパターン暗部とする。
以降の工程は図示しないが、引き続き、金属プラグ８４、ヒータ電極８５、相変化材料層８７、上部電極８８を順次形成した後、一般の半導体装置と同様、層間絶縁膜、金属配線等の形成工程を経て、図２に示したＰＲＡＭが完成する。
次に、本発明による半導体装置の製造方法、特に特にハードマスクを形成して下層を加工する方法についてより詳細に説明する。
上述の通り、メモリセルアレイ領域に代表されるような半導体装置の微細加工領域には、サイドウォールスペーサを用いて形成された所定幅のスペースパターン（パターン明部）が所定のピッチで複数配列される。一方、周辺回路領域等の微細加工領域以外の領域（非微細加工領域）には、任意の寸法・形状を有するパターンが形成されるが、以下に示す例では、非微細加工領域に目合わせモニタマークを形成する。非微細加工領域において、目合わせモニタマークの形成領域はパターン明部とされるが、目合わせモニタマーク以外の領域はパターン暗部とされる。なお、パターン明部とはマスクのスペース又は開口領域など、マスク材料が除去された領域を意味し、パターン暗部とは、マスクのライン、アイランドなどマスク材料の存する領域を意味する。
図６〜図１４は、本発明の第１の実施形態による半導体装置の製造プロセスを説明するための図である。このうち、図６（ａ）〜図１４（ａ）は平面図、図６（ｂ）〜図１４（ｂ）は断面図であり、ここでは、先に例示したＰＲＡＭの製造プロセスのうち、分離用溝形成工程について説明する。
本実施形態による半導体装置の製造プロセスでは、図６（ａ）、（ｂ）に示すように、まず被加工材料であるシリコン基板１の上にアモルファスカーボン層２、窒化シリコン層３、ポリシリコン層４を順次堆積させる。アモルファスカーボン層２は、シリコン基板１をエッチングする際に用いるハードマスク材料であり、窒化シリコン層３は、アモルファスカーボン層２のパターニングに用いるハードマスク材料であり、ポリシリコン層４は、サイドウォールスペーサを形成する際のコアパターンとなる層である。
その後、ポリシリコン層４をパターニングするためのレジストパターン５を形成する。レジストパターン５は、フォトレジスト層を形成した後、フォトリソグラフィー技術を用いてフォトレジスト層をパターニングすることにより形成される。本実施形態によるレジストパターンは、メモリセルアレイ領域（第１の領域）１ａに形成された複数（ここでは３つ）の細長い開口部５ａと、周辺回路領域（第２の領域）１ｂに形成された大きな開口部５ｂとを有している。
開口部５ａは、リソグラフィー解像限界未満の寸法を有する微細なラインアンドスペースパターンの形成に必要なサイドウォールスペーサを形成するためのものであり、例えば、開口部５ａの間隔（ライン幅）Ｌ１は５０ｎｍ、開口部５ａの幅（スペース幅）Ｓ１は７０ｎｍとする。また、開口部５ｂは、サイドウォールスペーサを形成する際のコアパターン（サイドウォールコア）となるポリシリコン層４を周辺回路領域１ｂから除去するために設けられるものである。
ここでは単層レジストを用いた場合について説明するが、より好ましい微細パターン形成用レジスト層としては、ＢＡＲＣ（Bottom Antireflective Coating）層、シリコン含有フォトレジスト層、通常のフォトレジスト層の３層よりなるマルチレイヤレジスト層が好適である。ＢＡＲＣ層は下地表面の反射率を制御する役割を果たすもので、ほかに下地の凹部を埋めて表面の平坦化や、さらには下地のエッチング加工の際のマスクとしての機能増強材料として利用されるのが一般的である。厚さは例えば２００ｎｍである。シリコンを含有するフォトレジスト層は、本来フォトレジストをエッチングマスクとして使用した場合のエッチング耐量補強目的の層であり、例えばシリコン含有率４０％、厚さ４０ｎｍである。通常のフォトレジスト層は例えばＡｒＦ用のものであり、ＡｒＦ液浸露光装置を用いてパターニングされる。
次に、図７（ａ）、（ｂ）に示すように、レジストパターン５をマスクとしてポリシリコン層４をドライエッチングすることにより、レジストパターン５をポリシリコン層４に転写する。このとき、ポリシリコン層４の開口部４ａ、４ｂの側壁を一様に後退させるスリミング処理も実施される。ここではポリシリコン層４の側壁を１０ｎｍ後退させて、ライン幅Ｌ１＝５０ｎｍ、スペース幅Ｓ１＝７０ｎｍからなるパターンを、ライン幅Ｌ２＝３０ｎｍ、スペース幅Ｓ２＝９０ｎｍに変更する。Ｌ２：Ｓ２＝１：３に制御する理由は、後の工程で幅９０ｎｍの開口部４ｂの内側面に厚さ約３０ｎｍのサイドウォールスペーサを形成し、隣接するサイドウォールスペーサの間隔を約３０ｎｍとするためである。
次に、図８（ａ）、（ｂ）に示すように、開口部４ａ、４ｂが設けられたポリシリコン層４上にコンフォーマルな膜、例えば酸化シリコン層６を一様に成膜する。酸化シリコン層６はリソグラフィー解像限界未満の寸法を有する微細パターンの形成に使用される。酸化シリコン層６の厚さを３０ｎｍ（＝サイドウォールコアのライン幅Ｌ２）とすることで、ポリシリコン層４の開口部４ａに形成された酸化シリコン層６には幅Ｓ３＝３０ｎｍの凹部６ａが形成される。
リソグラフィー解像限界未満のパターン形成では、一様な酸化シリコン層６をエッチバックすることでサイドウォールスペーサを形成し、このサイドウォールスペーサをマスクとしてリソグラフィー解像限界未満のマスクパターンをさらに形成し、このマスクパターンを用いて下地層をパターニングすればよい。しかし、本実施形態においては酸化シリコン層６を直ちにエッチバックせず、後述するポリシリコンの埋め込み後に酸化シリコン層６をエッチングするため、酸化シリコン層６が独立したサイドウォールスペーサとして加工されることはない。酸化シリコン層６をエッチバックしたときにサイドウォールスペーサとなる部分、つまりコアパターンの側面を覆う部分をサイドウォールスペーサと呼ぶものとする。
次に、図９（ａ）、（ｂ）に示すように、酸化シリコン層６上にポリシリコン層７を成膜し、ポリシリコン層７をエッチバックすることで酸化シリコン層６の凹部６ａ内にポリシリコン層７を埋め込む。本実施形態では、凹部６ａ内に埋め込まれるポリシリコン層７は、凹部６ａ内のＸ方向における全幅に亘って埋め込まれる。このとき、周辺回路領域１ｂ内のポリシリコン層７の大部分を除去することができるが、周辺回路領域１ｂに設けられた酸化シリコン層６の凹部６ｂの内側面に沿ってポリシリコン層７のサイドウォールスペーサが残る。
次に、図１０（ａ）、（ｂ）に示すように、フォトリソグラフィー技術を用いてレジストパターン（マスク層）８を形成する。レジストパターン８によってループ状のサイドウォールスペーサの両端部（折り返し部分）が覆われると共に、周辺回路領域１ｂに設けられたポリシリコン層７のサイドウォールスペーサも覆われる。レジストパターン８は、メモリセルアレイ領域１ａ内に設けられた開口部８ａと、周辺回路領域１ｂ内に設けられた開口部８ｂとを有している。開口部８ｂは周辺回路領域１ｂに目合わせモニタマークを形成するためのパターンである。開口部８ａは、メモリセルアレイ領域１ａ内の加工領域を定義する。したがって、メモリセルアレイ領域１ａ内においてレジストパターン８に覆われた部分は非加工領域となる。レジストパターン８の開口部８ａ，８ｂはフォトリソグラフィー法により形成されるため、その加工精度は解像限界によって制限される。つまり、開口部８ａ，８ｂのサイズは解像限界以上である。尚、図面の表示は、メモリセルアレイ領域１ａと周辺回路領域１ｂの縮尺が同一であることを意味するものではない。
次に、図１１（ａ）、（ｂ）に示すように、異方性ドライエッチングにより、開口部８ａから露出する酸化シリコン層６のサイドウォールスペーサを除去すると共に、目合わせモニタマークのための開口部８ｂから露出する酸化シリコン層６を除去し、下地の窒化シリコン層３を露出させる。酸化シリコン層６の凹部６ａ内にはポリシリコン層７が埋め込まれているので、ポリシリコン層７の直下にある酸化シリコン層６は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、酸化シリコン層６をエッチバックしてサイドウォールスペーサを形成する場合よりも幅精度を高めることができる。周辺回路領域１ｂ内に形成された酸化シリコン層６のサイドウォールスペーサはレジストパターン８で覆われているので、酸化シリコン層６のエッチングの際にポリシリコンの小片が剥がれて他のウェハに付着するなどして欠陥となることを防止することができる。
次に、図１２（ａ）、（ｂ）に示すように、露出した窒化シリコン層３をエッチングにより除去する。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとが窒化シリコン層３上で合成され、メモリセルアレイ領域１ａ及び周辺回路領域１ｂに共通のハードマスクが完成する。
次に、図１３（ａ）、（ｂ）に示すように、窒化シリコン層３をマスクとしてアモルファスカーボン層２をエッチングする。
次に、図１４（ａ）、（ｂ）に示すように、アモルファスカーボン層２をマスクとしてシリコン基板１をエッチングする。以上により、分離用溝を有するシリコン基板１が完成する。
以上説明したように、本実施形態では、被エッチング部材としての窒化シリコン層３上にポリシリコン層（第１の層）４よりなるサイドウォールコアを形成し、酸化シリコン層（第２の層）６よりなるサイドウォールスペーサを成膜後、再度、ポリシリコン層（第３の層）７を成膜し、エッチバックし、酸化シリコン層６の表面に形成された凹部６ａ内にポリシリコン層７を残し、このポリシリコン層７とサイドウォールコアをマスクとして酸化シリコン層６をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得ることができる。
また、サイドウォールコア形成の際に周辺回路領域１ｂのポリシリコン層４に予め開口部４ｂを設けておくことで、酸化シリコン層６の凹部６ａ内にポリシリコン層７を残すエッチバックの際に周辺回路領域１ｂのポリシリコン層７を除去できる。これにより、酸化シリコン層６のエッチング工程でフォトリソグラフィー解像限界未満のパターンと任意の寸法・形状を有するパターンとを同時に確定させることができることから、両パターンを簡単に合成できると共に、ループ形状の一部の切断加工も極めて簡単に行うことができる。
また、酸化シリコン層６の凹部６ａをポリシリコンで埋設した後にエッチバックすることにより表面が平坦になっていることから、任意の寸法・形状を有するパターンを単層のフォトレジストで十分に形成することができる。また、本実施形態のように、独立したサイドウォールスペーサを形成するための酸化シリコン層６のエッチバックは必ずしも必要ではないが、エッチバックを実施した後にポリシリコンを埋設することも可能である。ただし、エッチバックを行わなければエッチバックストッパが不要となるため層数を減らすことができ、ドライエッチングについても特殊な技術を必要としないことから生産条件のゆらぎに対する余裕度を容易に確保することができる。さらに、パターン形状の制御やパターン寸法の再現性についてもエッチバックを行わない方が格段に有利である。
次に、第２の実施の形態による製造プロセスについて詳細に説明する。
第２の実施形態では、ループカットのための開口部及び目合わせモニタマークを有するマスクパターン（第２のパターン）を予めハードマスク（窒化シリコン層）に転写しておくことを特徴としている。アモルファスカーボンパターン形成用ハードマスクとしては、酸化シリコン層を用いる。
図１５〜図２２は、本発明の第２の実施形態による半導体装置の製造プロセスを説明するための図である。このうち、図１５（ａ）〜図２２（ａ）は平面図、図１５（ｂ）〜図２２（ｂ）は断面図であり、第１の実施形態と同一の構成要素には同一の符号を付してその詳細な説明を省略する。
本実施形態による半導体装置の製造プロセスでは、図１５（ａ）、（ｂ）に示すように、まず被加工材料であるシリコン基板１の上にアモルファスカーボン層２、酸化シリコン層９、窒化シリコン層３を順次堆積させる。酸化シリコン層９は、アモルファスカーボン層２のパターニングに用いるハードマスク材料である。次に、窒化シリコン層３をパターニングすることにより、窒化シリコン層３に開口部３ａ，３ｂを形成する。パターニングされた窒化シリコン層３はマスク層を構成し、ループ状のサイドウォールスペーサの両端部を覆うと共に、周辺回路領域１ｂに形成すべき目合わせモニタマーク以外の部分を覆う。
次に、図１６（ａ）、（ｂ）に示すように、ポリシリコン層４を堆積させる。ポリシリコン層４は、サイドウォールスペーサを形成する際のコアパターンとなる層である。
その後、ポリシリコン層４をパターニングするためのレジストパターン５を形成する。レジストパターン５は、フォトレジスト層を形成した後、フォトリソグラフィー技術を用いてフォトレジスト層をパターニングすることにより形成される。本実施形態によるレジストパターンは、メモリセルアレイ領域１ａに形成された複数（ここでは３つ）の細長い開口部５ａと、周辺回路領域１ｂに形成された大きな開口部５ｂとを有している。
開口部５ａは、リソグラフィー解像限界未満の寸法を有する微細なラインアンドスペースパターンの形成に必要なサイドウォールスペーサを形成するためのものであり、開口部５ａの間隔（ライン幅）Ｌ１は５０ｎｍ、開口部５ａの幅（スペース幅）Ｓ１は７０ｎｍであることが好ましい。また、開口部５ｂは、サイドウォールスペーサを形成する際のコアパターン（サイドウォールコア）となるポリシリコン層４を周辺回路領域１ｂから除去するために設けられるものである。
次に、図１７（ａ）、（ｂ）に示すように、レジストパターン５をマスクとしてポリシリコン層４をドライエッチングすることにより、レジストパターン５をポリシリコン層４に転写する。このとき、ポリシリコン層４の開口部４ａ、４ｂの側壁を一様に後退させるスリミング処理も実施される。ここではポリシリコン層４の側壁を１０ｎｍ後退させて、ライン幅Ｌ１＝５０ｎｍ、スペース幅Ｓ１＝７０ｎｍからなるパターンを、ライン幅Ｌ２＝３０ｎｍ、スペース幅Ｓ２＝９０ｎｍに変更する。
次に、図１８（ａ）、（ｂ）に示すように、開口部４ａ、４ｂが設けられたポリシリコン層４上に酸化シリコン層６を一様に成膜する。酸化シリコン層６の厚さを３０ｎｍとすることで、ポリシリコン層４の開口部４ａに形成された酸化シリコン層６には幅Ｓ３＝３０ｎｍの凹部６ａが形成される。
次に、図１９（ａ）、（ｂ）に示すように、酸化シリコン層６上にポリシリコン層７を成膜し、ポリシリコン層７をエッチバックすることで酸化シリコン層６の凹部６ａ内にポリシリコン層７を埋め込む。このとき、周辺回路領域１ｂ内のポリシリコン層７の大部分を除去することができるが、周辺回路領域１ｂに設けられた酸化シリコン層６の凹部６ｂの内側面に沿ってポリシリコン層７のサイドウォールスペーサが残る。
次に、図２０（ａ）、（ｂ）に示すように、異方性ドライエッチングにより、開口部８ａから露出する酸化シリコン層６のサイドウォールスペーサを除去すると共に、目合わせモニタマークのための開口部８ｂから露出する酸化シリコン層６を除去し、さらに下地の酸化シリコン層９を除去する。ただし、下地の酸化シリコン層９が窒化シリコン層３で覆われている場合には、当該部分は除去されず、窒化シリコン層３が露出するだけである。つまり、開口部３ａ，３ｂにおいてのみ下地の酸化シリコン層９が除去される。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとが酸化シリコン層９上で合成され、メモリセルアレイ領域１ａ及び周辺回路領域１ｂに共通のハードマスクが完成する。
酸化シリコン層６の凹部６ａ内にはポリシリコン層７が埋め込まれているので、ポリシリコン層７の直下にある酸化シリコン層６は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、酸化シリコン層６をエッチバックしてサイドウォールスペーサを形成する場合よりも幅精度を高めることができる。
次に、図２１（ａ）、（ｂ）に示すように、酸化シリコン層９をマスクとしてアモルファスカーボン層２をエッチングする。
次に、図２２（ａ）、（ｂ）に示すように、アモルファスカーボン層２をマスクとしてシリコン基板１をエッチングする。以上により、分離用溝を有するシリコン基板１が完成する。
以上説明したように、本実施形態では、被エッチング部材としての酸化シリコン層９上にポリシリコン層４よりなるサイドウォールコアを形成し、酸化シリコン層６よりなるサイドウォールスペーサを成膜後、再度、ポリシリコン層７を成膜し、エッチバックし、酸化シリコン層６の表面に形成された凹部６ａ内にポリシリコン層７を残し、このポリシリコン層７とサイドウォールコアをマスクとして酸化シリコン層６をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得ることができる。
また、サイドウォールコア形成の際に周辺回路領域１ｂのポリシリコン層４に予め開口部４ｂを設けておくことで、酸化シリコン層６の凹部６ａ内にポリシリコン層７を残すエッチバックの際に周辺回路領域１ｂのポリシリコン層７を除去できる。さらに、酸化シリコン層９とポリシリコン層４との間に設けられた窒化シリコン層３を予めパターニングしておくことにより、酸化シリコン層６のエッチング工程でフォトリソグラフィー解像限界未満のパターンと任意の寸法・形状を有するパターンとを同時に確定させることができることから、両パターンを簡単に合成できると共に、ループ形状の一部の切断加工も極めて簡単に行うことができる。さらに、窒化シリコン層３を予めパターニングしておくことにより、レジストパターン５を形成した後は、サイドウォールスペーサの加工などの微細加工工程の途中にレジスト塗布工程がないので製造工程の簡素化を図ることができ、製造歩留まりを高めることができる。
さらに、窒化シリコン層３を予めパターニングしておくことと、酸化シリコン層６のエッチバックをせずにポリシリコン層７を形成することにより、アモルファスカーボン層２のパターニング用ハードマスク層としてサイドウォールスペーサと同一材料である酸化シリコン層９を用いることが可能となり、レジストパターン５を形成した後は、サイドウォールスペーサの加工などの微細加工工程の途中にレジスト塗布工程がないことから、酸化シリコン層６のドライエッチング工程で一気にハードマスク層９までパターニング可能となり、製造工程の簡略化が可能となると共に、製造歩留まりを高めることができる。また、独立したサイドウォールスペーサを形成するための酸化シリコン層６のエッチバックを行わないことから、エッチバックストッパ層を不要にして層数を減らすことができ、結果として、窒化シリコン層３を用いたメモリセルアレイ領域１ａのループカットと周辺回路領域１ｂ内の任意のパターン形成が可能となっている。また、ドライエッチングについても特殊な技術を必要としないことから生産条件のゆらぎに対する余裕度を容易に確保することができる。さらに、パターン形状の制御やパターン寸法の再現性についてもエッチバックを行わない方が格段に有利である。
また、酸化シリコン層９とポリシリコン層４との間に設けられた窒化シリコン層３を微細加工工程の前に予めパターニングしておくことにより、平坦な酸化シリコン層９上のフォトリソグラフィー工程であることから、任意の寸法・形状を有するパターンを単層のフォトレジストで十分に形成することができる。
次に、第３の実施の形態による製造プロセスについて詳細に説明する。
第３の実施形態は、サイドウォールスペーサの間隔もラインアンドスペースパターンの形成に利用することを特徴とするものである。
図２３〜図３１は、本発明の第３の実施形態による半導体装置の製造プロセスを説明するための図である。このうち、図２３（ａ）〜図３１（ａ）は平面図、図２３（ｂ）〜図３１（ｂ）は断面図であり、第１の実施形態と同一の構成要素には同一の符号を付してその詳細な説明を省略する。
本実施形態による半導体装置の製造プロセスでは、図２３（ａ）、（ｂ）に示すように、まず被加工材料であるシリコン基板１の上にアモルファスカーボン層２、窒化シリコン層３、ポリシリコン層４を順次堆積させる。その後、ポリシリコン層４をパターニングするためのレジストパターン５を形成する。
次に、図２４（ａ）、（ｂ）に示すように、レジストパターン５をマスクとしてポリシリコン層４をドライエッチングすることにより、レジストパターン５をポリシリコン層４に転写する。このとき、ポリシリコン層４の開口部４ａ、４ｂの側壁を一様に後退させるスリミング処理も実施される。ここではポリシリコン層４の側壁を１０ｎｍ後退させて、ライン幅Ｌ１＝５０ｎｍ、スペース幅Ｓ１＝７０ｎｍからなるパターンを、ライン幅Ｌ２＝２０ｎｍ、スペース幅Ｓ２＝１００ｎｍに変更する。Ｌ２：Ｓ２＝１：５に制御する理由は、後の工程で幅９０ｎｍの開口部４ｂの内側面に厚さ約２０ｎｍのサイドウォールスペーサを形成し、さらに隣接するサイドウォールスペーサの間隔を約６０ｎｍ（２０ｎｍ×３）とするためである。
次に、図２５（ａ）、（ｂ）に示すように、開口部４ａ、４ｂが設けられたポリシリコン層４上にコンフォーマルな膜、例えば酸化シリコン層６を一様に成膜する。酸化シリコン層６はリソグラフィー解像限界未満の寸法を有する微細パターンの形成に使用される。酸化シリコン層６の厚さを２０ｎｍとすることで、ポリシリコン層４の開口部４ａに形成された酸化シリコン層６には幅Ｓ３＝６０ｎｍの凹部６ａが形成される。
次に、図２６（ａ）、（ｂ）に示すように、酸化シリコン層６上に厚さ約２０ｎｍのポリシリコン層７を成膜し、ポリシリコン層７をエッチバックすることで酸化シリコン層６の凹部６ａの両側面にそれぞれポリシリコン層７からなる埋込ハードマスクを残存させる。このとき、ポリシリコン層７は凹部６ａの内側面に沿ったリング状のサイドウォールスペーサとなり、サイドウォールスペーサの間隔Ｓ４＝約２０ｎｍとなる。さらに、周辺回路領域１ｂ内のポリシリコン層７の大部分を除去することができるが、周辺回路領域１ｂに設けられた酸化シリコン層６の凹部６ｂの内側面に沿ってポリシリコン層７のサイドウォールスペーサが残る。
次に、図２７（ａ）、（ｂ）に示すように、フォトリソグラフィー技術を用いてレジストパターン８を形成する。レジストパターン８によってループ状のサイドウォールスペーサの両端部（折り返し部分）が覆われると共に、周辺回路領域１ｂに形成されたポリシリコン層７のサイドウォールスペーサも覆われる。レジストパターン８は、メモリセルアレイ領域１ａ内に設けられた開口部８ａと、周辺回路領域１ｂ内に設けられた開口部８ｂとを有している。
次に、図２８（ａ）、（ｂ）に示すように、異方性ドライエッチングにより、開口部８ａから露出する酸化シリコン層６のサイドウォールスペーサを除去すると共に、目合わせモニタマークのための開口部８ｂから露出する酸化シリコン層６を除去し、下地の窒化シリコン層３を露出させる。
次に、図２９（ａ）、（ｂ）に示すように、露出した窒化シリコン層３をエッチングにより除去する。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとが窒化シリコン層３上で合成され、メモリセルアレイ領域１ａ及び周辺回路領域１ｂに共通のハードマスクが完成する。
次に、図３０（ａ）、（ｂ）に示すように、窒化シリコン層３をマスクとしてアモルファスカーボン層２をエッチングする。
次に、図３１（ａ）、（ｂ）に示すように、アモルファスカーボン層２をマスクとしてシリコン基板１をエッチングする。以上により、分離用溝を有するシリコン基板１が完成する。
以上説明したように、本実施形態では、ポリシリコン層４よりなるサイドウォールコアの幅を十分に細くし、これにより酸化シリコン層６の凹部６ａの幅を広げ、凹部６ａに埋め込まれるポリシリコン層７をサイドウォールスペーサとして形成し、サイドウォールスペーサの間隔をラインアンドスペースパターンの形成に利用しているので、第１の実施形態と同様の効果に加えて、より微細なラインアンドスペースパターンを形成することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態においては、サイドウォールスペーサを形成するためのコアパターンとして開口部を設けてその内壁にサイドウォールスペーサを形成する場合について説明したが、コアパターンとして島状パターンを用い、その外壁にサイドウォールスペーサを形成してもよい。この場合、周辺回路領域１ｂ内のコアパターンを除去する際に、開口部を設けなくても除去することが可能となる。
また、上記各実施形態においては、コアパターンとして単純な矩形パターンを挙げたが、任意の形状を有するコアパターンを用いても全く同様に実施可能である。ただし、この場合でもサイドウォールスペーサの幅は一定であることが必要である。
また、上記各実施形態においては、周辺回路領域１ｂに形成されるパターンとして目合わせモニタマークを挙げているが、周辺回路領域１ｂには、サイドウォールスペーサハードマスクのパターン幅に制限されることなく任意の寸法・形状を有するパターンを形成することが可能である。
また、第２の実施形態ではループカットのための開口部及び目合わせモニタマークを有するマスクパターン（第２のパターン）を予めハードマスク（窒化シリコン層）に転写する方法について説明し、第３の実施形態では隣接するサイドウォールスペーサの間隔をラインアンドスペースパターンの形成に利用してより微細なパターンを形成する方法について説明したが、本発明は、第２の実施形態と第３の実施形態を組み合わせても良い。すなわち、ループカットのための開口部及び目合わせモニタマークを有するマスクパターン（第２のパターン）を予めハードマスク（窒化シリコン層）に転写すると共に、サイドウォールスペーサの間隔をラインアンドスペースパターンの形成に利用してより微細なパターンを形成することも可能である。
また、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
１ シリコン基板
１ａ 微細加工領域
１ｂ 非微細加工領域
２ アモルファスカーボン層
３ 窒化シリコン層
４ ポリシリコン層
４ａ ポリシリコン層の開口部
４ｂ ポリシリコン層の開口部
５ レジストパターン
５ａ レジストパターンの開口部
５ｂ レジストパターンの開口部
６ 酸化シリコン層
６ａ 酸化シリコン層の凹部
７ ポリシリコン層
７ａ，７ｂ サイドウォールスペーサ
８ レジストパターン
８ａ レジストパターンの開口部
８ｂ レジストパターンの開口部
９ 酸化シリコン層
８０ Ｐ型シリコン基板
８０ａ シリコンピラー
８０ｂ 分離用溝
８１ 酸化シリコン層
８２ Ｎ型不純物拡散層
８３ Ｐ型不純物拡散層
８４ 金属プラグ
８５ ヒータ電極
８６ 絶縁層
８７ 相変化材料層
８８ 上部電極
８９ 絶縁層
８９ａ 金属プラグ用開口
９０ 絶縁層
９１ 劣化防止用保護絶縁膜
９２ 層間絶縁膜
９３ アモルファスカーボン・ハードマスク
ＢＬ ビット線
Ｄ ダイオード
ＭＣ メモリセル
ＰＳ 相変化材料デバイス
ＷＬ ワード線

Claims (11)

  1. 被エッチング部材上に定義された第１の領域内の所定の加工領域に第１のパターンを形成し、前記第１の領域とは異なる第２の領域に第２のパターンを形成する半導体装置の製造方法であって、
    前記被エッチング部材上に第１の層を成膜する工程と、
    前記第１の層をパターニングすることによって、前記第１の領域にサイドウォールコアを形成する工程と、
    前記サイドウォールコアの少なくとも側面を覆う第２の層を成膜する工程と、
    前記第２の層上に第３の層を成膜する工程と、
    前記第３の層をエッチバックすることによって、前記第２の層の少なくとも側面を覆う埋込ハードマスクを形成する工程と、
    前記第２の層をエッチングすることにより、前記サイドウォールコア又は前記埋込ハードマスクと重ならない前記第１の領域内の前記被エッチング部材と、前記第２のパターンの形成領域と重なる前記第２の領域内の前記被エッチング部材を露出させる工程と、
    露出された前記被エッチング部材を除去することにより、前記被エッチング部材に前記第１及び第２のパターンを形成する工程と、を備え、
    前記被エッチング部材を露出させる工程においては、前記加工領域を除いた前記第１の領域内の非加工領域と、前記第２の領域内の前記第２のパターンの形成領域以外の領域とを覆い、前記第１の領域内の前記加工領域と、前記第２の領域内の前記第２のパターンの形成領域とを露出させるマスク層を用いて前記第２の層をエッチングすることを特徴とする半導体装置の製造方法。
  2. 前記マスク層は、前記埋込ハードマスクを形成した後に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記マスク層は、前記被エッチング部材と前記第１の層との間に設けられることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１のパターンは、第１の方向に延在するライン状のパターンが第２の方向に平行に複数配列されたパターンであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記埋込ハードマスクは、前記第２の方向に隣接する２つのサイドウォールコア間に形成された前記第２の層の凹部内の、前記第２の方向における全幅に亘って埋め込まれていることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記埋込ハードマスクは、前記第２の方向に隣接する２つのサイドウォールコア間に形成された前記第２の層の凹部の両側面にそれぞれ設けられていることを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記第２の層の膜厚は、前記サイドウォールコアの前記第２の方向における幅と等しいことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 前記埋込ハードマスクの前記第２の方向における幅は、前記サイドウォールコアの前記第２の方向における幅と等しいことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記第２の領域に形成された前記第１及び第３の層が除去されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記第１の領域がメモリセル領域であり、前記第２の領域が周辺回路領域であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第１のパターンのパターン幅は解像限界未満であり、前記第２のパターンのパターン幅は解像限界以上であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。

JP2010039455A 2010-02-24 2010-02-24 半導体装置の製造方法 Withdrawn JP2011176150A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010039455A JP2011176150A (ja) 2010-02-24 2010-02-24 半導体装置の製造方法
US12/929,897 US8389413B2 (en) 2010-02-24 2011-02-23 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010039455A JP2011176150A (ja) 2010-02-24 2010-02-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011176150A true JP2011176150A (ja) 2011-09-08

Family

ID=44476873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010039455A Withdrawn JP2011176150A (ja) 2010-02-24 2010-02-24 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8389413B2 (ja)
JP (1) JP2011176150A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053565A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
KR20170026987A (ko) * 2015-09-01 2017-03-09 삼성전자주식회사 반도체 장치의 제조 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5614877B2 (ja) * 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101205066B1 (ko) * 2010-07-05 2012-11-26 에스케이하이닉스 주식회사 반도체 소자의 소자 분리 방법
TW201244014A (en) * 2011-04-22 2012-11-01 Inotera Memories Inc Semiconductor method of making an array columnar hollow structure
US8860184B2 (en) * 2011-12-29 2014-10-14 Intel Corporation Spacer assisted pitch division lithography
CN103872246B (zh) * 2012-12-14 2018-07-06 马维尔国际贸易有限公司 电阻型随机存取存储器和用于控制制造导电元件和阻性元件对应的亚分辨率特征的方法
JP6161903B2 (ja) * 2013-01-21 2017-07-12 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔの製造方法
CN104064469A (zh) * 2013-03-22 2014-09-24 中国科学院微电子研究所 半导体器件制造方法
US9362169B2 (en) * 2014-05-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned semiconductor fabrication with fosse features
KR20160097608A (ko) 2015-02-09 2016-08-18 삼성전자주식회사 반도체 소자를 제조하는 방법
US10445453B2 (en) * 2015-04-08 2019-10-15 Mediatek Inc. Cell layout utilizing boundary cell with mixed poly pitch within integrated circuit
TWI704647B (zh) 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
US9812364B2 (en) 2015-10-28 2017-11-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device with an overlay mask pattern
US11011581B2 (en) * 2019-06-10 2021-05-18 Western Digital Technologies, Inc. Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines
CN110718460B (zh) * 2019-11-26 2022-06-14 上海华力微电子有限公司 一种改善sadp中奇偶效应的工艺方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1000000A (en) * 1910-04-25 1911-08-08 Francis H Holton Vehicle-tire.
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
JP4996155B2 (ja) 2006-07-18 2012-08-08 株式会社東芝 半導体装置及びその製造方法
KR100843236B1 (ko) 2007-02-06 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053565A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
KR20170026987A (ko) * 2015-09-01 2017-03-09 삼성전자주식회사 반도체 장치의 제조 방법
KR102447178B1 (ko) * 2015-09-01 2022-09-26 삼성전자주식회사 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US8389413B2 (en) 2013-03-05
US20110207330A1 (en) 2011-08-25

Similar Documents

Publication Publication Date Title
JP2011176150A (ja) 半導体装置の製造方法
US8048762B2 (en) Manufacturing method of semiconductor device
JP5282888B2 (ja) Ｕ型トランジスタおよび関連する製造方法
KR101618749B1 (ko) 반도체 소자의 패턴 형성 방법
US8227354B2 (en) Method of forming semiconductor device patterns
JP2011233878A (ja) 半導体装置の製造方法
KR101099948B1 (ko) 반도체 디바이스 제조 방법
US8034544B2 (en) Method for forming fine contact hole pattern of semiconductor device
CN110021518B (zh) 自对准双重图案方法
KR20140016664A (ko) 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템
JP2016033968A (ja) 半導体装置の製造方法
US7510973B2 (en) Method for forming fine pattern in semiconductor device
CN100546008C (zh) 快闪存储器件的制造方法
JP2015109469A (ja) 半導体素子
CN109755107B (zh) 自对准双重图案方法
US20210327706A1 (en) Semiconductor device
KR101095076B1 (ko) 반도체 장치의 제조 방법
KR20130049510A (ko) 반도체 소자의 제조 방법
CN109003937B (zh) 半导体存储器件的制作方法
EP3097581B1 (en) Double patterning method of forming semiconductor active areas and isolation regions
CN109581817B (zh) 半导体装置的形成方法
US10056257B2 (en) Methods for forming fine patterns using spacers
JP2011165933A (ja) 半導体装置の製造方法
JP2008258493A (ja) 半導体記憶装置の配線の形成方法
JP2004214682A (ja) アンド（ａｎｄ）タイプフラッシュメモリセルの製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130507