KR20150094073A - 더블 패터닝을 이용한 반도체 소자 형성 방법 - Google Patents

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Abstract

반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열을 형성하고, 적어도 어느 하나의 라인형 패턴을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하고, 스페이서 패턴이 중첩된 라인형 패턴 부분을 선택적으로 제거하여 라인형 패턴으로부터 이격된 패드(pad)형 패턴을 분리하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다.

Description

더블 패터닝을 이용한 반도체 소자 형성 방법{Method of forming semiconductor device by using double patterning technology}
본 출원은 반도체 소자에 관한 것으로서, 특히 더블 패터닝 기술(DPT: Double Patterning Technology)를 이용한 반도체 소자 형성 방법에 관한 것이다.
전자 소자의 회로를 반도체 기판에 집적할 때, 제한된 면적에 보다 많은 수의 패턴들을 집적하고자 노력하고 있다. 전자 소자 또는 반도체 소자의 집적도가 증가되며, 보다 작은 크기로 미세 패턴을 구현하고자 노력하고 있다. 수 내지 수십 ㎚의 크기의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)으로 회로(circuitry)를 형성하기 위해, 미세 패턴을 형성하기 위한 다양한 새로운 기술이 시도되고 있다.
반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 더블 패터닝 기술(DPT)과 같은 차세대 패터닝 기술이 시도되고 있다. 또한, 스페이서 형상을 이용한 패터닝 기술(SPT: Spacer Patterning Technology)이 시도되고 있다. 더하여, 더블 패터닝 기술과 스페이서 형상을 이용한 패터닝 기술 등의 다양한 차세대 패터닝 기술을 결합하여 보다 다양한 미세 패턴들을 형성하데 적용하고자 노력하고 있다.
본 출원이 해결하고자 하는 과제는, 더블 패터닝 기술(DPT)를 이용한 반도체 소자 형성 방법을 제시하고자 한다.
본 출원이 해결하고자 하는 다른 과제는, 더블 패터닝 기술(DPT)를 이용하여 라인형 패턴(line type pattern)들에 의해 격리된 패드형 패턴(pad type pattern)을 패터닝하는 반도체 소자 형성 방법을 제시하고자 한다.
본 출원의 일 점은, 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열을 형성하는 단계; 적어도 어느 하나의 상기 라인형 패턴을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 스페이서 패턴이 중첩된 상기 라인형 패턴 부분을 선택적으로 제거하여 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴을 분리하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열 및 상기 라인형 패턴들 중 어느 두 라인형 패턴들 사이에 연결되는 브리지(bridge) 부분을 형성하는 단계; 상기 브리지 부분과 상기 라인형 패턴의 연결 부분을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 스페이서 패턴이 중첩된 상기 연결 부분을 선택적으로 제거하여 상기 브리지 부분을 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴으로 분리하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판의 제1영역 상에 반복 배치된 라인(line)형 제1패턴들의 배열 및 제2영역 상에 반복 배치된 라인형 제2패턴들의 배열 및 상기 라인형 제2패턴들 중 이웃하는 라인형 제2패턴들 사이에 연결되는 브리지(bridge) 부분을 더블 패터닝 기술(DPT)로 형성하는 단계; 상기 라인형 제1패턴들을 가로지르는 제1스페이서 패턴 및 상기 브리지 부분과 상기 라인형 제2패턴의 연결 부분을 가로지르는 제2스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및 상기 제1 및 제2스페이서 패턴이 중첩된 부분을 선택적으로 제거하여 상기 라인형 제1패턴으로부터 다수 개로 분리된 제2패드형 패턴들 및 상기 브리지 부분을 상기 라인형 제2패턴으로부터 분리한 제2패드(pad)형 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다.
본 출원의 예에 따르면, 더블 패터닝 기술(DPT)를 이용하여 미세한 라인형 패턴들의 배열을 형성하고, 스페이서 패터닝 기술(SPT)을 이용하여 라인형 패턴으로부터 패드형 패턴들을 분리하는 반도체 소자 형성 방법을 제시할 수 있다.
또한, 더블 패터닝 기술(DPT)를 이용하여 미세한 라인형 패턴들과 이들 라인 패턴들 사이가 연결된 브리지(bridge) 부분을 패터닝하고, 스페이서 패터닝 기술(SPT)을 이용하여 라인형 패턴으로부터 브리지 부분을 끊어 분리하여 브리지 부분으로 패드형 패턴을 형성하는 반도체 소자 형성 방법을 제시할 수 있다. 패드형 패턴과 이의 대향되는 끝단부들을 가지는 라인형 패턴들 사이의 분리 간격은 스페이서 패터닝 기술(SPT)에 의해 도입되는 스페이서(spacer)의 폭 정도로 축소될 수 있다. 이에 따라, 라인형 패턴과 패드형 패턴과의 이격 간격이 포토리소그래피 과정에서 구현될 수 있는 최소 크기 보다 작은 크기로 축소될 수 있어, 보다 미세한 패턴들로 배선 회로를 구현할 수 있다. 또한, 보다 미세한 패턴들로 페리(peripheral) 회로를 구성할 수 있다.
도 1은 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 패턴들의 배열을 보여주는 도면이다.
도 2는 본 출원의 일 예에 따른 반도체 소자의 코어(core) 영역 또는 페리(peripheral) 영역의 페리 회로 패턴들의 배열을 보여주는 도면이다.
도 3은 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 소자의 일례를 보여주는 도면이다.
도 4는 본 출원의 일 예에 따른 반도체 소자의 페리(peripheral) 소자의 일례를 보여주는 도면이다.
도 5, 도 7 및 도 9는 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.
도 6, 도 8 및 도 10은 본 출원의 일 예에 따른 반도체 소자의 페리 영역에서 라인형 제2패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.
도 11, 도 13, 도 15, 도 17 및 도 18은 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다.
도 12, 도 14, 도 16, 도 19 및 도 20은 본 출원의 일 예에 따른 반도체 소자의 코어/페리 영역에서 라인형 제2패턴들을 컷팅하는 과정을 설명하기 위해서 도시한 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 반도체 소자는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 소자이거나 논리 집적회로가 집적된 로직(logic) 소자일 수 있다.
도 1 및 도 2는 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 패턴들의 배열(10) 및 코어(core) 영역 또는 페리(peripheral) 영역의 페리 회로 패턴들의 배열(20)을 각각 보여주는 도면들이다. 도 3 및 도 4는 본 출원의 일 예에 따른 반도체 소자의 셀(cell) 소자의 일례 및 페리(peripheral) 소자의 일례를 각각 보여주는 도면들이다.
도 1 및 도 2를 참조하면, 본 출원의 반도체 소자는 예컨대 디램(DRAM) 소자의 메모리 셀(memory cell) 소자들이 형성되는 셀 영역(cell region)과, 셀 소자들의 동작을 제어하고 메모리된 데이터(data)를 독출하기 위한 신호 센싱(sensing) 소자 또는 신호 증폭 소자들을 포함하는 페리(peripheral) 소자들이 집적된 코어(core) 영역 또는 페리 영역을 포함할 수 있다. 도 1에 제시된 바와 같이, 셀 영역에는 셀 소자를 구성하는 셀 패턴이 예컨대 제1패드(pad)형 패턴(100)들의 배열(10)을 포함하여 구비될 수 있다. 제1패드형 패턴(100)은 도 3에 제시된 바와 같이 셀 소자로서 구비될 수 있는 셀 커패시터(cell capacitor)의 스토리지 노드(350)를 반도체 기판(300) 또는 반도체 기판(300)에 집적된 셀 트랜지스터(cell transistor: 도시되지 않음)에 접속시키고 층간절연층(310)을 관통하는 제1스토리지 노드 콘택(contact: 330)에 연결되는 제2스토리지 노드 콘택(도 3의 100)으로 형성될 수 있다. 제1패드형 패턴(100)들은 도 1에 제시된 바와 같이 상호 간에 이격되고 상호 간에 격리된(isolated) 패턴 형상을 가지는 것을 의미한다. 셀 영역에는 이러한 제1패드형 패턴(100)들이 배열(10)을 이루도록 형성될 수 있다.
도 2에 제시된 바와 같이, 제1패드형 패턴(100)과 동일한 레벨(level) 또는 동일한 층 위치에 페리 소자를 구성하는 페리 패턴들이 예컨대 라인형(line type) 제제2패턴(210)들 및 이들 라인형 제2패턴(210)에 의해 둘러싸이고 격리되며 이격되는 제2패드형 패턴(230)들의 배열(20)을 포함하여 구비될 수 있다. 라인형 제2패턴(210)들과 제2패드형 패턴(230)은, 도 4에 제시된 바와 같이, 페리 소자로서 구비될 수 있는 페리 회로, 예컨대, 신호 센싱 회로나 증폭 회로를 구성하는 페리 회로 배선들(210, 230)을 구성하는 패턴으로 형성될 수 있다. 라인형 제2패턴(210)들은 페리 회로를 구성하는 페리 트랜지스터(도시되지 않음)들을 상호 연결시켜주는 회로 배선들로 형성되고, 제2패드형 패턴(230)은 반도체 기판(300) 또는 기판 상에 구비된 페리 트랜지스터의 게이트(gate: 도시되지 않음)와 실질적으로 수직 방향으로 제1금속 콘택(metal contact: 430)으로 연결될 수 있다. 제1금속 콘택(430)은 MC0(metal contact 0)로 알려져 있을 수 있으며, 제2패드형 패턴(230)이나 라인형 제2패턴(210)은 MTO로 알려져 있을 수 있다. 제2패드형 패턴(230)은 제1금속 콘택(430)과 상측에 정렬되는 제2금속 콘택(450)을 연결하는 부재로 역할할 수 있다.
도 2를 참조하면, 반도체 소자가 보다 미세한 크기의 패턴들로 구성되고 있어, 제2패드형 패턴(230)과 라인형 제2패턴(210) 사이의 이격 간격(D) 또한 미세한 크기로 좁혀지도록 구현하고자 노력하고 있다. 그런데, 제2패드형 패턴(230)과 라인형 제2패턴(210)은 규칙성을 가질 수 있는 유사한 형태의 패턴일 수 없어, 이격 간격(D)을 미세한 크기로 축소하기가 어렵다. 더욱이, 제2패드형 패턴(230)과 라인형 제2패턴(210)을 하나의 단일 포토 마스크(photo mask)를 사용하는 단일 포토리소그래피(photo lithography) 과정으로 수행되는 패터닝 과정을 의미할 수 있는 단일 마스크 패터닝 과정으로 구현할 경우, 포토리소그래피의 해상도 한계 등에 의해서 이격 간격(D)이 크게 축소되기가 어렵다. 이에 따라, 미세한 패턴들의 배열로 페리 소자를 구성하기가 어려워지고 있어, 소자의 테크(technology) 축소가 어려워지고 있다. 예컨대 DRAM 소자의 MT0 패턴은 디램 소자가 축소(shrink)됨에 따라 단일 패터닝에 의해 형성되기가 어려워지고 있으며, 이를 극복하기 위해 DPT 과정이 도입될 수 있다.
도 5, 도 7 및 도 9는 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다. 도 6, 도 8 및 도 10은 본 출원의 일 예에 따른 반도체 소자의 페리 영역에서 라인형 제2패턴들의 배열을 더블 패터닝 기술(DPT)을 적용하여 형성하는 과정을 보여주는 평면 도면들이다.
도 5를 참조하면, 셀 영역에서 제1라인형 제1패턴(101)들의 배열(11)을 포함하는 레이아웃(layout)을 설정한다. 제1라인형 제1패턴(101)들의 배열(11)은, 제1패드형 패턴(도 1의 100)들의 배열(도 1의 10)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제1마스크 레이아웃(mask layout)으로 설계될 수 있다. 제1라인형 제1패턴(101)들의 배열(11)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제1패턴들의 배열들 중 홀수 번째(또는 반대로 짝수 번째)에 위치하는 라인형 제1패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제1라인형 제1패턴(101)들의 배열(11)은 제1패드형 패턴(도 1의 100)의 어느 한 방향, 예컨대, 도 1에서 세로 종 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다.
도 7을 도 5와 함께 참조하면, 셀 영역에서 제2라인형 제1패턴(103)들의 배열(13)을 포함하는 레이아웃(layout)을 설정한다. 제2라인형 제1패턴(103)들의 배열(13)은, 제1패드형 패턴(도 1의 100)들의 배열(도 1의 10)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제2마스크 레이아웃(mask layout)으로 설계될 수 있다. 제2라인형 제1패턴(103)들의 배열(13)은 제1라인형 제1패턴(도 5의 101)들이 배열(도 5의 11)과 함께 DPT 과정을 수행하는 두 개의 마스크들의 레이아웃들을 제공한다. 제2라인형 제1패턴(103)들의 배열(13)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제1패턴들의 배열들 중 짝수 번째(또는 반대로 홀수 번째)에 위치하는 라인형 제1패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제2라인형 제1패턴(103)들의 배열(13)은 제1패드형 패턴(도 1의 100)의 어느 한 방향, 예컨대, 도 1에서 세로 종 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다.
도 9를 도 5 및 도 7과 함께 참조하면, 제1라인형 제1패턴(101)들의 배열을 반도체 기판 상에 제1패턴 전사하고, 제2라인형 제1패턴(103)들의 배열을 반도체 기판 상에 제2패턴 전사하는 DPT 과정의 패턴 전사 및 패터닝 과정을 수행하여, 제1라인형 제1패턴(101)과 제2라인형 제1패턴(103)들이 교번적으로 반복하여 배치된 배열(15)을 구현한다. 이러한 DPT 과정의 제1 및 제2패턴 전사 과정은 2차례의 노광 과정을 포함하는 포토리소그래피 과정으로 수행될 수 있고, 또한, 1차 노광 및 패터닝 이후에 2차 노광 및 패터닝 과정을 포함하는 패터닝 과정으로 수행될 수도 있다. DPT 과정은 제1라인형 제1패턴(101)들의 배열(도 5의 11)과 제2라인형 제1패턴(103)들의 배열(도 7의 13)의 레이아웃을 분리하여 실질적으로 2배의 피치를 가지는 레이아웃들의 배열을 동일한 층에 제1 및 제2패턴 전사함으로써, 보다 미세한 피치로 배열된 라인형 제1패턴(101, 103)들의 배열(도 9의 15)를 구현하는 한, 다양한 형태로 변형되어 적용될 수 있다. 라인형 제1패턴(101, 103)들의 배열(도 9의 15)은 도 3에 제시된 제2스토리지 노드 콘택(100)을 위한 층 상에 도입되어 이러한 층을 패터닝하기 위한 마스크층(도시되지 않음)에 패턴으로 구현될 수 있다.
도 5, 도 7 및 도 9는 셀 영역에서의 DPT 과정이 수행되는 각각의 단계들을 예시하여 설명하고 있으며, 페리 영역 또는 코어 영역에서도 이러한 각각의 DPT 과정들이 함께 수행될 수 있다.
도 6을 도 5와 함께 참조하면, 코어/페리 영역에서 제1라인형 제2패턴(211)들의 배열(21)을 포함하는 레이아웃(layout)을 설정한다. 제1라인형 제2패턴(211)들의 배열(21)은, 라인형 제2패턴(도 2의 210)의 배열(도 2의 20)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제3마스크 레이아웃(mask layout)으로 설계될 수 있다. 제3마스크 레이아웃은 제1마스크 레이아웃과 함께 하나의 제1포토마스크(도시되지 않음)에 패턴으로 구현될 수 있다.
제1라인형 제2패턴(211)들의 배열(21)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제2패턴들의 배열들 중 홀수 번째(또는 반대로 짝수 번째)에 위치하는 라인형 제2패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제1라인형 제2패턴(211)들의 배열(21)은 라인형 제2패턴(도 2의 210)의 어느 한 방향, 예컨대, 도 2에서 가로 횡 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다.
도 6을 다시 참조하면, 제1라인형 제2패턴(211)들 중 어느 하나의 측방향으로 돌출되는 형상으로 연장되는 제1브리지 부분(231)이 설정될 수 있다. 제1브리지 부분(231)은 후속될 SPT 과정을 응용한 컷팅(cutting) 과정에 의해 제2패드형 패턴(도 2의 230)으로 분리될 부분 또는 분리될 부분을 이루는 일부로 설정될 수 있다. 제1브리지 부분(231)은 연장된 제1라인형 제2패턴(211)에 마주보게 이웃하는 다른 제1라인형 제2패턴(211)에 상호 연결되는 부분으로 설정 또는 설계될 수 있다.
도 8을 도 6과 함께 참조하면, 코어/페리 영역에서 제2라인형 제2패턴(213)들의 배열(23)을 포함하는 레이아웃(layout)을 설정한다. 제2라인형 제2패턴(213)들의 배열(23)은, 라인형 제2패턴(도 2의 210)의 배열(도 2의 20)을 더블 패터닝 기술(DPT) 및 스페이서 패터닝 기술(SPT)을 결합한 공정 과정으로 형성하기 위한 제4마스크 레이아웃(mask layout)으로 설계될 수 있다. 제4마스크 레이아웃은 제2마스크 레이아웃과 함께 하나의 제2포토마스크(도시되지 않음)에 패턴으로 구현될 수 있다.
제2라인형 제2패턴(213)들의 배열(23)은 DPT 과정을 수행하기 위한 반복 배치되는 라인형 제2패턴들의 배열들 중 짝수 번째(또는 반대로 홀수 번째)에 위치하는 라인형 제2패턴들을 추출한 패턴 배열 레이아웃으로 얻어질 수 있다. 따라서, 제2라인형 제2패턴(213)들의 배열(23)은 라인형 제2패턴(도 2의 210)의 어느 한 방향, 예컨대, 도 2에서 가로 횡 방향으로의 패턴 피치(pitch)에 비해 두 배의 패턴 피치를 가지는 레이아웃으로 얻어질 수 있다.
도 8을 다시 참조하면, 제2라인형 제2패턴(213)들 중 어느 하나의 측방향으로 돌출되는 형상으로 연장되는 제2브리지 부분(233)이 설정될 수 있다. 제2브리지 부분(233)은 후속될 SPT 과정을 응용한 컷팅(cutting) 과정에 의해 제2패드형 패턴(도 2의 230)으로 분리될 부분 또는 분리될 부분을 이루는 일부로 설정될 수 있다. 제2브리지 부분(233)은 연장된 제2라인형 제2패턴(213)에 마주보게 이웃하는 다른 제1라인형 제2패턴(213)에 상호 연결되는 부분으로 설정 또는 설계될 수 있다. 또한, 제2브리지 부분(233)은 제1브리지 부분(도 6의 231)에 일부가 겹쳐질 패턴으로 설정될 수 있다.
도 10을 도 6 및 도 8과 함께 참조하면, 제1라인형 제2패턴(211)들의 배열을 반도체 기판 상에 제1패턴 전사하고, 제2라인형 제2패턴(213)들의 배열을 반도체 기판 상에 제2패턴 전사하는 DPT 과정의 패턴 전사 및 패터닝 과정을 수행하여, 제1라인형 제2패턴(211)과 제2라인형 제2패턴(213)들이 교번적으로 반복하여 배치된 배열(25)을 구현한다. 이때, 제1브리지 부분(231)은 제1패턴 전사에서 형성되고, 제2브리지 부분(233)은 제2패턴 전사로 형성되며, 제1브리지 부분(231)과 제2브리지 부분(233)이 일부 또는 전부가 중첩되어 브리지 부분(235)로 형성될 수 있다. 브리지 부분(235)은 주위의 제1라인형 제2패턴(211)들 및 제2라인형 제2패턴(213)들에 연결된 형상으로 형성될 수 있다.
제1라인형 제2패턴(211) 및 제1브리지 부분(231)은 제1라인형 제1패턴(도 9의 101)들의 배열을 반도체 기판 상에 제1패턴 전사하는 과정에서 함께 제1패턴 전사되어 반도체 기판 상의 코어/페리 영역에 형성될 수 있다. 제2라인형 제2패턴(213) 및 제2브리지 부분(233)은 제2라인형 제1패턴(도 9의 103)들의 배열을 반도체 기판 상에 제2패턴 전사하는 과정에서 함께 제2패턴 전사되어 반도체 기판 상의 코어/페리 영역에 형성될 수 있다. 이러한 DPT 과정으로 셀 영역에 제1라인형 제1패턴(도 9의 101)과 제2라인형 제1패턴(도 9의 103)들이 교번적으로 반복하여 배치된 배열(도 9의 15)을 구현하며, 코어/페리 영역에 브리지 부분(235)이 구비되고, 이와 함께 라인형 제2패턴(215)들이 교번적으로 반복 배치된 배열(25)이 구현될 수 있다. 이러한 DPT 과정의 제1 및 제2패턴 전사 과정은 2차례의 노광 과정을 포함하는 포토리소그래피 과정으로 수행될 수 있고, 또한, 1차 노광 및 패터닝 이후에 2차 노광 및 패터닝 과정을 포함하는 패터닝 과정으로 수행될 수도 있다. DPT 과정은 제1라인형 제2패턴(211)들의 배열(도 6의 21)과 제2라인형 제2패턴(213)들의 배열(도 8의 23)의 레이아웃을 분리하여 실질적으로 2배의 피치를 가지는 레이아웃들의 배열을 동일한 층에 제1 및 제2패턴 전사함으로써, 보다 미세한 피치로 배열된 라인형 제2패턴(도 10의 215)들의 배열(도 10의 25)를 구현하는 한, 다양한 형태로 변형되어 적용될 수 있다. 라인형 제2패턴(215)들의 배열(도 10의 25)과 브리지 부분(235)은 도 4에 제시된 페리 회로 배선들(210, 230)을 구성하기 위한 층 상에 도입되어, 이러한 층을 패터닝하기 위한 마스크층(도시되지 않음)에 패턴으로 구현될 수 있다.
도 11, 도 13, 도 15, 도 17 및 도 18은 본 출원의 일 예에 따른 반도체 소자의 셀 영역에서 라인형 제1패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다. 커팅하는 과정에 사용되는 컷팅 마스크는 스페이서 패터닝 기술(SPT)을 적용하여 구현될 수 있다.
도 11 및 도 13을 참조하면, 라인형 제1패턴들(101, 103)을 가로지르는 제1스페이서 패턴(도 13의 610)을 형성한다. 제1스페이서 패턴(610)을 형성하기 위해서, 도 17에 제시된 바와 같이, 제2스토리지 노드 콘택(100)을 위한 층(105) 상에 위치하는 예컨대 식각을 위한 마스크층으로 형성된 라인형 제1패턴들(101, 103)을 가로지는 제1오프닝부(opening portion: 도 11의 510)을 제공하는 제1컷팅 예비마스크 패턴(cutting pre-mask pattern: 도 17의 511)를 형성한다. 제1컷팅 예비마스크 패턴(511)의 측벽에 제1스페이서 패턴(도 13 및 도 17의 610)을 형성한다. 제1스페이서 패턴(610)은 스페이서층을 형성한 후 이방성 식각을 수행하여 제1컷팅 예비마스크 패턴(511)의 측벽에 잔존하도록 하여 형성될 수 있다.
도 18에 도시된 바와 같이, 제1스페이서 패턴(610)이 중첩된 부분(107)을 노출하는 제1컷팅 마스크 패턴(650)을 형성하고, 이에 노출된 중첩된 부분(107)을 선택적으로 식각 제거하여, 도 15에 제시된 바와 같이, 라인형 제1패턴들(101, 103)으로부터 다수 개로 분리된 제2패드형 패턴(도 15의 109)들의 배열(19)을 층(105)에 형성할 수 있다. 제1컷팅 마스크 패턴(650)은 제1스페이서 패턴(610)을 덮는 마스크층을 형성하고, 제1스페이서 패턴(610)의 상측 표면을 노출하도록 평탄화 또는 에치백하고, 연후에 제1스페이서 패턴(610)을 선택적으로 제거하여, 제1스페이서 패턴(610)이 위치하는 공간(611)이 오프닝되도록 하여 형성될 수 있다.
이후에 하부층에 대한 식각 패터닝 과정을 수행하여, 이들 배열(19)의 형상을 따르는 제2패드형 패턴(도 1의 100)들을 제2스토리지 노드 콘택(도 3의 100)들로 형성할 수 있다. 이때, 제1패드형 패턴(도 15의 19 또는 도 1의 100)들은 상호 간에 제1스페이서 패턴(도 13의 610)의 폭에 해당되는 이격 간격으로 상호 분리될 수 있다. 제1스페이서 패턴(610)은 스페이서층의 증착 두께에 의존하는 크기의 폭을 가지므로, 층의 두께를 얇게 하면, 이러한 폭 또한 협소하게 유도할 수 있다. 따라서, 제1패드형 패드(도 1의 100)들이 상호 이격 간격을 매우 미세한 크기로 제어할 수 있어, 반도체 소자의 축소 정도를 매우 크게 유도할 수 있다.
도 12, 도 14, 도 16, 도 19 및 도 20은 본 출원의 일 예에 따른 반도체 소자의 코어/페리 영역에서 라인형 제2패턴들을 컷팅(cutting)하는 과정을 설명하기 위해서 도시한 도면들이다.
도 12 및 도 14를 참조하면, 라인형 제2패턴들(211, 213, 215)과 브리지 부분(235)의 연결 부분을 가로지르는 제2스페이서 패턴(도 14의 620)을 형성한다. 제2스페이서 패턴(620)을 형성하기 위해서, 도 19에 제시된 바와 같이, 페리 회로 배선들(도 4의 210, 230)을 구성하기 위한 층(200) 상에 위치하는 예컨대 식각을 위한 마스크층으로 형성된 라인형 제2패턴(211, 213)을 가로지는 제2오프닝부(opening portion: 도 12의 520)을 제공하는 제2컷팅 예비마스크 패턴(cutting pre-mask pattern: 도 19의 513)를 형성한다. 제2컷팅 예비마스크 패턴(513)은 제1컷팅 예비마스크 패턴(도 17의 511)을 형성하는 과정에 함께 형성될 수 있다.
제2컷팅 예비마스크 패턴(513)의 측벽에 제2스페이서 패턴(도 14 및 도 19의 620)을 형성한다. 제2스페이서 패턴(620)은 제1스페이서 패턴(610)을 형성하는 과정에 함께 형성될 수 있다. 제2스페이서 패턴(620)은 스페이서층을 형성한 후 이방성 식각을 수행하여 제2컷팅 예비마스크 패턴(513)의 측벽에 잔존하도록 하여 형성될 수 있다.
이후에, 도 20에 도시된 바와 같이, 제2스페이서 패턴(620)이 중첩된 부분(217)을 노출하는 제2컷팅 마스크 패턴(653)을 형성하고, 이에 노출된 중첩된 부분(217)을 선택적으로 식각 제거하여, 도 16에 제시된 바와 같이, 라인형 제2패턴들(211, 213)으로부터 분리된 제2패드형 패턴(도 16의 230)들 및 라인형 제2패턴들(211, 213)의 배열(29)을 층(200)에 형성할 수 있다. 제2컷팅 마스크 패턴(653)은 제2스페이서 패턴(620)을 덮는 마스크층을 형성하고, 제2스페이서 패턴(620)의 상측 표면을 노출하도록 평탄화 또는 에치백하고, 연후에 제2스페이서 패턴(620)을 선택적으로 제거하여, 제2스페이서 패턴(620)이 위치하는 공간(621)이 오프닝되도록 하여 형성될 수 있다. 제2컷팅 마스크 패턴(653)은 제1컷팅 마스크 패턴(650)을 형성하는 과정에 함께 형성될 수 있다.
이후에 하부층에 대한 식각 패터닝 과정을 수행하여, 이들 배열(29)의 형상을 따르는 제2패드형 패턴(도 2의 230) 및 이들과 격리되고 이들을 둘러싸는 형상으로 배치되는 다수의 라인형 제2패턴(210)들을 형성할 수 있다. 이때, 제2패드형 패턴(도 16 및 도 2의 230)과 라인형 제2패턴(210)의 끝단부들은 상호 간에 제2스페이서 패턴(도 14의 620)의 폭에 해당되는 이격 간격으로 상호 분리될 수 있다. 제2스페이서 패턴(620)은 스페이서층의 증착 두께에 의존하는 크기의 폭을 가지므로, 층의 두께를 얇게 하면, 이러한 폭 또한 협소하게 유도할 수 있다. 따라서, 제2패드형 패드(도 2의 230)와 라인형 제2패턴(210)의 끝단부 간의 이격 간격 D는 스페이서층의 두께 정도로 매우 미세한 크기로 제어할 수 있어, 반도체 소자의 축소를 매우 크게 유도할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 제1패드형 패턴, 210: 라인형 제2패턴,
230: 제2패드형 패턴, 610, 620: 스페이서 패턴.

Claims (20)

  1. 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열을 형성하는 단계;
    적어도 어느 하나의 상기 라인형 패턴을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
    상기 스페이서 패턴이 중첩된 상기 라인형 패턴 부분을 선택적으로 제거하여 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴을 분리하는 단계를 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 라인형 패턴들의 배열을 형성하는 단계는
    상기 라인형 패턴들 중 홀수 번째에 위치하는 제1라인형 패턴들의 배열 레이아웃(layout) 및 짝수 번째에 위치하는 제2라인형 패턴들의 배열 레이아웃을 분리하는 단계;
    상기 제1라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
    상기 제2라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 라인형 패턴의 일부를 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
    상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 패드(pad)형 패턴을 분리하는 단계는
    상기 스페이서 패턴을 상측 표면을 노출하는 컷팅 마스크층(cutting mask layer)을 형성하는 단계;
    상기 스페이서 패턴을 선택적으로 제거하여 상기 스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
    상기 컷팅 마스크 패턴에 노출된 상기 라인형 패턴 부분을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법.
  5. 반도체 기판 상에 더블 패터닝 기술(DPT)로 반복 배치된 라인(line)형 패턴들의 배열 및 상기 라인형 패턴들 중 어느 두 라인형 패턴들 사이에 연결되는 브리지(bridge) 부분을 형성하는 단계;
    상기 브리지 부분과 상기 라인형 패턴의 연결 부분을 가로지르는 스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
    상기 스페이서 패턴이 중첩된 상기 연결 부분을 선택적으로 제거하여 상기 브리지 부분을 상기 라인형 패턴으로부터 이격된 패드(pad)형 패턴으로 분리하는 단계를 포함하는 반도체 소자 형성 방법.
  6. 제5항에 있어서,
    상기 라인형 패턴들의 배열을 형성하는 단계는
    상기 라인형 패턴들 중 홀수 번째에 위치하는 제1라인형 패턴들의 배열 레이아웃(layout) 및 짝수 번째에 위치하는 제2라인형 패턴들의 배열 레이아웃을 분리하고, 어느 하나의 상기 제1라인형 패턴은 측방향으로 돌출되는 제1브리지 부분을 가지고 어느 하나의 상기 제2라인형 패턴은 상기 제1브리지 부분에 일부가 중첩되는 제2브리지 부분을 측방향으로 돌출되도록 가지는 단계;
    상기 제1라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
    상기 제2라인형 패턴들의 배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법.
  7. 제5항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 브리지 부분을 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
    상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.
  8. 제5항에 있어서,
    상기 패드(pad)형 패턴을 분리하는 단계는
    상기 스페이서 패턴을 상측 표면을 노출하는 컷팅 마스크층(cutting mask layer)을 형성하는 단계;
    상기 스페이서 패턴을 선택적으로 제거하여 상기 스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
    상기 컷팅 마스크 패턴에 노출된 상기 라인형 패턴 부분을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법.
  9. 반도체 기판의 제1영역 상에 반복 배치된 라인(line)형 제1패턴들의 배열 및 제2영역 상에 반복 배치된 라인형 제2패턴들의 배열 및 상기 라인형 제2패턴들 중 이웃하는 라인형 제2패턴들 사이에 연결되는 브리지(bridge) 부분을 더블 패터닝 기술(DPT)로 형성하는 단계;
    상기 라인형 제1패턴들을 가로지르는 제1스페이서 패턴 및 상기 브리지 부분과 상기 라인형 제2패턴의 연결 부분을 가로지르는 제2스페이서 패턴을 스페이서 패터닝 기술(SPT)로 형성하는 단계; 및
    상기 제1 및 제2스페이서 패턴이 중첩된 부분을 선택적으로 제거하여 상기 라인형 제1패턴으로부터 다수 개로 분리된 제2패드형 패턴들 및 상기 브리지 부분을 상기 라인형 제2패턴으로부터 분리한 제2패드(pad)형 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 라인형 제1 및 제2패턴들의 배열을 형성하는 단계는
    상기 라인형 제1패턴들 중 홀수 번째에 위치하는 제1라인형 제1패턴들 및 상기 라인형 제2패턴들 중 홀수 번째에 위치하는 제1라인형 제2패턴들을 포함하는 배열 제1레이아웃(layout)과,
    상기 라인형 제1패턴들 중 짝수 번째에 위치하는 제2라인형 제1패턴들 및 상기 라인형 제2패턴들 중 짝수 번째에 위치하는 제2라인형 제2패턴들을 포함하는 제2배열 레이아웃을 분리하고, 어느 하나의 상기 제1라인형 제2패턴은 측방향으로 돌출되는 제1브리지 부분을 가지고 어느 하나의 상기 제2라인형 제2패턴은 상기 제1브리지 부분에 일부가 중첩되는 제2브리지 부분을 측방향으로 돌출되도록 가지는 단계;
    상기 제1배열 레이아웃(layout)을 상기 반도체 기판 상에 제1패턴 전사하는 단계; 및
    상기 제2배열 레이아웃(layout)을 상기 반도체 기판 상에 제2패턴 전사하는 단계를 포함하는 반도체 소자 형성 방법.
  11. 제10항에 있어서,
    상기 제1브리지 부분은
    이웃하는 다른 상기 제1라인형 제2패턴에 연결되는 반도체 소자 형성 방법.
  12. 제10항에 있어서,
    상기 제2브리지 부분은
    이웃하는 다른 상기 제2라인형 제2패턴에 연결되는 반도체 소자 형성 방법.
  13. 제9항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 브리지 부분을 덮는 컷팅 예비마스크 패턴(cutting pre-mask pattern)을 형성하는 단계; 및
    상기 컷팅 예비마스크 패턴의 측벽에 상기 스페이서 패턴을 부착하는 단계;를 포함하는 반도체 소자 형성 방법.
  14. 제9항에 있어서,
    상기 제1 및 제2패드(pad)형 패턴을 분리하는 단계는
    상기 제1 및 제2스페이서 패턴의 상측 표면을 노출하는 컷팅 마스층(cutting mask layer)을 형성하는 단계;
    상기 제1 및 제2스페이서 패턴을 선택적으로 제거하여 상기 제1 및 제2스페이서 패턴이 중첩된 부분을 노출하는 컷팅 마스크 패턴을 형성하는 단계; 및
    상기 컷팅 마스크 패턴에 노출된 상기 라인형 제1 및 제2패턴 부분들을 선택적으로 제거하는 단계를 포함하는 반도체 소자 형성 방법.
  15. 제9항에 있어서,
    상기 제1영역은
    셀 소자들이 배치되는 셀 영역이고
    상기 제2영역은 페리(peripheral) 소자들이 배치되는 페리 영역 또는 코어(core) 영역인 반도체 소자 형성 방법.
  16. 제9항에 있어서,
    상기 제1패드형 패턴은
    디램(DRAM) 소자의 셀 커패시터(cell capacitor)의 스토리지 노드 콘택(storage node contact)을 제공하는 패턴으로 형성되는 반도체 소자 형성 방법.
  17. 제9항에 있어서,
    상기 제2패드형 패턴은
    디램(DRAM) 소자의 페리(peripheral) 영역 또는 코어 영역에 위치하는 금속 콘택(metal contact)에 중첩되는 패턴으로 형성되고,
    상기 라인형 제2패턴은 상기 페리 영역에 구성되는 페리 회로 배선을 제공하는 패턴으로 형성되는 반도체 소자 형성 방법.
  18. 제9항에 있어서,
    상기 제2패드형 패턴은
    상기 라인형 제2패턴의 끝단부와 상기 제2스페이서 패턴의 폭만큼 이격되어 위치하는 반도체 소자 형성 방법.
  19. 제9항에 있어서,
    상기 제2패드형 패턴은
    이웃하는 두 개의 상기 라인형 제2패턴의 끝단부들이 측면에 대향되도록 위치하는 반도체 소자 형성 방법.
  20. 제9항에 있어서,
    상기 제2패드형 패턴은
    상기 라인형 제2패턴들에 의해 둘러싸이고 상기 라인형 제2패턴들과 이격되도록 형성되는 반도체 소자 형성 방법.
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US11114445B2 (en) 2019-10-15 2021-09-07 Samsung Electronics Co., Ltd. Semiconductor device
US11355498B2 (en) 2019-10-04 2022-06-07 Samsung Electronics Co., Ltd. Integrated circuit device and manufacturing method thereof
KR20220091638A (ko) 2020-12-23 2022-07-01 박한별 스마트 흰지팡이
US12027456B2 (en) 2020-07-08 2024-07-02 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180016841A (ko) * 2016-08-08 2018-02-20 삼성전자주식회사 반도체 장치의 제조 방법
US11355498B2 (en) 2019-10-04 2022-06-07 Samsung Electronics Co., Ltd. Integrated circuit device and manufacturing method thereof
US11963344B2 (en) 2019-10-04 2024-04-16 Samsung Electronics Co., Ltd. Integrated circuit device and manufacturing method thereof
US11114445B2 (en) 2019-10-15 2021-09-07 Samsung Electronics Co., Ltd. Semiconductor device
US12027456B2 (en) 2020-07-08 2024-07-02 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
KR20220091638A (ko) 2020-12-23 2022-07-01 박한별 스마트 흰지팡이

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