KR20090098033A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터는 투명한 채널층과, 채널층과 접하며 투명한 게이트 절연층과, 채널층 상에 배치되는 보호막, 및 채널층에 결합되는 소스/드레인과 게이트 절연층을 게재하여 채널층과 마주하는 게이트를 구비하고, 보호막이 폴리이미드류, 포토아크릴류 및 SOG류 중에서 선택되는 적어도 어느 하나를 포함한다.
산화물 TFT, 투명 TFT, passivation layer, 보호막 재료, photopatternable
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 평판 표시장치에 이용되는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 기판 위에 반도체 박막을 이용하여 만든 전계효과 트랜지스터로서, 유기전계발광 표시장치(organic light emitting display, OLED)나 액정표시장치(liquid crystal display, LCD)와 같은 평판 표시장치에서 화소(pixel)를 동작시키는 전류 구동 소자나 스위칭 소자 등으로 광범위하게 사용되고 있다.
한편 근래 들어 충격에 의해 잘 깨어지지 않고 구부리거나 접을 수 있는 전자 회로 기판이 미래 산업에 필수적인 요소가 될 것으로 예상되고 있으며, 이러한 요구를 충족시킬 수 있는 유기 TFT의 개발이 본격적으로 진행되고 있다.
또한 비정질 실리콘(a-Si)의 장점인 전압 균일도와 저온폴리실리콘(LTPS)의 장점인 높은 전자 이동도를 구현할 수 있어 패널 수명 향상과 고해상도에 유리한 산화물 TFT의 연구가 본격적으로 진행되고 있다.
특히 산화물을 이용한 TFT OLED(organic light emitting diode) 패널 생산공정은 PE-CVD(화학기상증착)와 같은 고온 증착공정을 하지 않고도 상온에서 바로 스퍼터로 박막을 증착할 수 있기 때문에 기존의 실리콘을 이용한 생산공정보다 공정이 단순하다. 따라서, 산화물 TFT OLED 패널 생산공정은 제조원가를 크게 낮출 수 있어 차세대 기술로 꼽히고 있다.
하지만, 산화물 반도체는 아직까지 최적 공정 개발이 완료되지 못하였고, 이에 따른 박막 트랜지스터의 특성 저하 및 산포 불균일이 해결되어야 할 목표로 남아 있다.
산화물 TFT 특성 산포에 나쁜 영향을 미치는 원인으로는 산화물 반도체 물질이 화학기상증착(CVD), 물리기상증착(PVD) 등의 성막 공정이나 건식식각(dry etch) 공정에서 발생하는 플라즈마의 이온 충격 영향(ion bombardment effect)이나 조사 영향(radiation effect) 등에 민감하기 때문이다. 이러한 영향으로 인해 산화물 TFT 소자의 특성이 저하되고, TFT 어레이 기판의 TFT 소자 산포도가 저하된다.
전술한 성막 공정과 건식식각 공정은 하부 게이트 구조 및 상부 게이트 구조를 갖는 TFT 제조기술에서 식각방지막(etch stop layer), 콘택홀(contact hole), 소스 및 드레인 전극의 형성 공정에 필수적으로 사용되기 때문에 각 공정에서 액티브 층(active layer)에 악영향을 미치지 않는 공정 및 재료 개발이 요구되고 있다.
본 발명의 목적은 산화물 TFT 특성에 악영향을 미칠 수 있는 이온 충격(ion bombardment)이나 조사(radiation) 등이 발생하는 플라즈마 공정을 사용하지 않고 포토리소그래피 기술을 통해 패터닝 할 수 있는 재료를 이용하여 특성 저하를 방지하고 산포를 향상시킬 수 있는 박막 트랜지스터 구조 및 그 제조방법을 제공하는 데 있다.
또한 본 발명의 목적은 TFT 어레이 기판에서 산화물 TFT 소자의 특성 및 산포를 향상시킬 수 있는 박막 트랜지스터 구조 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제1 측면에 의하면, 투명한 채널층; 채널층과 접하며 투명한 게이트 절연층; 채널층 상에 배치되는 보호막; 및 채널층에 결합되는 소스 및 드레인과 게이트 절연층을 게재하여 채널층과 마주하는 게이트를 구비하고, 보호막이 폴리이미드류, 포토아크릴류 및 SOG류 중에서 선택되는 적어도 어느 하나를 포함하는 박막 트랜지스터가 제공된다.
상기 박막 트랜지스터는 채널층과 소스/드레인 사이에 위치하는 플라즈마 처리층을 더 포함할 수 있다.
본 발명의 제2 측면에 의하면, 기판상에 투명한 채널층을 형성하는 단계; 채널층 상에 폴리이미드류, 포토아크릴류, 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 보호막을 도포하는 단계; 및 보호막을 열처리 또는 광처리를 통 해 경화하는 단계를 포함하는 박막 트랜지스터 제조방법이 제공된다.
본 발명의 제3 측면에 의하면, 기판상에 투명한 채널층을 형성하는 단계; 채널층 상에 폴리이미드류, 포토아크릴류, 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 보호막을 도포하는 단계; 보호막 상에 포토레지스트를 도포하는 단계; 포토레지스트를 포토마스크를 통해 노광하고 현상하는 단계; 및 보호막을 습식식각하여 패터닝하는 단계를 포함하는 박막 트랜지스터 제조방법이 제공된다.
본 발명의 제4 측면에 의하면, 기판상에 투명한 채널층을 형성하는 단계; 및 채널층 상에 폴리이미드류, 포토아크릴류 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 필름 형태의 보호막을 부착하는 단계를 포함하는 박막 트랜지스터 제조방법이 제공된다.
상기 박막 트랜지스터 제조방법은 보호막의 비아홀을 통해 노출되는 채널층을 플라즈마 처리하는 단계를 더 포함할 수 있다.
본 발명의 트랜지스터 및 그 제조방법은 기존의 성막 공정이나 건식식각 공정에서 발생하는 플라즈마에 의한 이온 충격이나 조사 등으로 인해 산화물 TFT 소자의 특성이 저하하는 것을 방지할 수 있다. 또한, 평판 표시장치의 화소 스위칭 소자나 전류 구동 소자로 이용되는 TFT 어레이에서 산화물 TFT 소자의 산포를 향상시킬 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속 하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1a를 참조하면, 박막 트랜지스터는 하부 게이트 구조를 구비하며 기판(10), 버퍼층(11), 게이트(12), 투명한 재료를 포함한 게이트 절연막(13), 투명한 재료를 포함한 채널층(14), 보호막(15), 및 소스/드레인(16)을 포함한다.
본 실시예의 박막 트랜지스터는 채널층(14)의 열화를 방지하기 위해 설치되는 보호막(15)이 포토패든어블(photopatternable) 한 재료를 포함하는 것을 주된 특징으로 한다.
포토패든어블 한 재료는 리소그래피(photolithography) 공정을 통해 직접 패터닝 할 수 있는 재료나 포토레지스트(photoresist)를 이용하여 패터닝 할 수 있는 재료를 포함한다. 이러한 재료는 폴리이미드류, 포토아크릴류, SOG(spin on glass)류 등을 포함한다. 전술한 보호막(15)은 300 내지 3000 옹스트롬(angstrom) 정도의 두께로 형성된다.
기판(10)은 투명하거나 휘어질 수 있도록 만들어진 재료를 포함할 수 있다. 기판(10)은 실리콘, 유리, 플라스틱, 사파이어 등으로 형성될 수 있다.
채널층(14)은 실질적으로 절연성을 갖고 실질적으로 투명한 재료를 포함한 다. 채널층(14)은 ZnO, SnO2, ZnSnO, CdSnO, GaSnO, TiSnO, ZnInO, ZnGaO, GaInZnO, CuAlO, SrCuO, LaCuOS 등의 산화물 계열의 반도체 재료로 형성될 수 있다.
게이트 절연막(13)은 실질적으로 투명한 재료를 포함하고, 채널층(14)과 계면을 정의하도록 채널층(14)에 인접하게 배치된다. 게이트 절연막(13)은 산화막, 질화막 또는 이들의 다중층이나 기타 투명 절연성 재료 등으로 형성되며, 이에 한정되지는 않는다.
게이트(12), 소스 및 드레인(16)은 투명하거나 반투명한 재료로 형성되는데, 전도성과 투명성이 양호한 금속 예컨대, ITO(induim tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성될 수 있으며, 이에 한정되지는 않는다.
본 명세서에서, 전술한 "소스", "드레인", "게이트"는 트랜지스터 회로를 구성하기 위해 사용되는 3단자 전계효과트랜지스터(FET)의 절연성 소스 터미널, 드레인 터미널, 게이트 터미널을 각각 의미한다.
"절연성" 또는 "실질적으로 절연성"은 약 1010Ω㎝ 이상의 저항을 갖는 절연성 재료 및 약 103Ω㎝ 내지 약 1010Ω㎝의 저항을 갖는 반절연성 재료(semi-insulating material)를 포함하는 것으로 사용된다.
"투명한" 또는 "실질적으로 투명한"은 전자기 스펙트럼의 가시영역 및/또는 일부 자외선영역의 대부분의 빛을 흡수하지 않는 재료나 구조를 의미한다.
"채널층"은 채널 영역과 이 채널 영역의 양단에 위치하며 소스 및 드레인에 전기적으로 연결되는 소스 영역 및 드레인 영역을 포함한 반도체층을 의미한다.
"상부" 및 "하부"는 기판상의 임의의 층이 있을 때, 이 층의 하부를 기판이 위치하는 쪽으로 하고, 그 층의 상부를 기판이 위치한 반대쪽으로 하는 것을 의미한다.
본 실시예의 박막 트랜지스터는 채널층(14) 상부에 위치하는 보호막(15)을 포토패든어블 한 재료를 이용하여 배치하기 때문에 제조공정상 플라즈마 공정을 이용하지 않을 수 있으며, 따라서 플라즈마 공정에 의한 채널층(14)과 소자 전체에 대한 악영향을 방지할 수 있어 소자 특성이 우수하고 소자들의 산포를 균일하게 하는 장점이 있다. 예를 들면, 기존의 박막 트랜지스터에서 투명 반도체층은 소스/드레인을 건식식각하는 경우 식각공정시 발생하는 플라즈마에 의해 ZnO와 같은 투명 반도체층의 표면의 산소가 없어져(deficiency), 전기전도도가 급증하는 문제가 발생할 수 있지만, 본 발명은 투명 반도체층 상부의 보호막을 플라즈마 공정을 이용하지 않는 재료로 설치함으로써 전술한 문제가 발생하는 것을 방지하여 박막 트랜지스터의 특성 및 산포를 향상시킬 수 있다.
전술한 본 발명의 박막 트랜지스터의 특징을 고려할 때, 본 발명은 상부 게이트 구조의 박막 트랜지스터에도 용이하게 적용할 수 있다.
도 1b에 도시한 바와 같이, 상부 게이트 구조의 박막 트랜지스터는 기판(20), 버퍼층(21), 실질적으로 절연성을 갖고 실질적으로 투명한 채널층(22), 채널층(22) 상부에 배치되는 보호막(23), 소스/드레인(24), 실질적으로 투명한 게이트 절연막(25), 및 게이트(26)를 포함한다. 여기서, 보호막(23)은 전술한 포토패든 어블 한 재료로 이루어진다.
이와 같이, 본 발명의 박막 트랜지스터는 하부 또는 상부 게이트 구조 모두에 적용 가능하다. 따라서 이하의 설명에서는 하부 게이트 구조의 박막 트랜지스터를 예를 들어 설명한다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2를 참조하면, 박막 트랜지스터는 실질적으로 절연성을 갖고 실질적으로 투명한 재료를 포함한 채널층(14)과, 이 채널층(14)의 상부에 배치되며 포토패든어블 한 광감응성(photosensitized) 재료를 포함한 보호막(15)과, 보호막(15)의 비아홀을 통해 채널층(14)에 접하는 소스/드레인(16)과, 채널층(14)과 소스/드레인(16) 사이에 배치되는 플라즈마 처리층(17)을 포함한다.
채널층(14)과 소스/드레인(16)의 계면상에 플라즈마 처리층(17)을 형성하면, 이들 계면에서의 접촉 저항(contact resistance)이 감소되어 채널층(14)와 소스/드레인(16) 간의 전기전도성이 향상된다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도이다.
도 3a에 도시한 바와 같이, 먼저 기판(10) 상에 버퍼층(11), 게이트(12), 게이트 절연막(13)을 순차적으로 형성하고, 게이트 절연막(13) 상에 실질적으로 절연성을 갖고 실질적으로 투명한 재료를 도포하여 준채널층(14a)을 형성한다. 여기서 준채널층(14a)은 패터닝 이전 상태를 구비한다. 그리고, 도 3b에 도시한 바와 같이 준채널층(14a)을 패터닝하여 원하는 패턴을 갖는 채널층(14)으로 형성한다.
다음, 도 3c에 도시한 바와 같이, 채널층(14) 상에 포토패든어블 한 재료를 도포하여 준보호막(15a)을 형성한다. 여기서 준보호막(15a)은 패터닝 이전 상태를 구비한다. 준보호막(15a)은 액체 형태의 재료로 도포법으로 형성할 수 있는데, 도포법으로는 스핀 코팅(spin coating), 바 코팅(bar coating), 슬릿 코팅(slit coating), 딥 코팅(dip coating), 롤 코팅(roll coating), 스프레이 코팅(spray coating) 등을 이용할 수 있다. 액체 형태의 재료는 폴리이미드 등의 폴리이미드류, 아크릴 등의 포토아크릴류, SOG류 등을 포함한다. 그리고 준보호막(15a)은 소프트 베이킹(soft baking)과 같은 열처리 또는 광처리를 통해 안정화될 수 있다. 이때, 열처리 온도는 사용하는 물질 종류에 따라 80~150℃, 시간은 150~300초까지 사용할 수 있다.
다음, 도 3d에 도시한 바와 같이, 준보호막(15a)을 패터닝하여 원하는 패턴을 갖는 보호막(15)을 형성한다. 이때, 보호막(15)에는 채널층(14) 일부를 노출시키는 비아홀이 형성된다.
다음, 도 3e에 도시한 바와 같이, 보호막(15) 상에 도전 재료를 도포하고 패터닝하여 보호막(15)의 비아홀을 통해 채널층(14)에 전기적으로 연결되는 소스/드레인(16)을 형성한다. 그리고, 이후의 또 다른 비아홀, 픽셀정의막(pixel defining layer) 등의 공정은 기존의 저온폴리실리콘 공정에서 사용하는 일반적인 공정을 이용할 수 있다.
전술한 제조공정은 부분 또는 전체적으로 공정온도가 250℃ 이하의 분위기로 진행할 수 있다. 따라서 플라스틱과 같이 고온 특성에 약한 기판을 이용할 때 더욱 유용하게 적용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도이다.
본 발명의 박막 트랜지스터 제조방법은 보호막(15) 특성 및 TFT 소자 특성을 향상시키기 위하여 별도의 열처리 공정을 추가로 실시할 수 있다.
도 4에 도시한 바와 같이, 본 실시예의 박막 트랜지스터 제조방법에서는 보호막(15) 형성 후에 막을 고형화시키면서 특성을 향상시키기 위하여 보호막(15)이 형성된 도 3d에 도시한 구조에 열(heat) 또는 빛(light)(18)을 가할 수 있다.
이때, 열처리 온도는 보호막(15)의 사용 물질에 따라 130~250℃, 시간은 200초~2시간, 열처리 분위기는 대기, 진공(vacuum), 또는 비활성 가스 조건이 가능하다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도이다.
본 발명의 박막 트랜지스터의 제조방법은 포지티브(positive) 또는 네거티브(negative) 타입의 포토레지스트를 사용하는 기존의 포토리소그래피 기술로 보호막(15)을 형성할 수 있다.
도 5에 도시한 바와 같이, 본 실시예의 박막 트랜지스터 제조방법에서는 도 3c에 도시한 포토패든어블 한 재료를 포함한 준보호막(15a)을 채널층(14) 상부에 형성한 후, 준보호막(15a) 상에 포토레지스트(19a)를 도포하고, 포토마스트(19b)를 통해 자외선(UV)을 조사하여 노광 처리한 후 습식식각 공정으로 현상하여 준보호 막(15a)을 패터닝 할 수 있다. 그리고 이후 공정은 도 4에 도시한 하드 베이킹(hard baking)과 같은 열처리 공정을 통해 경화할 수 있다.
한편, 본 발명은 전술한 제조방법들 이외에 소정 패턴의 보호막(15)을 채널층(14) 상에 직접 도포하는 방법을 이용할 수 있다. 예를 들면, 잉크젯 프린팅(inkjet printing) 기술을 통해 액상의 포토패든어블 한 재료를 채널층(14) 상에 원하는 패턴으로 도포할 수 있다. 이 방법에 따르면, 준보호막(15a)의 패터닝 공정을 생략할 수 있어 제조공정을 단순화할 수 있다.
또 한편으로, 본 발명은 전술한 제조방법들 이외에 소정 패턴을 갖는 필름 형태의 보호막(15)을 채널층(14) 상에 직접 부착하는 방법을 이용할 수 있다. 이 방법에 따르면, 준보호막(15a)의 패터닝 공정뿐 아니라 보호막(15)의 경화(curing) 공정을 생략할 수 있어 제조공정을 더욱 단순화할 수 있다.
또한, 본 발명의 박막 트랜지스터 제조방법은 도 2의 박막 트랜지스터 구조에서 언급한 바와 같이 채널층(14)와 소스/드레인(16) 사이의 접촉 저항을 감소시키기 위하여 플라즈마 처리를 수행할 수 있다. 플라즈마 처리는 보호막(15) 형성 후에 보호막(15)의 비아홀을 통해 노출되는 채널층(14)을 주된 대상으로 수행된다. 플라즈마 처리는 채널층의 특성 저하가 발생하지 않는 수준에서 진행될 수 있으며, 노출된 채널층의 접촉 저항(contact resistance)을 낮추기 위해 실시된다.
전술한 박막 트랜지스터의 제조방법들은 투명한 채널층(14) 위에 막이나 비아홀을 형성할 때 플라즈마 공정을 이용하지 않고 포토리소그래피 기술을 이용하기 때문에 채널층(14) 패터닝 직후의 공정에 의해 채널층(14)에 악영향이 미치는 것을 방지할 수 있다. 즉, 균일한 특성의 박막 트랜지스터를 제공할 수 있다. 또한 본 발명의 박막 트랜지스터가 평판 표시장치의 TFT 어레이 기판에 적용되는 경우, 박막 트랜지스터의 산포를 균일하게 할 수 있다.
도 6은 본 발명의 박막 트랜지스터의 특성을 보여주는 전류-전압 특성 그래프이다.
본 실시예에서는 도 1a에 도시한 것과 같은 구조를 구비한 박막 트랜지스터 12개를 185㎜×200㎜ 크기의 유리 기판상에 배치하여 각 박막 트랜지스터의 특성을 측정하였다. 각 박막 트랜지스터는 유리 기판상에 버퍼층, 게이트, 게이트 절연막이 순차적으로 배치되고, 게이트 절연막 상에 약 1000 옹스트롬 두께의 GaInZnO 채널층과 약 1㎛ 두께의 폴리이미드 보호막이 배치된 구조로 제작되었다.
도 6에 도시한 바와 같이, 12개의 TFT 소자에 대하여 0.1V와 5.1V에 대한 전류-전압 특성을 동시에 측정하였을 때, TFT 특성 균일도(uniformity)가 문턱 전압(Vth), 이동도(mobility), S-펙터(s-factor) 등에서 중심값 대비 ±0.2 이하로 향상된 결과를 나타내었다. 도 6에서 세로축은 전류, 가로축은 전압을 나타내며, 2개의 곡선 그룹들 중 상부 곡선 그룹은 5.1V에서 측정한 12개의 TFT 소자의 전류-전압 특성 그래프들을 나타내고, 하부 곡선 그룹은 0.1V에서 측정한 12개의 TFT 소자의 전류-전압 특성 그래프들을 나타낸다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 제조공정에 대한 단면도.
도 6은 본 발명의 박막 트랜지스터의 특성을 보여주는 전류-전압 특성 그래프.
<도면의 주요부분에 대한 부호의 설명>
10, 20 : 기판 11, 21 : 버퍼층
12, 26 : 게이트 13, 25 : 게이트 절연막
14, 22 : 채널층 15, 23 : 보호막
16, 24 : 소스/드레인 17 : 플라즈마처리층
18 : 열 또는 빛 19a : 포토레지스트
19b : 포토마스크
Claims (15)
- 투명한 채널층;상기 채널층과 접하며 투명한 게이트 절연막;상기 채널층 상에 배치되는 보호막; 및상기 보호막의 비아홀을 통해 상기 채널층에 결합되는 소스/드레인과 상기 게이트 절연막을 게재하여 상기 채널층과 마주하는 게이트를 구비하고,상기 보호막이 폴리이미드류, 포토아크릴류, 및 SOG류 중에서 선택되는 적어도 어느 하나를 포함하는 박막 트랜지스터.
- 제1항에 있어서,상기 채널층과 상기 소스 및 상기 드레인 사이에 위치하는 플라즈마 처리층을 더 포함하는 박막 트랜지스터.
- 제1항에 있어서,상기 채널층은 산화물 반도체로 이루어지는 박막 트랜지스터.
- 제1항에 있어서,상기 기판은 실리콘, 유리, 플라스틱, 사파이어로 이루어진 그룹에서 선택되는 적어도 어느 하나를 포함하는 박막 트랜지스터.
- 기판상에 투명한 채널층을 형성하는 단계;상기 채널층 상에 폴리이미드류, 포토아크릴류, 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 보호막을 도포하는 단계; 및상기 보호막을 열처리 또는 광처리를 통해 경화하는 단계를 포함하는 박막 트랜지스터 제조방법.
- 제5항에 있어서,상기 보호막의 비아홀을 통해 노출되는 상기 채널층을 플라즈마 처리하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 기판상에 투명한 채널층을 형성하는 단계;상기 채널층 상에 폴리이미드류, 포토아크릴류, 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 보호막을 도포하는 단계;상기 보호막 상에 포토레지스트를 도포하는 단계;상기 포토레지스트를 포토마스크를 통해 노광하고 현상하는 단계; 및상기 보호막을 습식식각하여 패터닝하는 단계를 포함하는 박막 트랜지스터 제조방법.
- 제7항에 있어서,상기 보호막의 비아홀을 통해 노출되는 상기 채널층을 플라즈마 처리하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 기판상에 투명한 채널층을 형성하는 단계; 및상기 채널층 상에 폴리이미드류, 포토아크릴류 및 SOG류 재료 중에서 선택되는 적어도 어느 하나를 포함한 필름 형태의 보호막을 부착하는 단계를 포함하는 박막 트랜지스터 제조방법.
- 제9항에 있어서,상기 보호막의 비아홀을 통해 노출되는 상기 채널층을 플라즈마 처리하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 제5항 내지 제10항 중 어느 한 항에 있어서,상기 보호막에 비아홀을 형성하는 단계; 및상기 비아홀을 통해 상기 채널층에 접하도록 상기 보호막 상에 소스/드레인을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 제11항에 있어서,상기 기판상에 게이트를 형성하는 단계; 및상기 게이트의 하부 또는 상부에 투명한 재료를 포함한 게이트 절연막을 형 성하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 제12항에 있어서,상기 기판상에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조방법.
- 제5항 내지 제10항 중 어느 한 항에 있어서,상기 채널층은 산화물 반도체인 박막 트랜지스터 제조방법.
- 제5항 내지 제10항 중 어느 한 항에 있어서,상기 기판은 실리콘, 유리, 플라스틱, 사파이어로 이루어진 그룹에서 선택되는 적어도 어느 하나를 포함하는 박막 트랜지스터 제조방법.
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