KR101316112B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법을 개시한다. 반도체 소자의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 복수의 전극을 형성하는 단계, 상기 반도체층 및 복수의 전극 상에 유전체를 스핀 코팅하여 반도체층의 활성 영역을 덮는 스핀 코팅층을 형성하는 단계, 및 반도체층, 복수의 전극 및 스핀 코팅층 상에 절연 물질을 스핀 코팅하여 패시베이션층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 친환경 기술과 관련하여 전기 자동차, 스마트 그리드 등의 기술 적용에 있어서 높은 전력을 제어할 수 있는 전력 반도체 소자가 급격한 관심을 받고 있다.
전력 반도체 소자는 대표적인 예로 AlGaN/GaN 물질을 이용한 전력 소자를 들 수 있다. 특히, GaAs, InP, GaSb 등과 같은 III-V 족 화합물을 이용한 전력 반도체 소자는 직접천이형 화합물 반도체로 높은 광 흡수계수, 소수 운반자의 수명과 전하 이동도 특성이 우수하다는 장점을 갖는다.
그러나 전력 반도체 소자는 반도체층을 구성하는 AlGaN과 GaN의 격자 상수의 차이로 인해 인장 스트레스, 결합 구조에 의한 자발적 분극 현상, 에너지 밴드갭의 불일치에 의한 현상 등이 발생할 수 있다. 이로 인해, 전력 반도체 소자는 AlGaN과 GaN의 계면에 이차원적인 전자의 축적 현상에 의해 각 단자에 전압을 인가하지 않은 상태에서도 전류가 흐를 수 있도록 열린 채널 상태를 갖는 노멀리 온(Normally-On) 소자로 작동할 수 있다.
그러나 전력 반도체 소자는 컨버터나 인버터와 같은 회로 설계시 복잡해지는 구조 때문에 각 단자에 전압을 주지 않은 상태에서 전류가 흐르지 않는 닫힌 채널 상태의 노멀리 오프(Normally-Off) 소자로 작동할 필요가 있다.
노멀리 오프 작동을 위해 전력 반도체 소자는 MOS(Metal-Oxide-Semiconductor) 구조의 FET(Field Effect Transistor)로 제조될 수 있다. 이러한 MOS 구조로 제작되는 전력 반도체 소자는 플라즈마 화학기상증착(PECVD), 원자층 단위 증착(ALD) 등의 방법을 이용하여 반도체 표면에 유전체가 증착된다.
전력 반도체 소자의 제조 공정에서 유전체를 증착하기 위한 방법 중 화학기상증착 공정 또는 물리기상증착 공정은 진공상태에서 공정을 진행해야 하기 위해 챔버(chamber)를 이용하므로 공정 비용을 상승시킨다. 따라서, 유전체를 증착하기 위한 방법 중 공정 비용을 절감할 수 있는 방안이 요구된다.
상술한 종래 기술의 문제점을 해결하기 위해, 본 발명은 스핀 코팅 방법으로 유전층을 형성하여 공정 비용을 절감할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 반도체층 상에 유전체를 스핀 코팅하여 상기 반도체층의 활성 영역을 덮는 스핀 코팅층을 형성하는 단계, 반도체층 및 스핀 코팅층 상에 복수의 전극을 형성하는 단계, 및 반도체층, 복수의 전극 및 스핀 코팅층 상에 절연 물질을 스핀 코팅하여 패시베이션층을 형성하는 단계를 포함한다.
본 발명의 일 측면에 따르면, 스핀 코팅층을 형성하는 단계에서는 반도체층 상에 유전체를 도포하는 단계, 유전체를 스핀 코팅하는 단계, 스핀 코팅된 유전체를 경화하는 단계, 및 스핀 코팅된 유전체를 식각하여 반도체층의 활성 영역을 덮는 스핀 코팅층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따르면, 스핀 코팅층은 퍼하이드로폴리실라잔(perhydropolysilazane) 또는 벤조사이클로부테인(benzocyclobutene)을 포함하는 SOD(Spin on Dielectric) 물질로 형성될 수 있다.
본 발명의 일 측면에 따르면, 스핀 코팅층은 경화 공정을 통해 SOD 물질이 산화규소 물질로 변환되어 형성될 수 있다.
본 발명의 일 측면에 따르면, 반도체층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 갈륨비소(GaAs), 인화갈륨(GaP), 알루미늄비소(AlAs), 안티몬화알루미늄(AlSb), 인화알루미늄(AlP), 안티몬화갈륨(GaSb), 안티몬화인듐(InSb), 산화아연(ZnO), 탄화규소(SiC), 규소(Si) 및 탄소(C)를 포함하는 군으로부터 하나 이상 또는 그 화합물들을 포함할 수 있다.
상기 목적을 달성하기 위한 구체적인 사항들은 첨부된 도면과 함께 상세하게 후술된 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
전술한 본 발명의 과제 해결 수단 중 하나에 의하면, 본 발명의 일 실시예에 따른 반도체 소자는 스핀 코팅층이 패시베이션층 생성시 플라즈마에 의한 손상으로부터 반도체층 표면을 보호할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 소자는 DC 특성이 향상되는 효과를 보일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 2 내지 도 14는 도 1에 도시된 반도체 소자의 제조 방법에 따른 세부공정을 나타내는 도면들이다.
도 2 내지 도 14는 도 1에 도시된 반도체 소자의 제조 방법에 따른 세부공정을 나타내는 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 기판 상에 버퍼층을 형성하는 단계(S110), 버퍼층 상에 반도체층을 형성하는 단계(S120), 반도체층 상에 SOD 물질을 스핀 코팅하여 스핀 코팅층을 형성하는 단계(S130), 반도체층 및 스핀 코팅층 상에 복수의 전극을 형성하는 단계(S140) 및 반도체층, 스핀 코팅층 및 복수의 전극 상에 절연 물질을 스핀 코팅하여 페시베이션층을 형성하는 단계(S150)를 포함한다.
여기서는 도 2 내지 도 14를 더 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다.
단계 S110에서는 도 2를 참조하여 절연성 물질로 구성된 기판 상에 절연성 물질로 버퍼층(120)을 형성한다. 구체적으로 기판을 세척하고 기판 상에 절연성 물질을 도포, 증착 또는 성막하여 버퍼층(120)을 형성할 수 있다. 여기서 버퍼층(120)은 기판(110)의 표면을 평탄화하기 위해 형성할 수 있다. 또한, 버퍼층(120)은 추후 상부에 형성될 반도체층(130)의 에피택셜 성장시 누설전류를 방지하기 위해 기판(110) 상에 형성할 수 있다.
단계 S120에서는 도 3을 참조하여 버퍼층(120) 상에 반도체 물질을 에피텍시 성장시켜 반도체층(130)을 형성할 수 있다.
여기서 반도체층(130)은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 갈륨비소(GaAs), 인화갈륨(GaP), 알루미늄비소(AlAs), 안티몬화알루미늄(AlSb), 인화알루미늄(AlP), 안티몬화갈륨(GaSb), 안티몬화인듐(InSb), 산화아연(ZnO), 탄화규소(SiC), 규소(Si) 및 탄소(C)를 포함하는 군으로부터 하나 이상 또는 그 화합물들로 형성할 수 있다. 다만, 반도체층(130)은 이에 한정되는 것은 아니며, 다른 물질 혹은 다른 구조로 증착된 에피텍시로 이루어질 수 있으며 그 두께에 영향을 받지 않는다.
본 발명의 일 실시예에서는 반도체층(130)을 질화갈륨(GaN)층(140) 및 알루미늄질화갈륨(AlGaN)층(150)의 이종접합 구조로 형성할 수 있다.
구체적으로 GaN층(140)은 버퍼층(120)의 상부에 형성할 수 있다. 또한, AlGaN층(140)은 GaN층(140)의 상부에 형성할 수 있다. 특히, AlGaN층(140)은 각 원소(Al, Ga 및 N)의 다양한 조성비를 이용하여 형성할 수 있다.
여기서 GaN층(140) 및 AlGaN층(140)은 다양한 증착 방법을 통해 형성할 수 있다. 예를 들면, GaN층(140) 및 AlGaN층(140)은 메탈유기 화학기상증착 방법을 이용하여 형성할 수 있다.
한편, 단계 S120에서는 도 4 및 도 5를 참조하여 반도체층(130)을 패터닝할 수도 있다. 예를 들면, 반도체층(130) 상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴(250)을 형성한 후 건식 식각으로 반도체층(130)의 GaN층(140) 또는 AlGaN층(140)을 패터닝할 수 있다.
단계 S130에서는 도 6을 참조하여 반도체층(130) 상에 SOD 물질을 스핀 코팅하여 스핀 코팅층을 형성한다. 특히, 단계 S130에서는 상온 및 상압의 공정 환경에서 SOD 물질을 스핀 코팅하여 스핀 코팅층을 형성할 수 있다.
여기서는 도 7 내지 도 9를 참조하여 단계 S130를 상세하게 설명한다.
우선, 도 7을 참조하여 스핀 코팅 장치(50) 위에 기판(110)을 고정시키고 노즐(210)을 기판(110) 위에 배치한다.
다음, 도 8을 참조하여 기판(110) 상에 SOD 물질(310)을 떨어뜨린다. 여기서 노즐(210)을 통해 미리 설정된 양만큼 SOD 물질(310)을 떨어뜨릴 수 있다.
다음, 도 9를 참조하여 스핀 코팅 장치(50)에 고정된 기판(110)을 회전시킨다. 여기서 스핀 코팅 장치(50)는 기판(110)을 회전시켜 SOD 물질(310)을 골고루 퍼트린다. 특히, 스핀 코팅 장치(50)는 회전 속도 및 회전 시간의 설정에 따라 SOD 물질(310)로 이루어진 스핀 코팅층의 두께를 조절할 수 있다. 예를 들면, 스핀 코팅 장치를 이용하여 약 1000rpm으로 약 40초 동안 기판을 회전시켜서 SOD 물질(310)을 퍼트릴 수 있다. 특히, 스핀 코팅층의 두께는 약 50nm ~ 약 1000nm로 형성할 수 있다. 한편, SOD 물질(310)의 희석도와 종류를 다양하게 설정하여 스핀 코팅층의 두께를 조절할 수도 있다.
다음, 코팅된 SOD 물질을 경화시키는 경화 공정을 진행한다. 여기서 SOD 물질은 경화 공정을 통해 산화규소로 변환될 수 있다. 예를 들면, 약 180℃의 고온 플레이트에서 약 3분간 SOD 물질을 1차로 베이크(bake)하고, 약 400℃의 고온 플레이트에서 SOD 물질을 약 10분간 2차로 베이크하여 경화 공정을 진행할 수 있다.
다음, 도 10을 참조하여 베이크된 스핀 코팅층(155)의 일부를 식각한다. 여기서는, 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180) 사이에 배치된 스핀 코팅층(155)을 제외하고 나머지를 식각하여 제거한다. 이때, 스핀 코팅층(155)은 습식 식각 방식으로 식각할 수 있다. 예를 들면, 단계 S140에서는 BOE(Buffered Oxide Etchant) 용액을 이용하여 스핀 코팅층(155)을 습식 식각할 수 있다.
단계 S140에서는 소스 전극 및 드레인 전극을 형성하는 단계 및 게이트 전극을 형성하는 단계를 포함한다.
우선, 도 11을 참조하여 반도체층(130) 및 스핀 코팅층(155) 상에 포토레지스트를 도포하고 소스 전극(160)과 드레인 전극(170)에 상응하는 패턴을 만들도록 포토레지스트 패턴(250)을 형성한다. 다음, 반도체층(130) 또는 포토레지스트 패턴(250) 상에 전자빔 증착 방식으로 오믹 메탈(Ohmic metal)(165)을 증착한다.
다음, 포토레지스트 패턴(250)을 제거하고 오믹 메탈(165)을 고온 어닐링(annealing)하여 도 5에 도시된 바와 같이 반도체층(130) 또는 스핀 코팅층(155) 상에 소스 전극(160)과 드레인 전극(170)을 형성한다.
예를 들면, 전자총 증발기(e-gun evaporator)를 이용하여 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au) 등의 오믹 메탈을 반도체층(130) 상에 증착한 후 리프트 오프를 이용하여 포토레지스트 패턴을 제거하고 반도체층(130)에 오믹 접합된 오믹 메탈을 약 870℃의 질소 분위기에서 약 30초 동안 어닐링하여 소스 전극(160) 및 드레인 전극(170)을 형성할 수 있다.
여기서 소스 전극(160)은 반도체층(130) 상의 일측에 형성할 수 있다. 또한, 드레인 전극(170)은 반도체층(130) 상의 타측에 소스 전극(160)으로부터 이격하여 형성할 수 있다.
게이트 전극(180)을 형성하는 단계는 도 12를 참조하여 설명한다.
우선, 소스 전극(160)과 드레인 전극(170)이 사이에 반도체층(130)의 활성 영역을 덮는 스핀 코팅층(155)이 노출되도록 포토레지스트 패턴(250)을 형성한다. 다음, 스핀 코팅층(155) 또는 포토레지스트 패턴(250) 상에 게이트 메탈(185)을 증착한다.
다음, 리프트 오프를 이용하여 포토레지스트 패턴(250)을 제거하여 소스 전극(160)과 드레인 전극(170) 사이에 게이트 전극(180)을 형성한다. 여기서, 게이트 전극(180)은 단방향성 접합을 위한 쇼트키(shotkky) 접합을 통해 반도체층(130) 상에 형성될 수 있다.
155155155155
단계 S150에서는 도 13을 참조하여 스핀 코팅층(155), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180) 상에 절연 물질을 스핀 코팅하여 패시베이션층(200)을 형성한다. 여기서는, 질화산소(SiO) 또는 질화규소(SiN) 등의 절연 물질을 스핀 코팅하여 패시베이션층(200)을 형성할 수 있다.
단계 S150 이후 도 14를 참조하여 소스 전극(160)과 드레인 전극(170)을 노출시키는 패드 오픈 공정을 더 진행할 수 있다. 패드 오픈 공정에서는 ICP(Inductively Coupled Plasma)-RIE(Reactive Ion Etch) 기술과, 산소 애싱(Ashing) 기술을 이용하여 패시베이션층(200)의 일부분(소스 전극(160) 및 드레인 전극(170)과 중첩된 영역을 식각할 수 있다.
본 발명의 일 실시예에 따른 반소체 소자의 제조 방법에 따르면, 상온 또는 상압에서 스핀 코팅 공정으로 스핀 코팅층 및 패시베이션층을 형성할 수 있다. 본 발명의 일 실시예에 따른 반소체 소자의 제조 방법은 플라즈마 기상 증착 또는 화학 기상 증착 방법으로 유전체를 증착하는 공정을 스핀 코팅 공정으로 대체하여 고온 또는 진공 상태를 만들기 위한 챔버를 사용하지 않으므로 공정 비용을 절감할 수 있다. 또한, 증착되는 속도가 느린 기상 증착 공정을 스핀 코팅 공정으로 대체하여 공정 시간을 줄일 수 있다
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 버퍼층
130: 반도체층
140: GaN층
150: AlGaN층
160: 소스 전극
170: 드레인 전극
180: 게이트 전극
155: 스핀 코팅층
200: 패시베이션층
120: 버퍼층
130: 반도체층
140: GaN층
150: AlGaN층
160: 소스 전극
170: 드레인 전극
180: 게이트 전극
155: 스핀 코팅층
200: 패시베이션층
Claims (5)
- 반도체 소자의 제조 방법에 있어서,
기판 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 스핀 코팅이 가능한 유전체로 스핀 코팅을 실시하여 상기 반도체층의 활성 영역을 덮는 스핀 코팅층을 형성하는 단계;
상기 반도체층 및 상기 스핀 코팅층 상에 복수의 전극을 형성하는 단계; 및
상기 반도체층, 상기 복수의 전극 및 상기 스핀 코팅층 상에 절연 물질을 스핀 코팅하여 패시베이션층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,
상기 스핀 코팅층을 형성하는 단계에서는
상기 반도체층 상에 유전체를 도포하는 단계;
상기 유전체를 스핀 코팅하는 단계;
스핀 코팅된 상기 유전체를 경화하는 단계; 및
스핀 코팅된 상기 유전체를 식각하여 상기 반도체층의 활성 영역을 덮는 상기 스핀 코팅층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2 항에 있어서,
상기 스핀 코팅층은 퍼하이드로폴리실라잔(perhydropolysilazane) 또는 벤조사이클로부테인(benzocyclobutene)을 포함하는 SOD(Spin on Dielectric) 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3 항에 있어서,
상기 스핀 코팅층은 경화 공정을 통해 상기 SOD 물질이 산화규소 물질로 변환되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서,
상기 반도체층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 갈륨비소(GaAs), 인화갈륨(GaP), 알루미늄비소(AlAs), 안티몬화알루미늄(AlSb), 인화알루미늄(AlP), 안티몬화갈륨(GaSb), 안티몬화인듐(InSb), 산화아연(ZnO), 탄화규소(SiC), 규소(Si) 및 탄소(C)를 포함하는 군으로부터 하나 이상 또는 그 화합물들을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|
| KR1020120090969A KR101316112B1 (ko) | 2012-08-20 | 2012-08-20 | 반도체 소자의 제조 방법 |
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|---|---|
| KR101316112B1 true KR101316112B1 (ko) | 2013-10-11 |
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| KR1020120090969A KR101316112B1 (ko) | 2012-08-20 | 2012-08-20 | 반도체 소자의 제조 방법 |
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| KR (1) | KR101316112B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090041100A (ko) * | 2007-10-23 | 2009-04-28 | 고려대학교 산학협력단 | 투명 박막 트랜지스터 및 그 제조방법 |
| KR101015338B1 (ko) * | 2008-03-13 | 2011-02-16 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터의 제조방법 |
-
2012
- 2012-08-20 KR KR1020120090969A patent/KR101316112B1/ko not_active IP Right Cessation
Patent Citations (2)
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