KR102281848B1 - 박막 트랜지스터 제조 방법과 박막 트랜지스터 - Google Patents

박막 트랜지스터 제조 방법과 박막 트랜지스터 Download PDF

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Abstract

본 발명은 박막 트랜지스터 제조 방법과 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 장벽층을 형성하는 단계; 상기 장벽층 위에 반도체 층을 형성하는 단계; 상기 반도체 층 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 플라즈마 열처리 또는 어닐링 공정을 통해 상기 게이트 전극의 외곽에 오프셋 영역을 형성하는 단계; 상기 게이트 전극의 오프셋 영역을 식각하는 단계; 상기 게이트 전극의 아래에 위치한 게이트 절연막을 제외한 게이트 절연막을 식각하는 단계; 상기 게이트 전극 위에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 식가 처리한 후 소스 전극과 드레인 전극을 형성하는 단계;를 포함한다.

Description

박막 트랜지스터 제조 방법과 박막 트랜지스터 {THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 제조 방법과 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발광 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
박막 트랜지스터의 반도체는 비정질 규소(amorphous silicon) 또는 다결정 규소(crystalline silicon) 등으로 이루어진다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 많이 사용되고, 다결정 규소는 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진다.
그러나 바텀 게이트 구조의 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있다.
이를 해결하기 위해서, 전자 이동도(carrier mobility)가 우수한 저온 다결정 규소 박막 (low temperature polycrystalline silicon thin film)이 적용된 탑 게이트 구조의 박막 트랜지스터가 사용되기도 한다. 그러나 저온 다결정 규소 박막을 사용하는 트랜지스터는 상대적으로 제조 공정이 복잡하고, 저온 다결정 규소 박막을 포함하는 유기 발광 표시 장치는 대형화될수록 생산성이 크게 저하되는 문제가 발생한다.
따라서, 전자 이동도가 낮은 산화물 반도체의 채널을 최소화하여 표시 장치의 대면적화를 구현할 수 있는 탑 게이트 구조의 박막 트랜지스터를 개발하기 위한 연구가 지속되고 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 산화물 반도체 층을 포함하는 탑 게이트 구조의 박막 트랜지스터를 통해 소스 전극과 드레인 전극 사이의 반도체 층에 형성되는 채널 길이를 최소화할 수 있는 박막 트랜지스터 제조 방법을 제공하는 것을 목적으로 한다.
그리고 종래의 공정을 통해 채널 길이를 최소화하여 표시 장치의 대면적화를 구현할 수 있는 박막 트랜지스터 제조 방법을 제공하는 것을 다른 목적으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 장벽층을 형성하는 단계; 상기 장벽층 위에 반도체 층을 형성하는 단계; 상기 반도체 층 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계; 플라즈마 열처리 또는 어닐링 공정을 통해 상기 게이트 전극의 외곽에 오프셋 영역을 형성하는 단계; 상기 게이트 전극의 오프셋 영역을 식각하는 단계; 상기 게이트 전극의 아래에 위치한 게이트 절연막을 제외한 게이트 절연막을 식각하는 단계; 상기 게이트 전극 위에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 식가 처리한 후 소스 전극과 드레인 전극을 형성하는 단계;를 포함할 수 있다.
상기 게이트 절연막의 상부를 표면처리 하여 저항성 접촉층을 형성하는 단계;를 더 포함할 수 있다.
표면처리는 플라즈마 처리 또는 광 조사 공정으로 수행될 수 있다.
상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 장벽층을 형성하는 단계; 상기 장벽층 위에 반도체 층을 형성하는 단계; 상기 장벽층 위에 소스 전극과 드레인 전극을 형성하는 단계; 상기 소스 전극, 드레인 전극, 및 상기 장벽층 위에 오프셋 층을 형성하는 단계; 상기 소스 전극과 상기 드레인 전극 사이에 형성된 상기 오프셋 층을 식각하는 단계; 상기 오프셋 층과 상기 반도체 층 위에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 포함할 수 있다.
상기 장벽층 위에 저항성 접촉층을 형성하는 단계;를 더 포함할 수 있다.
상기 저항성 접촉층은 ITO(Indium Tin Oxide) 또는 GZO(Gallium-doped　Zinc Oxide) 중의 어느 하나로 이루어질 수 있다.
상기 소스 전극과 상기 드레인 전극 사이에 형성된 상기 오프셋 층을 제거한 이후에 상기 소스 전극과 드레인 전극 위에 형성된 오프셋 층의 사이에 형성된 상기 저항성 접촉층을 식각하는 단계;를 더 포함할 수 있다.
상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀 중의 어느 하나로 이루어질 수 있다.
상기 오프셋 층은 금속 산화물, 산질화 아연(zinc oxynitride), 유기물, SOG(spin on glass) 또는 에어 갭(air gap) 중의 어느 하나로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 장벽층, 상기 장벽층 위에 위치하는 반도체 층, 상기 반도체 층 위에 위치하고, 플라즈마 열처리 공정 또는 어닐링 공정을 통해 오프셋 영역이 형성된 후, 상기 오프셋 영역은 식각 공정에 의해 식각되어 형성되는 게이트 전극, 상기 반도체 층과 게이트 전극 사이에 위치하는 게이트 절연막, 상기 반도체 층의 위에 위치하는 소스 전극과 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극과 상기 반도체 층 및 상기 게이트 전극의 사이에 위치하는 층간 절연막을 포함할 수 있다.
상기 반도체 층 위에 위치하는 저항성 접촉층을 더 포함할 수 있다.
상기 저항성 접촉층은 상기 게이트 절연막을 플라즈마 처리 또는 광조사 공정으로 표면처리하여 형성될 수 있다.
상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 장벽층, 상기 장벽층 위에 위치하는 반도체 층, 상기 반도체 층 위에 일정 거리 떨어져 위치하는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극 위에 위치하는 오프셋 층, 상기 오프셋 층과 상기 반도체 층 위에 위치하는 게이트 절연막, 및 상기 게이트 절연막 위에 위치하는 게이트 전극을 포함할 수 있다.
상기 오프셋 층은 금속 산화물, 산질화 아연(zinc oxynitride), 유기물, SOG(spin on glass) 또는 에어 갭(air gap) 중의 어느 하나로 이루어질 수 있다.
상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀 중의 어느 하나로 이루어질 수 있다.
상기 반도체 층 위에 위치하는 저항성 접촉층을 더 포함할 수 있다.
상기 저항성 접촉층은 ITO(Indium Tin Oxide) 또는 GZO(Gallium-doped　Zinc Oxide) 중의 어느 하나로 이루어질 수 있다.
상기 저항성 접촉층은 상기 소스 전극과 상기 드레인 전극의 아래에만 위치할 수 있다.
상기한 바와 같은 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 의하면, 소스 전극과 드레인 전극 사이의 반도체 층에 형성되는 채널 길이를 최소화할 수 있어, 높은 전류 구동 능력을 확보할 수 있다.
또한, 채널 길이가 최소화됨에 따라, 상대적으로 낮은 전압으로 동일한 구동 전류를 얻을 수 있기 때문에, 전압 스트레스에 의한 영향이 최소화되고, 신뢰성이 향상된다.
또한, 기존의 노광 장비를 통해 채널 길이가 최소화된 박막 트랜지스터를 구현할 수 있어, 표시 장치의 대면적화가 가능하다.
또한, 소스 전극과 드레인 전극 사이의 채널 길이가 감소하여 표시 장치의 전체적인 개구율이 증가한다.
이 도면들은 본 발명의 예시적인 실시예를 설명하는데 참조하기 위함이므로, 본 발명의 기술적 사상을 첨부한 도면에 한정해서 해석하여서는 아니된다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 도시한 평면도이다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 7a 내지 도 7f은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도면에 도시된 바에 한정되지 않으며, 여러 부분 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하에서는 본 발명의 실시예에 따른 박막 트랜지스터의 구조에 대하여 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 도시한 평면도이다. 도 2는 본 발명의 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 게이트 전극이 반도체 층 위에 배치되는 탑 게이트(top gate) 구조의 박막 트랜지스터로, 기판(100) 위에 장벽층(110), 반도체 층(120), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160), 소스 전극(170), 및 드레인 전극(180)이 차례로 형성되어 있다.
구체적으로, 상기 기판(100)의 위에 장벽층(110)이 위치하고, 상기 장벽층(110)의 위에 반도체 층(120)이 위치하며, 상기 반도체 층(120) 위에 게이트 전극(150)이 위치하고, 상기 반도체 층(120)과 상기 게이트 전극(150) 사이에 게이트 절연막(140)이 위치하며, 상기 반도체 층(120) 위에 소스 전극(170)과 드레인 전극(180)이 위치하며, 상기 소스 전극(170) 및 상기 드레인 전극(180)과 상기 반도체 층(120) 및 상기 게이트 전극(150)의 사이에 위치하는 층간 절연막이 위치한다.
상기 게이트 전극(150)은 플라즈마 열처리 공정 또는 어닐링 공정을 통해 오프셋 영역이 형성된 후, 상기 오프셋 영역은 식각 공정에 의해 식각되어 형성된다. 구체적인, 제조 방법은 후술하도록 한다.
상기 반도체 층(120)의 위에는 저항성 접촉층(125)이 더 구비될 수 있다.
상기 기판(100)은 유리, 고분자 또는 실리콘 웨이퍼 등일 수 있고, 상기 게이트 전극(150)은 기판(100)의 일 방향을 따라 형성된 게이트 선(도시되지 않음)과 연결되어 있다. 상기 게이트 전극(150)의 양측에는 전압 인가시 상기 반도체 층(120)과 전기적으로 연결되는 소스 전극(170)과 드레인 전극(180)이 형성되어 있다.
상기 게이트 전극(150), 소스 전극(170), 및 드레인 전극(180)은 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(122)(channel)은 상기 게이트 전극(150)의 아래에 형성되어 있다.
상기 반도체 층(120)은 산화물 반도체, 비정질 규소, 유기물, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 게이트 전극이 반도체 층 위에 배치되는 탑 게이트(top gate) 구조의 박막 트랜지스터로, 기판(200) 위에 장벽층(210), 반도체 층(220), 소스 전극(270), 드레인 전극(280), 오프셋 층(230), 게이트 절연막(240), 및 게이트 전극(250)이 차례로 형성되어 있다.
구체적으로, 기판(200) 위에 장벽층(210)이 위치하고, 상기 장벽층(210) 위에 반도체 층(220)이 위치하며, 상기 반도체 층(220) 위에 일정 거리 떨어져 소스 전극(270)과 드레인 전극(280)이 위치하고, 상기 소스 전극(270)과 드레인 전극(280) 위에 오프셋 층(230)이 위치하며, 상기 오프셋 층(230)과 상기 반도체 층(220) 위에 게이트 절연막(240)이 위치하고, 상기 게이트 절연막(240) 위에 게이트 전극(250)이 위치한다.
이때, 상기 반도체 층(220)과 소스 전극(270)/드레인 전극(280)의 사이에는 저항성 접촉층(225)이 형성될 수 있다. 상기 저항성 접촉층(225)은 소스 전극(270)/드레인 전극(280)과 반도체 층(220) 사이의 접촉 저항을 낮추는 역할을 한다. 상기 저항성 접촉층(225)은 기판(200)의 종류나 공정 조건에 따라 삭제될 수 있다.
상기 저항성 접촉층(225)는 상기 소스 전극(270)과 드레인 전극(280)의 아래에만 위치할 수 있다. 즉, 상기 게이트 전극(250)에 위치한 상기 저항성 접촉층(225)은 식각 공정에 의해 제거될 수 있다. 구체적인 방법은 후술하도록 한다.
상기 기판(200)은 유리, 고분자 또는 실리콘 웨이퍼 등일 수 있고, 상기 게이트 전극(250)은 기판(200)의 일 방향을 따라 형성된 게이트 선(도시되지 않음)과 연결되어 있다. 상기 게이트 전극(250)의 양측에는 전압 인가시 상기 반도체 층(220)과 전기적으로 연결되는 소스 전극(270)과 드레인 전극(280)이 형성되어 있다.
상기 게이트 전극(250), 소스 전극(270), 및 드레인 전극(280)은 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(222)(channel)은 상기 소스 전극(270)과 드레인 전극(280)의 사이에 형성되어 있다.
이하에서는, 상기한 바와 같은 탑 게이트 구조의 박막 트랜지스터의 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 4A 내지 도 4e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 4A에 도시된 바와 같이, 기판(100) 위에는 장벽층(110)(barrier layer)이 형성된다. 상기 장벽층(110)은 차단층(blocking layer) 또는 버퍼층(buffer layer)으로 불리우기도 한다. 상기 장벽층(110)은 질화규소(SiNx), 산화규소(SiOx), 산질화규소(SiOxNy) 등을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있다. 상기 장벽층(110)은 기판(100)의 종류나 공정 조건에 따라 생략될 수 있다.
상기 장벽층(110) 위에는 반도체 층(120)이 형성된다. 상기 반도체 층(120)은 산화물 반도체, 비정질 규소, 유기물, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어질 수 있다.
상기 반도체 층(120)이 산화물 반도체로 이루어지는 경우, 산화물 반도체는 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 또는 아연-주석 산화물(Zn-Sn-O) 중 어느 하나를 포함할 수 있다.
상기 반도체 층(120) 위에는 게이트 절연막(140)이 형성된다. 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 실리콘(SiON) 등의 절연 물질을 포함할 수 있다. 상기 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성될 수 있다.
상기 게이트 절연막(140) 위에는 게이트 전극(150)이 형성된다. 상기 게이트 전극(150)은 구리, 알루미늄, 텅스텐, 티타늄과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
도 4b 및 도 4c에 도시된 바와 같이, 플라즈마 열처리 또는 어닐링 공정을 통해 게이트 전극(150)의 외곽과 게이트 절연막(140)을 산화 시킨 후, 건식 식각(dry etching) 또는 사진 식각(photoetching) 공정을 통해 식각될 수 있다. 여기서, 상기 게이트 절연막(140)의 식각되는 부분을 오프셋 영역(151)이라 한다.
그리고 상기 게이트 절연막(140)의 일부가 제거됨으로써, 상기 게이트 절연막(140)은 상기 게이트 전극(150) 아래의 반도체 층(120)에 형성되는 채널(122)을 덮도록 형성된다.
도 4d에 도시된 바와 같이, 상기 게이트 절연막(140)의 일부가 제거되어 노출된 상기 반도체 층(120)의 상부를 표면 처리하여 저항성 접촉층(125)을 형성할 수 있다. 이때, 표면 처리는 플라즈마 처리 또는 광 조사 공정으로 수행될 수 있다. 상기 저항성 접촉층(125)은 반도체 층(120)과 소스 전극(170) 및 드레인 전극(180) 사이에 배치되어 접촉 저항을 낮추는 기능을 한다.
도 4e에 도시된 바와 같이, 상기 저항성 접촉층(125) 및 상기 게이트 전극(150)의 상부에 층간 절연막(160)을 형성한다. 상기 층간 절연막(160)은 질화 규소(SiNx), 산화 규소(SiOx), 질산화규소(SiOxNy)와 산화 규소(SiOx) 따위의 무기 절연물 또는 유기 절연물을 포함할 수 있다.
그리고 상기 층간 절연막(160)에 탄소 나노 튜브(CNT) 식각 처리하여 소스 전극(170)과 드레인 전극(180)을 형성한다. 이때, 상기 소스 전극(170) 및 드레인 전극(180)은 상기 저항성 접촉층(125)을 포함하는 다층 박막일 수 있다.
상기 소스 전극(170) 및 드레인 전극(180)은 상기 게이트 전극(150)을 중심으로 서로 마주보도록 배치된다.
이상에서 설명한 바와 같은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법은 게이트 전극(150)을 형성한 후, 게이트 전극(150)의 오프셋 영역(151)을 제거함으로써 게이트 전극(150)의 아래에 형성되는 채널(222)의 길이를 최소화할 수 있다.
예를 들면, 일반적인 마스킹 공정에 의해 형성될 수 있는 게이트 전극(150)의 폭은 약 2um이고, 게이트 전극(250)의 두께는 약 1um이다. 따라서 게이트 전극(150)의 아래에 형성되는 채널(122)의 길이는 종래의 마스킹 공정만으로는 약 2um의 길이로 형성된다.
그러나 게이트 전극(150)의 오프셋 영역(151)을 폭을 좌우로 약 0.5um씩 에칭 처리하여 제거하면, 게이트 전극(150)의 아래에 형성되는 채널(122) 길이를 약 1um로 형성할 수 있다.
이와 같이, 채널(122) 길이가 줄어들면, 소스 전극(170)과 드레인 전극(180) 사이의 전자 이동도(carrier mobility)를 향상시킬 수 있고, 채널 저항을 감소시킬 수 있다. 즉, 반도체 층(120)의 소재를 산화물 반도체로 형성하더라도, 전자 이동도를 저온 다결정 규소 박막 트랜지스터(PTPS TFT) 수준으로 향상시킬 수 있다.
이하에서는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 5a에 도시된 바와 같이, 기판(200) 위에는 장벽층(210)(barrier layer)이 형성된다. 상기 장벽층(210)은 앞의 제1 실시예에서 설명한 장벽층(210)으로 이루어질 수 있다.
상기 장벽층(210) 위에는 반도체 층(220)이 형성된다. 상기 반도체 층(220)은 앞의 제1 실시예에서 설명한 반도체 층(220)으로 이루어질 수 있다.
도 5b에 도시된 바와 같이, 상기 반도체 층(220)의 위에는 소스 전극(270)과 드레인 전극(280)이 형성된다. 상기 소스 전극(270)과 드레인 전극(280)은 후술할 게이트 전극(250)을 중심으로 서로 마주보도록 배치된다.
도 5c에 도시된 바와 같이, 상기 소스 전극(270), 드레인 전극(280), 및 반도체 층(220)의 위에 오프셋 층(230)을 형성한다. 상기 오프셋 층(230)은 금속 산화물, 산질화 아연(zinc oxynitride), 유기물, SOG(spin on glass) 또는 에어 갭(air gap) 중의 어느 하나로 이루어질 수 있다.
도 5d에 도시된 바와 같이, 상기 소스 전극(270)과 드레인 전극(280) 사이에 형성된 상기 오프셋 층(230)은 식각 공정에 의해 식각된다. 이때, 선택비가 높은 식각액(etchant)을 사용하여 상기 오프셋 층(230)을 식각하면, 소스 전극(270)과 드레인 전극(280)의 사이에 형성된 오프셋 층(230)만 선택적으로 식각할 수 있다.
식각 공정에 의해 노출된 반도체 층(220)을 플라즈마 공정 또는 열처리 공정 등을 통해 표면 처리하여 반도체 층(220)의 전도도(conductivity)가 제어된다. 이때, 소스 전극(270)과 드레인 전극(280)의 측면 일부는 절연막화(처리 조건에 따라서는 산화막화 또는 질화막화)되고, 절연막화된 소스 전극(270)과 드레인 전극(280)에 대응하는 반도체 층(220)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)(이하, 'LDD 영역'이라 함)이 된다.
상기 LDD 영역(223, 224)의 전도도는 소스 전극(270) 및 드레인 전극(280)과 접촉하는 영역의 전도도와 채널(222) 영역의 전도도의 중간 정도 값이 된다. LDD 영역(223, 224)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치 스루(punch through) 현상이 발생하는 것을 방지하고, 반도체 층(220)의 특성 또는 신뢰성이 저하되는 것을 방지한다.
한편, 채널(222)의 길이가 짧아짐에 따라 발생하는 쇼트 채널 효과(short channel effect)가 발생할 수 있다. 쇼트 채널 효과의 하나로 발생하는 DIBL(Drain-induced barrier lowering) 특성은 드레인 전극(280)에 인가되는 전압에 의해 박막 트랜지스터의 채널(222) 장벽이 낮아지게 되는 것으로, 게이트 전극(250)과 소스 전극(270) 양단의 전압 차이가 크지 않은 경우에도, 드레인 전극(280)과 소스 전극(270) 사이에 누설 전류(leakage current)가 흐를 수 있다. 그러나 상기 LDD 영역(223, 224)으로 인해 쇼트 채널 효과로 발생하는 DIBL 특성을 억제할 수 있게 된다.
도 5e에 도시된 바와 같이, 상기 오프셋 층(230)과 노출된 반도체 층(220)의 위에 게이트 절연막(240)을 형성한다. 상기 게이트 절연막(240)은 앞의 제1 실시예에서 설명한 게이트 절연막(240)일 수 있다.
도 5f에 도시된 바와 같이, 상기 게이트 절연막(240)의 위에 게이트 전극(250)을 형성한다. 상기 게이트 전극(250)은 구리, 알루미늄, 텅스텐, 티타늄과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
이상에서 설명한 바와 같은 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법은 소스 전극(270)과 드레인 전극(280) 위에 오프셋 층(230)을 형성한 후, 게이트 절연막(240)과 게이트 전극(250)을 형성함으로써, 게이트 전극(250)의 아래에 형성되는 채널(222)의 길이를 최소화할 수 있다.
예를 들면, 일반적인 마스킹 공정에 의해 형성될 수 있는 소스 전극(270)과 드레인 전극(280)의 거리는 약 2um이다. 그리고 오프셋 층(230)의 두께를 약 0.5um로 형성하면 채널(222)의 길이를 약 1um로 형성할 수 있다.
이하에서는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 6a 내지 도 6f를 참조하면, 본 발명의 제 3실시예에 따른 박막 트랜지스터 제조 방법은 반도체 층(220)의 위에 저항성 접촉층(225)을 형성하는 것을 제외하고 앞에서 설명한 제2 실시예와 같은 공정으로 이루어진다. 제2 실시예와 같은 구성에 대해서는 같은 도면 부호를 사용한다.
도 6a에 도시된 바와 같이, 기판(200) 위에 장벽층(210), 반도체 층(220), 및 저항성 접촉층(225)을 순차적으로 형성한다. 상기 장벽층(210) 및 반도체 층(220)은 앞의 제1 실시예에서 설명한 장벽층(210) 및 반도체 층(220)으로 이루어질 수 있다.
상기 저항성 접촉층(225)은 소스 전극(270) 및 드레인 전극(280)과 반도체 층(220) 사이의 접촉 저항을 감소시키는 기능을 한다. 상기 저항성 접촉층(225)은 ITO(Indium Tin Oxide) 또는 GZO(Gallium-doped　Zinc Oxide) 등으로 이루어질 수 있다.
도 6b 내지 도 6f에 도시된 각 공정은 앞의 제2 실시예에서 설명한 도 5b 내지 도 5f 공정과 동일하므로 구체적인 설명은 생략하도록 한다.
이하에서는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 7a 내지 도 7f은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정 순서도이다.
도 7a 내지 도 7f를 참조하면, 본 발명의 제4 실시예에 따른 박막 트랜지스터 제조 방법은 채널(222) 영역에 대응하는 저항성 접촉층(225)을 식각 공정에 의해 제거하는 것을 제외하고 앞에서 설명한 제3 실시예와 같은 공정으로 이루어진다. 제3 실시예와 같은 구성에 대해서는 같은 도면 부호를 사용한다.
도 7a 내지 도 7d에 도시된 공정은 앞의 제3 실시예에서 설명한 도 6a 내지 도 6d 공정과 동일하므로 구체적인 설명은 생략하도록 한다.
다음으로, 도 7e에 도시된 바와 같이, 상기 반도체 층(220)의 채널(222) 영역에 대응하는 저항성 접촉층(225)은 식각 공정에 의해 제거된다. 상기 저항성 접촉층(225)의 일부를 제거하는 것은 소스 전극(270)과 드레인 전극(280)이 저항성 접촉층(225)에 의해 단락되는 것을 방지하기 위한 것이다.
도 7f에 도시된 공정은 앞의 제3 실시예에서 설명한 도 6f 공정과 동일하므로 구체적인 설명은 생략하도록 한다.
이상에서 설명한 바와 같이, 본 발명의 제1 실시예에서의 오프셋 영역(151) 또는 제2 실시예 내지 제4 실시예에서의 오프셋 층(230)을 통해 채널(222)의 길이를 최소화 할 수 있다. 채널(222)의 길이가 최소화됨으로써, 산화물 반도체를 사용하더라도 LTPS 수준의 전자 이동도를 구현할 수 있고, 채널 저항이 감소되어 표시 장치의 대면적화를 구현할 수 있다.
그리고 고해상도의 노광기를 사용하지 않고 서브 마이크로 미터 수준의 채널 길이를 구현할 수 있다.
또한, 채널 길이가 최소화됨에 따라 상대적으로 낮은 전압으로 동일한 구동 전류를 얻을 수 있기 때문에, 전압 스트레스에 의한 영향이 최소화되어 박막 트랜지스터 동작의 신뢰성이 향상된다.
이상에서, 본 발명을 바람직한 실시예들을 통하여 설명하였지만, 본 발명이 이들 실시예들 및 변형예들에 한정되지는 않는다. 예를 들면, 본 발명에 대하여 액정 표시 패널을 예를 들어 설명하였지만, 유기 발광 표시 장치 등 다른 표시 장치의 표시 패널에도 적용 가능할 것이다. 이와 같이 본 발명의 범위는 다음에 기재하는 특허청구범위의 기재에 의하여 결정되는 것으로, 특허청구범위의 개념과 범위를 벗어나지 않는 한 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
100, 200: 기판
110, 210: 장벽층
120, 220: 반도체 층
122, 222: 채널
223, 224: LDD 영역
130, 225: 저항성 접촉층
140, 240: 게이트 절연막
150, 250: 게이트 전극
151: 오프셋 영역
160: 층간 절연막
170, 270: 소스 전극
180, 280: 드레인 전극
230: 오프셋 층

Claims (20)

  1. 기판 위에 장벽층을 형성하는 단계;
    상기 장벽층 위에 반도체 층을 형성하는 단계;
    상기 반도체 층 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    플라즈마 열처리 또는 어닐링 공정을 통해 상기 게이트 전극의 외곽 및 상기 게이트 절연막에 오프셋 영역을 형성하는 단계;
    상기 게이트 전극의 오프셋 영역을 식각하는 단계;
    상기 게이트 전극의 아래에 위치한 게이트 절연막을 제외한 게이트 절연막을 식각하는 단계;
    상기 게이트 전극 위에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 식각 처리한 후 소스 전극과 드레인 전극을 형성하는 단계;
    를 포함하는 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 절연막의 상부를 표면처리 하여 저항성 접촉층을 형성하는 단계;
    를 더 포함하는 박막 트랜지스터 제조 방법.
  3. 제2항에 있어서,
    표면처리는 플라즈마 처리 또는 광 조사 공정으로 수행되는 박막 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어지는 박막 트랜지스터 제조 방법.
  5. 기판 위에 장벽층을 형성하는 단계;
    상기 장벽층 위에 반도체 층을 형성하는 단계;
    상기 장벽층 위에 소스 전극과 드레인 전극을 형성하는 단계;
    상기 소스 전극, 드레인 전극, 및 상기 장벽층 위에 오프셋 층을 형성하는 단계;
    상기 소스 전극과 상기 드레인 전극 사이에 형성된 상기 오프셋 층을 식각하는 단계;
    상기 오프셋 층과 상기 반도체 층 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    를 포함하는 박막 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 장벽층 위에 저항성 접촉층을 형성하는 단계;
    를 더 포함하는 박막 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 저항성 접촉층은 ITO(Indium Tin Oxide) 또는 GZO(Gallium-doped　Zinc Oxide) 중의 어느 하나로 이루어지는 박막 트랜지스터 제조 방법.
  8. 제6항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 형성된 상기 오프셋 층을 제거한 이후에 상기 소스 전극과 드레인 전극 위에 형성된 오프셋 층의 사이에 형성된 상기 저항성 접촉층을 식각하는 단계;
    를 더 포함하는 박막 트랜지스터 제조 방법.
  9. 제5항에 있어서,
    상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀 중의 어느 하나로 이루어지는 박막 트랜지스터 제조 방법.
  10. 제5항에 있어서,
    상기 오프셋 층은 금속 산화물, 산질화 아연(zinc oxynitride), 유기물, SOG(spin on glass) 또는 에어 갭(air gap) 중의 어느 하나로 이루어지는 박막 트랜지스터 제조 방법.
  11. 기판;
    상기 기판 위에 위치하는 장벽층;
    상기 장벽층 위에 위치하는 반도체 층;
    상기 반도체 층 위에 위치하고, 플라즈마 열처리 공정 또는 어닐링 공정을 통해 게이트 전극의 오프셋 영역이 형성된 후, 상기 오프셋 영역은 식각 공정에 의해 식각되어 형성되는 게이트 전극;
    상기 반도체 층과 게이트 전극 사이에 위치하는 게이트 절연막;
    상기 반도체 층의 위에 위치하는 소스 전극과 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극과 상기 반도체 층 및 상기 게이트 전극의 사이에 위치하는 층간 절연막;
    을 포함하는 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 반도체 층 위에 위치하는 저항성 접촉층을 더 포함하는 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 저항성 접촉층은 상기 게이트 절연막을 플라즈마 처리 또는 광조사 공정으로 표면처리하여 형성되는 박막 트랜지스터.
  14. 제11항에 있어서,
    상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀으로 이루어지는 박막 트랜지스터.
  15. 기판;
    상기 기판 위에 위치하는 장벽층;
    상기 장벽층 위에 위치하는 반도체 층;
    상기 반도체 층 위에 일정 거리 떨어져 위치하는 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 위에 위치하는 오프셋 층;
    상기 오프셋 층과 상기 반도체 층 위에 위치하는 게이트 절연막; 및
    상기 게이트 절연막 위에 위치하는 게이트 전극;
    을 포함하는 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 오프셋 층은 금속 산화물, 산질화 아연(zinc oxynitride), 유기물, SOG(spin on glass) 또는 에어 갭(air gap) 중의 어느 하나로 이루어지는 박막 트랜지스터.
  17. 제15항에 있어서,
    상기 반도체 층은 산화물 반도체, 비정질 규소, 칼코겐 화합물(chalcogenide), 또는 그래핀 중의 어느 하나로 이루어지는 박막 트랜지스터.
  18. 제15항에 있어서,
    상기 반도체 층 위에 위치하는 저항성 접촉층;을 더 포함하는 박막 트랜지스터.
  19. 제18항에 있어서,
    상기 저항성 접촉층은 ITO(Indium Tin Oxide) 또는 GZO(Gallium-doped　Zinc Oxide) 중의 어느 하나로 이루어지는 박막 트랜지스터.
  20. 제18항에 있어서,
    상기 저항성 접촉층은 상기 소스 전극과 상기 드레인 전극의 아래에만 위치하는 박막 트랜지스터.
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