KR20120045178A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 및 이의 제조 방법이 개시된다. 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 전극과 중첩되는 영역에 배치된 산화물 반도체 패턴, 산화물 반도체 패턴 상에 일단부가 배치된 소스 전극, 소스 전극과 이격되고, 일단부가 소스 전극과 마주하여 산화물 반도체 패턴 상에 배치된 드레인 전극, 및 산화물 반도체 패턴과 소스 전극 사이에 제1 단부가 배치되고, 산화물 반도체 패턴과 드레인 전극 사이에 제2 단부가 배치되며, 소스 및 드레인 전극들이 서로 이격된 방향으로 소스 전극의 일단부와 제1 단부 사이의 제1 중첩 길이 및 드레인 전극의 일단부와 제2 단부 사이의 제2 중첩 길이의 합이 제1 및 제2 단부들 사이의 거리의 30％ 이상 99％ 이하인 에치 스토퍼를 포함한다. 이에 따라, 박막 트랜지스터의 전기적 특성의 저하를 최소화하여 표시 기판의 제조 신뢰성을 향상시킬 수 있다.

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 반도체 패턴에 이용되는 재료의 종류에 따라서, 비정질 실리콘(amorphous silicon, a-Si) 박막 트랜지스터, 결정 실리콘 (poly silicon, p-Si) 박막 트랜지스터, 산화물 반도체 박막 트랜지스터 등으로 구분할 수 있다. 상기 산화물 반도체 박막 트랜지스터는 저온에서 대면적 기판에 대한 신뢰성이 높고, 높은 전하 이동도를 갖기 때문에 상기 a-Si 박막 트랜지스터 또는 p-Si 박막 트랜지스터보다 좋은 전기적 특성을 가진다. 상기 산화물 반도체 박막 트랜지스터는 소스 및 드레인 전극들을 형성하는 공정에서 반도체 패턴을 보호하기 위해서 에치 스토퍼를 더 포함할 수 있다. 상기 산화물 반도체 박막 트랜지스터가 상기 에치 스토퍼를 포함하는 경우, 상기 에치 스토퍼는 상기 반도체 패턴 상에 형성되어 일단부는 상기 반도체 패턴과 상기 소스 전극 사이에 배치되고 타단부는 상기 반도체 패턴과 상기 드레인 전극 사이에 배치된다.
한편, 일반적으로 박막 트랜지스터의 구성 패턴들, 예를 들어 게이트 전극, 반도체 패턴 등은 포토리소그래피(photolithography) 공정을 이용하여 형성한다. 상기 포토리소그래피 공정은 박막 상에 형성된 포토레지스트를 포함하는 기판 상에 마스크를 정렬시키는 단계를 포함한다. 상기 구성 패턴들을 이론적으로 정한 위치에 정확하게 형성하기 위해서 상기 마스크와 상기 기판의 얼라인은 매우 중요하다. 그러나, 실제 공정에서는 이론과 달리 상기 마스크와 상기 기판 사이의 오버레이(overlay) 틀어짐이 발생할 수 있다. 이에 따라, 상기 박막 트랜지스터의 구성 패턴들이 정상 위치에서 오버레이 되지 않아 박막 트랜지스터의 전기적 특성을 저하시킬 수 있다.
특히, 상기 산화물 반도체 박막 트랜지스터의 상기 에치 스토퍼와 상기 소스 및 드레인 전극들이 미스 얼라인되는 경우, 상기 소스 및 드레인 전극들 중에서 상기 에치 스토퍼와 중첩되는 면적이 더 넓은 전극과 상기 반도체 패턴 사이에 쉽게 전기장이 형성되어 절연체인 상기 에치 스토퍼에도 채널이 형성될 수 있다. 이에 따라, 상기 미스 얼라인으로 인해 상기 산화물 반도체 박막 트랜지스터의 전류-전압 특성이 변화하고, RC 지연의 문제가 생길 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 에치 스토퍼와 소스 및 드레인 전극들 사이의 미스 얼라인에 의한 전기적 특성의 변화를 최소화할 수 있는 구조를 갖는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 구조를 갖는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 게이트 전극, 산화물 반도체 패턴, 소스 전극, 드레인 전극 및 에치 스토퍼를 포함한다. 상기 게이트 전극은 기판 상에 형성된다. 상기 산화물 반도체 패턴은 상기 게이트 전극과 중첩되는 영역에 배치된다. 상기 소스 전극은 상기 산화물 반도체 패턴 상에 일단부가 배치된다. 상기 드레인 전극은 상기 소스 전극과 이격되고, 일단부가 상기 소스 전극과 마주하여 상기 산화물 반도체 패턴 상에 배치된다. 상기 에치 스토퍼는 상기 산화물 반도체 패턴과 상기 소스 전극 사이에 제1 단부가 배치되고, 상기 산화물 반도체 패턴과 상기 드레인 전극 사이에 제2 단부가 배치되며, 상기 소스 및 드레인 전극들이 서로 이격된 방향으로 상기 소스 전극의 일단부와 상기 제1 단부 사이의 제1 중첩 길이 및 상기 드레인 전극의 일단부와 상기 제2 단부 사이의 제2 중첩 길이의 합이 상기 제1 및 제2 단부들 사이의 거리의 30％ 이상 99％ 이하이다.
일 실시예에서, 상기 제1 중첩 길이와 상기 제2 중첩 길이의 합은, 약 4㎛ 초과 약 10㎛ 이하일 수 있다.
일 실시예에서, 상기 에치 스토퍼는 상기 산화물 반도체 패턴과 직접적으로 접촉하는 제1 층과, 상기 제1 층 상에 형성되고, 상기 소스 전극 및 상기 드레인 전극과 직접적으로 접촉하며 상기 제1 층과 다른 물질로 형성된 제2 층을 포함할 수 있다. 이때, 상기 제1 층은 산화 실리콘 또는 금속 산화물을 포함할 수 있다. 상기 제2 층은 질화 실리콘을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 박막 트랜지스터는 게이트 전극, 산화물 반도체 패턴, 소스 전극, 드레인 전극 및 에치 스토퍼를 포함한다. 상기 산화물 반도체 패턴은 상기 게이트 전극과 중첩되는 영역에 배치된다. 상기 에치 스토퍼는 상기 산화물 반도체 상에 형성된 제1 층 및 상기 제1 층과 다른 물질로 상기 제1 층 상에 형성된 제2 층을 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼의 양측 단부들과 각각 중첩된다.
일 실시예에서, 상기 제1 층의 두께는 약 300Å 내지 약 1000Å이고, 상기 제2 층의 두께는 약 300Å 내지 약 2000Å일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 또 다른 실시예에 따른 박막 트랜지스터의 제조 방법이 제공된다. 상기 박막 트랜지스터의 제조 방법에서, 게이트 전극을 기판 상에 형성하고, 산화물 반도체 패턴을 상기 게이트 전극을 포함하는 기판 상에 형성한다. 에치 스토퍼는 상기 산화물 반도체 패턴을 포함하는 기판 상에 형성된다. 상기 에치 스토퍼를 형성한 후, 상기 에치 스토퍼 상에서 서로 이격되어 배치되고, 상기 에치 스토퍼 상에 배치된 일단부가 상기 이격된 방향으로 상기 에치 스토퍼의 제1 단부와 제1 중첩 길이로 중첩된 소스 전극 및 상기 에치 스토퍼 상에 배치된 일단부가 상기 이격된 방향으로 상기 에치 스토퍼의 제2 단부와 제2 중첩 길이로 중첩된 드레인 전극을 형성한다. 이때, 상기 제1 중첩 길이와 상기 제2 중첩 길이의 합이 상기 제1 및 제2 단부들 사이의 거리의 30％ 이상 99％ 이하이다.
일 실시예에서, 상기 드레인 전극을 형성하는 단계에서 이용되는 마스크는, 상기 에치 스토퍼를 형성하는 단계에서 이용되는 마스크의 차광부의 상기 이격된 방향으로의 길이보다 짧은 길이의 개구부를 포함할 수 있다. 상기 개구부의 길이는 상기 차광부의 길이의 약 1％ 내지 약 70％일 수 있다.
상기 에치 스토퍼는, 상기 산화물 반도체 패턴을 포함하는 기판 상에 산화물을 포함하는 제1 층을 한 후에 상기 제1 층을 포함하는 기판 상에 상기 제1 층과 다른 물질로 제2 층을 형성하고, 상기 제1 및 제2 층들을 패터닝함으로써 형성할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 또 다른 실시예에 따른 박막 트랜지스터의 제조 방법이 제공된다. 상기 박막 트랜지스터의 제조 방법에서, 게이트 전극은 기판 상에 형성하고, 산화물 반도체 패턴은 상기 게이트 전극을 포함하는 기판 상에 형성한다. 상기 산화물 반도체 패턴을 포함하는 기판 상에 산화물을 포함하는 제1 층 및 상기 제1 층과 다른 물질로 상기 제1 층 상에 형성된 제2 층을 포함하는 에치 스토퍼를 형성한다. 상기 에치 스토퍼 상에서 서로 이격되어 배치된 소스 전극 및 드레인 전극을 형성한다.
이와 같은 박막 트랜지스터 및 이의 제조 방법에 따르면, 에치 스토퍼 및 소스 전극과 상기 에치 스토퍼와 드레인 전극 사이의 중첩 길이인 오버레이 마진을 확보함으로써, 상기 소스 및 드레인 전극들이 상기 에치 스토퍼와 미스 얼라인되더라도 박막 트랜지스터의 전기적 특성의 변화가 최소화될 수 있다.
또한, 상기 에치 스토퍼를 이중층으로 형성함으로써 상기 소스 및 드레인 전극들이 상기 에치 스토퍼와 미스 얼라인되더라도 박막 트랜지스터의 전기적 특성의 변화가 최소화될 수 있다. 이에 따라, 상기 박막 트랜지스터를 포함하는 표시 기판의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 부분 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3a 및 도 3b는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.
도 5는 도 4에 도시된 에치 스토퍼를 설명하기 위한 채널 영역의 확대 단면도이다.
도 6a 및 도 6b는 도 4에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명에 따른 샘플들과 비교 샘플들의 중첩 거리 차이와 게이트 전압 차이의 관계를 설명하기 위한 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 부분 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 기판(100)은 게이트 라인(GL), 데이터 라인(DL), 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT, TR) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 상기 표시 기판(100)의 제1 방향(D1)을 따라 연장되고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 다른 제2 방향(D2)을 따라 연장된다. 일례로, 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직한 방향일 수 있다.
상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 화소 전극(PE)과 전기적으로 연결된다. 상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)과 연결된 게이트 전극(GE), 상기 데이터 라인(DL)과 연결된 소스 전극(SE), 상기 소스 전극(SE)과 이격된 드레인 전극(DE), 산화물 반도체 패턴(AP) 및 에치 스토퍼(ES)를 포함한다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 제1 방향(D1)으로 서로 이격되어 배치된다.
상기 산화물 반도체 패턴(AP)의 상기 제1 방향(D1)으로 서로 마주하는 양측단부들은 각각 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 중첩된다. 상기 산화물 반도체 패턴은 갈륨 산화물(Gallium Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 아연 산화물(Zinc Oxide) 등의 단일 산화물이나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO, GIZO), 인듐 갈륨 주석산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3), 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 다원계의 금속 산화물을 포함할 수 있다. 상기 산화물 반도체 패턴(AP) 중에서 상기 소스 전극(SE)과 상기 드레인 전극(DE)에 의해서 노출되는 부분이 상기 박막 트랜지스터(TR)의 채널로 정의될 수 있다. 이때, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 이격 거리가 상기 박막 트랜지스터(TR)의 채널 길이(CL)로 정의된다. 일례로, 상기 채널 길이(CL)가 정의되는 방향은 예를 들어, 상기 제1 방향(D1)과 동일할 수 있다.
상기 에치 스토퍼(ES)는 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각과 부분적으로 중첩된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 서로 이격된 방향으로 서로 마주하도록 배치된 상기 에치 스토퍼(ES)의 양측 단부들 각각이 상기 소스 전극(SE)과 상기 드레인 전극(DE)과 중첩될 수 있다. 상기 에치 스토퍼(ES)는 산화물을 포함한다. 구체적으로, 상기 에치 스토퍼(ES)는 산화 실리콘을 포함할 수 있다. 이와 달리, 상기 에치 스토퍼(ES)는 상기 산화물 반도체 패턴(AP)을 구성하는 산화물 반도체와 유사한 산화물을 포함할 수 있다. 이에 따라, 상기 에치 스토퍼(ES)는 상기 산화물 반도체 패턴(AP) 상에 형성되어 상기 소스 및 드레인 전극들(SE, DE)을 형성하는 공정에서 상기 산화물 반도체 패턴(AP)이 손상되는 것을 방지할 수 있다. 또한, 상기 에치 스토퍼(ES)는 상기 박막 트랜지스터(TR) 상에 형성되는 절연층인 패시베이션층(160, 도 2 참조)과 상기 산화물 반도체 패턴(AP)의 직접적인 접촉을 방지하여 상기 산화물 반도체 패턴(AP)이 변질되는 것을 방지할 수 있다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)의 일단부를 노출시키는 상기 패시베이션층(160)의 콘택홀(CNT)을 통해서 상기 드레인 전극(DE)과 직접적으로 접촉한다. 이에 따라, 상기 화소 전극(PE)은 상기 박막 트랜지스터(TR)와 전기적으로 연결된다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1과 함께 도 2를 참조하면, 상기 게이트 전극(GE)은 기판(110) 상에 형성되고, 상기 게이트 전극(GE)이 형성된 상기 기판(110) 상에 상기 산화물 반도체 패턴(AP), 상기 에치 스토퍼(ES), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 화소 전극(PE)이 순차적으로 형성된다.
상기 게이트 전극(GE)은 구리층을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 구리층과 상기 기판(110) 사이의 접착력을 향상시키기 위한 티탄층을 더 포함할 수 있다. 예를 들어, 상기 구리층의 두께가 약 3000Å일 수 있고, 상기 티탄층의 두께가 약 200Å이어서, 상기 게이트 전극(GE)의 두께가 약 3200Å일 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)도 티탄층 및 구리층을 포함하는 이중층을 가질 수 있고, 이때 상기 티탄층의 두께는 약 300Å이고 상기 구리층의 두께는 약 3000Å일 수 있다.
상기 표시 기판(100)은 상기 게이트 전극(GE)과 상기 산화물 반도체 패턴(AP) 사이에 형성된 게이트 절연층(120)을 더 포함할 수 있다. 상기 게이트 절연층(120)은 산화 실리콘(SiOx)을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(120)은 질화 실리콘(SiNx)을 포함하는 제1 절연층과 상기 제1 절연층 상에 형성되고 산화 실리콘을 포함하는 제2 절연층을 포함하는 이중층일 수 있다. 이에 따라, 상기 산화물 반도체 패턴(AP)은 산화 실리콘을 포함하는 층과 직접적으로 접촉할 수 있다. 일례로, 상기 제1 절연층의 두께는 약 4000Å이고, 상기 제2 절연층의 두께는 약 500Å일 수 있다. 상기 박막 트랜지스터(TR) 상에 형성된 상기 패시베이션층(160)은 질화 실리콘을 포함할 수 있다.
상기 산화물 반도체 패턴(AP)은 상기 게이트 전극(GE)이 형성된 영역의 상기 게이트 절연층(120) 상에 형성된다. 상기 산화물 반도체 패턴(AP)의 면적은 상기 게이트 전극(GE)의 면적보다 좁아 상기 산화물 반도체 패턴(AP)은 전체적으로 상기 게이트 전극(GE)과 중첩될 수 있다. 본 실시예에서, 상기 산화물 반도체 패턴(AP)은 갈륨 인듐 징크 옥사이드를 포함할 수 있고, 상기 산화물 반도체 패턴(AP)의 두께는 약 400Å일 수 있다.
상기 소스 전극(SE)은 단부(SEP)가 상기 산화물 반도체 패턴(AP) 상에 배치된다. 상기 소스 전극(SE)의 상기 단부(SEP)의 반대측 단부는 상기 데이터 라인(DL)과 연결된다. 상기 드레인 전극(DE)은 단부(DEP)가 상기 산화물 반도체 패턴(AP) 상에 배치된다. 상기 드레인 전극(DE)의 단부(DEP)는, 상기 소스 전극(EP1)의 상기 단부(SEP)와 마주하는 상기 드레인 전극(DE)의 끝부분이다. 상기 드레인 전극(DE)의 단부(DEP)는 상기 소스 전극(SE)의 단부(SEP)와 소정 간격 이격된다. 상기 소스 전극(SE)의 단부(SEP)와 상기 드레인 전극(DE)의 단부(DEP) 사이의 거리가 상기 채널 길이(CL)로 정의될 수 있다.
상기 에치 스토퍼(ES)는 상기 산화물 반도체 패턴(AP) 상에 배치된다. 구체적으로, 상기 에치 스토퍼(ES)는 상기 소스 및 드레인 전극들(SE, DE)이 서로 이격된 영역 배치되고, 상기 산화물 반도체 패턴(AP)과 상기 소스 전극(SE) 사이에 제1 단부(EP1)가 배치되며, 상기 산화물 반도체 패턴(AP)과 상기 드레인 전극(DE) 사이에 제2 단부(EP2)가 배치된다. 일례로, 상기 제2 단부(EP2)는 상기 제1 단부(EP1)의 상기 제1 방향(D1)에 배치될 수 있다. 상기 제1 단부(EP1)와 상기 제2 단부(EP2) 사이의 거리가 상기 에치 스토퍼(ES)의 전체 길이(EL)로 정의된다. 상기 에치 스토퍼(ES)의 상기 제2 방향(D2)의 양측 단부들 사이의 거리는 상기 에치 스토퍼(ES)의 "전체 너비"로 정의될 수 있다.
상기 에치 스토퍼(ES)의 상기 전체 길이(EL)는 상기 채널 길이(CL)보다 길고, 상기 산화물 반도체 패턴(AP)의 상기 제1 방향(D1)으로의 길이보다 짧다. 상기 에치 스토퍼(ES)에 의해서 노출되는 상기 산화물 반도체 패턴(AP)의 양측 단부들 각각이 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 직접적으로 접촉한다. 즉, 상기 소스 전극(SE)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체 패턴(AP) 각각과 직접적으로 접촉한다. 또한, 상기 드레인 전극(DE)은 상기 에치 스토퍼(ES) 및 상기 산화물 반도체 패턴(AP) 각각과 직접적으로 접촉한다.
상기 제1 단부(EP1)는 상기 소스 전극(SE)의 단부(SEP)와 제1 중첩 길이(L1)로 중첩된다. 즉, 상기 소스 전극(SE)의 단부(SEP)와 상기 제1 단부(EP1) 사이의 거리가 상기 제1 중첩 길이(L1)와 실질적으로 동일하다. 상기 제2 단부(EP2)는 상기 드레인 전극(DE)의 단부(DEP)와 제2 중첩 길이(L2)로 중첩된다. 즉, 상기 드레인 전극(DE)의 단부(DEP)와 상기 제2 단부(EP2) 사이의 거리가 상기 제2 중첩 길이(L2)와 실질적으로 동일하다.
상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)의 합이 상기 전체 길이(EL)의 약 30％ 미만인 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성하는 공정에서 상기 산화물 반도체 패턴(AP)이 손상되기 쉽다. 또한, 상기 합이 상기 전체 길이(EL)의 약 30％ 미만이면서 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)의 차이가 0㎛ 초과인 경우, 상기 에치 스토퍼(ES)의 중첩 길이가 더 긴 상기 소스 전극(SE) 또는 상기 드레인 전극(DE)과 접촉하는 상기 에치 스토퍼(ES)에 전기장(electric filed)이 형성되어 상기 박막 트랜지스터(TR)의 오프 전류(off current)가 증가될 수 있다. 이에 따라, 상기 박막 트랜지스터(TR)의 전기적 특성이 변화하게 된다. 상기 합이 상기 전체 길이(EL)의 약 99％ 초과인 경우, 상기 에치 스토퍼(ES)가 상기 소스 전극(SE) 및 상기 드레인 전극(DE)에 의해 전체적으로 커버됨으로써 실질적으로 상기 박막 트랜지스터(TR)의 채널을 정의할 수 없으므로, 상기 합은 상기 전체 길이(EL)의 약 99％ 이하이어야 한다. 구체적으로, 상기 합은 상기 전체 길이(ES)의 약 99％ 이하일 수 있다. 따라서 상기 합은 상기 에치 스토퍼(ES)의 상기 전체 길이(EL)의 약 30％ 이상 약 99％ 이하인 것이 바람직하다.
한편, 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)의 합은 약 4㎛ 초과인 것이 바람직하다. 상기 합이 약 4㎛ 미만인 경우에는 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)의 차이가 0㎛ 초과일 때, 상기 에치 스토퍼(ES)의 중첩 길이가 더 긴 상기 소스 전극(SE) 또는 상기 드레인 전극(DE)과 접촉하는 상기 에치 스토퍼(ES)에도 전기장이 형성되어 상기 박막 트랜지스터(TR)의 전기적 특성을 변화시킬 수 있다. 또한, 상기 합이 약 10㎛를 초과하는 경우, 상기 표시 기판(100)의 개구율이 저하되어 표시 품질을 저하시킬 수 있다. 따라서 더욱 바람직하게는 상기 합이 약 4㎛ 초과 약 10㎛ 이하이다.
한편, 상기 에치 스토퍼(ES)의 상기 제2 방향(D2)으로의 상기 전체 너비는 상기 산화물 반도체 패턴(AP)의 상기 제2 방향(D2)으로의 너비와 실질적으로 동일하거나 넓을 수 있다. 상기 에치 스토퍼(ES)의 상기 전체 너비는, 상기 산화물 반도체 패턴(AP)을 보호하기 위해서 상기 제2 방향(D2)으로 서로 마주하는 상기 산화물 반도체 패턴(AP)의 양측 단부들을 각각 커버하도록 상기 산화물 반도체 패턴(AP)의 상기 제2 방향(D2)으로의 너비보다 넓은 것이 바람직하다.
도 3a 및 도 3b는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 상기 기판(110) 상에 제1 마스크(미도시)를 이용하여 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한다. 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 포함하는 상기 기판(110) 상에 상기 게이트 절연층(120)을 형성하고, 상기 게이트 절연층(120)을 포함하는 상기 기판(110) 상에 제2 마스크(미도시)를 이용하여 상기 산화물 반도체 패턴(AP)을 형성한다.
이어서, 상기 산화물 반도체 패턴(AP)을 포함하는 상기 기판(110) 상에 절연층(140)을 형성하고, 상기 절연층(140) 상에 제3 마스크(200)를 이용하여 제1 포토레지스트 패턴(20)을 형성한다. 상기 절연층(140)은 산화 실리콘 또는 질화 실리콘을 포함할 수 있다. 상기 제3 마스크(200)는 상기 에치 스토퍼(ES)를 형성하는 영역 상에 배치되는 광차단부(210) 및 상기 광차단부(210)를 제외한 나머지 영역 상에 배치되는 투광부(220)를 포함한다. 상기 제3 마스크(200)에서, 상기 광차단부(210)와 상기 투광부(220)의 위치는 상기 포토레지스트 패턴(20)의 특성에 따라 본 실시예와 반대로 디자인될 수 있다. 상기 광차단부(210)의 상기 제1 방향(D1)으로의 길이는, 상기 에치 스토퍼(ES)의 상기 전체 길이(EL)를 고려하여 정해질 수 있다. 상기 제1 포토레지스트 패턴(20)을 식각 방지막으로 이용하여, 상기 절연층(140)을 식각하면 상기 제1 포토레지스트 패턴(20)에 의해서 노출되는 상기 절연층(140)은 제거되고 상기 제1 포토레지스트 패턴(20)의 하부에 배치된 상기 절연층(140)이 잔류하여 상기 에치 스토퍼(ES)를 형성한다.
도 3b를 참조하면, 상기 에치 스토퍼(ES)가 형성된 상기 기판(110) 상에 데이터 금속층(150)을 형성하고, 상기 데이터 금속층(150) 상에 포토레지스트층을 형성한다. 상기 포토레지스트층이 형성된 상기 기판(110) 상에 제4 마스크(300)를 배치한 후, 상기 제4 마스크(300)의 상부에서 상기 포토레지스트층을 향해 광을 조사하고 현상하여 제2 포토레지스트 패턴(40)을 형성한다.
상기 제4 마스크(300)는 차광부(310), 제1 개구부(320) 및 제2 개구부(330)를 포함한다. 상기 제1 개구부(320)는 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 이격 영역 상부에 배치될 수 있다. 상기 제2 개구부(330)는 상기 표시 기판(100)의 화소 및 상기 게이트 라인(GL)과 대응하는 영역 상부에 배치될 수 있다. 상기 제1 및 제2 개구부들(310, 320)과 대응하는 영역의 상기 데이터 금속층(150)은 상기 제2 포토레지스트 패턴(40)에 의해서 노출되어 식각 공정을 통해 제거된다. 상기 제1 개구부(320)의 개구 길이(OL)는 상기 에치 스토퍼(ES)의 전체 길이(EL)보다 짧다. 상기 제1 개구부(320)의 상기 개구 길이(OL)는 상기 에치 스토퍼(ES)의 전체 길이(EL)의 약 1％ 내지 약 70％일수 있다. 상기 개구 길이(OL)는 상기 제1 방향(D1)으로의 길이로 정의한다. 상기 제4 마스크(300)를 상기 제3 마스크(200)와 겹쳐놓았을 때, 상기 제1 개구부(320)와 인접한 상기 차광부(310)는 상기 광차단부(210)와 제3 중첩 길이(L3)만큼 중첩될 수 있다. 상기 제1 개구부(320)는 상기 차광부(310)에 의해 둘러싸이므로 실질적으로 상기 제1 개구부(320)와 인접한 상기 차광부(310)와 상기 광차단부(210)가 중첩되는 길이는, 상기 제3 중첩 길이(L3)의 2배가 된다. 상기 제3 중첩 길이(L3)는 상기 제1 중첩 길이(L1) 및 상기 제2 중첩 길이(L2)의 합의 1/2이다. 상기 제4 마스크(300)의 상기 제3 중첩 길이(L3)를 상기 제1 중첩 길이(L1) 및 상기 제2 중첩 길이(L2)의 합의 1/2로 조절하고, 상기 개구 길이(OL)를 상기 에치 스토퍼(ES)의 전체 길이(EL)의 약 1％ 내지 약 70％로 조절함으로써, 상기 제4 마스크(300)와 상기 기판(110)이 미스 얼라인 되어 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 정상 위치에 형성되지 않아 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)가 서로 달라지더라도 상기 박막 트랜지스터(TR)의 전기적 특성의 변화를 최소화시킬 수 있다.
상기 제2 포토레지스트 패턴(40)을 식각 방지막으로 이용하여 상기 데이터 금속층(150)을 패터닝한다. 이에 따라, 도 1 및 도 2에 도시된 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다. 상기 소스 및 드레인 전극들(SE, DE)을 형성한 후, 상기 패시베이션층(160)을 형성하고, 상기 패시베이션층(160)에 제5 마스크(미도시)를 이용하여 콘택홀(CNT)을 형성한다. 이어서, 상기 콘택홀(CNT)을 포함하는 상기 패시베이션층(160)이 형성된 상기 기판(110) 상에 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 1 및 도 2에 도시된 본 실시예에 따른 표시 기판(100)을 제조할 수 있다.
본 실시예에 따르면, 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)의 합을 상기 에치 스토퍼(ES)의 전체 길이(EL)의 약 30％ 이상 약 99％ 이하로 디자인함으로써 상기 에치 스토퍼(ES)와 상기 소스 전극(SE) 사이의 오버레이 마진 및 상기 에치 스토퍼(ES)와 상기 드레인 전극(DE) 사이의 오버레이 마진을 확보할 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각이 상기 에치 스토퍼(ES)와 미스 얼라인되어 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)가 서로 다르더라도 상기 박막 트랜지스터(TR)의 전기적 특성의 변화가 최소화될 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 표시 기판을 설명한다. 도 4에 도시된 표시 기판은, 평면 구조는 도 1에 도시된 표시 기판과 실질적으로 동일하므로 평면 구조의 도시는 생략한다. 또한, 도 4 및 도 5에 도시된 표시 기판은, 에치 스토퍼를 제외하고는 도 2에서 설명한 것과 실질적으로 동일하므로 중복되는 구체적인 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 표시 기판(102)은 기판(110) 상에 형성된 게이트 전극(GE), 게이트 절연층(120), 산화물 반도체 패턴(AP), 에치 스토퍼(ES), 소스 전극(SE), 드레인 전극(DE), 패시베이션층(160) 및 화소 전극(PE)을 포함한다.
상기 에치 스토퍼(ES)는 상기 산화물 반도체 패턴(AP) 상에 형성된 제1 층(142) 및 상기 제1 층(142) 상에 형성된 제2 층(144)을 포함한다. 상기 제1 및 제2 층들(142, 144)은 서로 다른 물질을 포함한다. 상기 제1 층(142)은 산화물을 포함한다. 상기 제1 층(142)은 산화 실리콘을 포함할 수 있다. 이와 달리, 상기 제1 층(142)은 상기 산화물 반도체 패턴을 구성하는 산화물 반도체와 유사한 산화물을 포함할 수 있다. 일례로, 상기 제1 층(142)은 갈륨 산화물(Gallium Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 아연 산화물(Zinc Oxide) 등의 단일 산화물이나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO, GIZO), 인듐 갈륨 주석산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3), 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 다원계의 금속 산화물을 포함할 수 있다.
상기 제2 층(144)은 질화물을 포함할 수 있다. 상기 제2 층(144)이 상기 제1 층(142)과 같은 산화물을 포함하는 경우, 상기 제1 및 제2 층들(142, 144)을 식각하여 상기 에치 스토퍼(ES)를 형성하는데 걸리는 시간이 상기 제2 층(144)이 질화물을 포함하는 경우에 비해서 상대적으로 증가할 수 있다. 따라서, 상기 제2 층(144)은 상기 제1 층(142)과 다른 물질로 형성되는 것이 바람직하다.
상기 에치 스토퍼(ES) 및 상기 소스 전극(SE)과, 상기 에치 스토퍼(ES) 및 상기 드레인 전극(DE) 사이의 관계는 도 2에서 설명한 것과 실질적으로 동일하다. 즉, 상기 에치 스토퍼(ES)와 상기 소스 전극(SE)의 제1 중첩 길이(L1)와 상기 에치 스토퍼(ES)와 상기 드레인 전극(DE)의 제2 중첩 길이(L2)의 합은 상기 에치 스토퍼(ES)의 전체 길이(EL)의 약 30％ 이상 약 99％ 이하이거나, 약 4㎛ 초과일 수 있다.
다만, 본 실시예에 따르면, 상기 에치 스토퍼(ES)를 상기 제1 및 제2 층들(142, 144)로 구성함으로써 상기 에치 스토퍼(ES)의 최대 두께는 확보하면서도 상기 에치 스토퍼(ES)의 제조 시간을 증가시키지 않을 수 있다. 이에 따라, 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)와 같은 관계를 만족하지 않더라도 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 에치 스토퍼(ES)와 미스 얼라인되어 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)가 서로 다르더라도 박막 트랜지스터(TR)의 전기적 특성의 변화를 최소화시킬 수 있다. 이하, 도 5를 참조하여 본 실시예에 따른 에치 스토퍼(ES)의 상기 제1 및 제2 층들(142, 144)에 대해서 구체적으로 설명한다.
도 5는 도 4에 도시된 에치 스토퍼를 설명하기 위한 채널 영역의 확대 단면도이다.
도 5를 참조하면, 상기 에치 스토퍼(ES)의 두께가 약 600Å 미만인 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성하는 공정에서 상기 산화물 반도체 패턴(AP)이 쉽게 손상될 수 있다. 또한, 상기 에치 스토퍼(ES)의 두께가 약 600Å 미만인 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 에치 스토퍼(ES)와 미스 얼라인되면 상기 에치 스토퍼(ES)가 부분적으로 채널의 역할을 하게 된다. 이에 따라, 상기 박막 트랜지스터(TR)의 전기적 특성이 변화하게 된다. 상기 에치 스토퍼(ES)의 두께가 약 3000Å 초과인 경우, 상기 에치 스토퍼(ES)를 형성하는데 소요되는 시간이 길어져 생산성이 저하될 수 있다. 따라서, 상기 에치 스토퍼(ES)의 두께는 약 600Å 내지 약 3000Å인 것이 바람직하다. 상기 에치 스토퍼(ES)의 두께가 약 600Å 내지 약 3000Å인 경우, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 에치 스토퍼(ES)와 미스 얼라인되어 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)가 서로 다르더라도 박막 트랜지스터(TR)의 전기적 특성의 변화를 최소화시킬 수 있다. 상기 에치 스토퍼(ES)의 두께는 두꺼울수록 상기 미스 얼라인에 의한 전기적 특성의 변화를 최소화시킬 수 있고, 상기 에치 스토퍼(ES)의 제조 공정 및 상기 제1 및 제2 층들(142, 144)의 특성을 고려할 때 약 2000Å 내지 약 3500Å인 것이 바람직하다.
상기 에치 스토퍼(ES)의 상기 제1 층(142)은 상기 산화물 반도체 패턴(AP)과 직접적으로 접촉한다. 상기 제1 층(142)의 제1 두께(t1)가 약 300Å 미만인 경우, 상기 제1 층(142)이 상기 제2 층(144)에 의해서 상기 산화물 반도체 패턴(AP)이 화학적으로 변질되는 것을 방지하기 어려워질 수 있다. 또한, 상기 제1 층(142)의 상기 제1 두께(t1)가 약 1000Å 초과인 경우, 동일한 식각 가스 또는 식각액에 대해서 상기 제2 층(144)이 식각되는 속도가 상기 제1 층(142)이 식각되는 속도에 비해서 상대적으로 느리므로 상기 에치 스토퍼(ES)를 형성하는데 걸리는 공정 시간이 증가하고, 식각 균일도가 저하되어 제조 공정의 신뢰성 및 생산성을 저하시킬 수 있다. 따라서, 상기 제1 두께(t1)는 약 300Å 내지 약 1000Å인 것이 바람직하다.
상기 제2 층(144)의 제2 두께(t2)가 약 300Å 미만인 경우, 적정 수준의 상기 에치 스토퍼(ES)의 두께를 확보하기 위해서 상대적으로 상기 제1 층(142)의 상기 제1 두께(t1)가 증가하여 제조 공정의 신뢰성 및 생산성을 저하시킬 수 있다. 또한, 상기 제2 층(144)의 상기 제2 두께(t2)가 약 300Å 미만인 경우, 상기 에치 스토퍼(ES)의 전체 두께를 최적화시키기 어려움이 있어 상기 에치 스토퍼(ES)가 상기 산화물 반도체 패턴(AP)이 손상되기 쉽다. 또한, 상기 제2 층(144)의 상기 제2 두께(t2)가 약 2000Å 초과인 경우, 상기 에치 스토퍼(ES)의 전체 두께가 지나치게 두꺼워져 상기 에치 스토퍼(ES)와 상기 게이트 절연층(120) 사이의 단차가 증가하게 되고 상기 소스 및 드레인 전극들(SE, DE)을 형성하는 공정에서 미스 얼라인이 일어나는 경우 쉽게 단선될 수 있다. 따라서, 상기 제2 두께(t2)는 약 300Å 내지 약 2000Å인 것이 바람직하다.
이하, 도 6a 및 도 6b를 도 4 및 도 5와 함께 참조하여 도 4에 도시된 표시 기판(102)의 제조 방법을 설명한다.
도 6a 및 도 6b는 도 4에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 상기 기판(110) 상에 제1 마스크(미도시)를 이용하여 상기 게이트 전극(GE)을 형성한다. 이어서, 상기 게이트 전극(GE)이 형성된 상기 기판(110) 상에 상기 게이트 절연층(120) 및 반도체층을 형성한다.
상기 반도체층은 제2 마스크(미도시)를 이용하여 패터닝하여 상기 산화물 반도체 패턴(AP)을 형성한다. 상기 산화물 반도체 패턴(AP)이 형성된 상기 기판(110) 상에 상기 제1 층(142) 및 상기 제2 층(144)을 순차적으로 형성한다. 일례로, 상기 제1 층(142)은 산화 실리콘을 포함하고, 상기 제2 층(144)은 질화 실리콘을 포함할 수 있다.
이어서, 상기 제1 및 제2 층들(142, 144)을 제3 마스크(미도시)를 이용하여 패터닝하여 상기 에치 스토퍼(ES)를 형성한다. 상기 게이트 전극(GE)이 형성된 영역에 잔류하는 상기 제1 및 제2 층들(142, 144)이 상기 에치 스토퍼(ES)를 정의한다.
도 6b를 참조하면, 상기 에치 스토퍼(ES)가 형성된 상기 기판(110) 상에 데이터 금속층(150)을 형성하고, 상기 데이터 금속층(150) 상에 포토레지스트층을 형성한다. 상기 포토레지스트층이 형성된 상기 기판(110) 상에 제4 마스크(미도시)를 배치한 후, 상기 제4 마스크의 상부에서 상기 포토레지스트층을 향해 광을 조사하고 현상하여 포토레지스트 패턴(60)을 형성한다. 상기 제4 마스크는 도 4b에 도시된 마스크와 실질적으로 동일하다. 상기 제4 마스크를 이용함으로써, 상기 제4 마스크가 상기 기판(110)과 미스 얼라인되어 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 정상 위치에 형성되지 않더라도 상기 박막 트랜지스터(TR)의 전기적 특성의 변화를 최소화시킬 수 있다.
이어서, 상기 포토레지스트 패턴(60)을 식각 방지막으로 이용하여 상기 데이터 금속층(150)을 패터닝한다. 이에 따라, 도 5 및 도 6에 도시된 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다. 상기 소스 및 드레인 전극들(SE, DE)을 형성한 후, 상기 패시베이션층(160)을 형성하고, 상기 패시베이션층(160)에 제5 마스크(미도시)를 이용하여 콘택홀(CNT)을 형성한다. 이어서, 상기 콘택홀(CNT)을 포함하는 상기 패시베이션층(160)이 형성된 상기 기판(110) 상에 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 5 및 도 6에 도시된 본 실시예에 따른 표시 기판(102)을 제조할 수 있다.
본 실시예에 따르면, 상기 에치 스토퍼(ES)를 이중층으로 형성함으로써 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각이 상기 에치 스토퍼(ES)와 미스 얼라인되어 상기 제1 중첩 길이(L1)와 상기 제2 중첩 길이(L2)가 서로 다르더라도 상기 박막 트랜지스터(TR)의 전기적 특성의 변화가 최소화될 수 있다.
이하, 제1 중첩 길이와 제2 중첩 길이의 합이 약 4㎛인 경우의 비교 샘플 1 및 2와, 상기 합이 약 8㎛인 경우의 샘플의 중첩 거리 차이와 게이트 전압 차이의 관계를 설명하기로 한다.
샘플들의 제조
박막 트랜지스터들 각각이 채널 길이가 약 4㎛이고, 전체 길이가 약 12㎛이고 너비가 약 25㎛인 에치 스토퍼를 포함하고 표 1과 같은 조건을 만족하도록 본 발명에 따른 샘플들을 제조하였다.
<표 1>
Figure pat00001
비교 샘플들의 제조
박막 트랜지스터들 각각이 표 2와 같은 조건을 만족하도록 비교 샘플들을 제조하였다.
<표 2>
Figure pat00002
박막 트랜지스터의 특성 평가
상기 샘플 1 내지 13 및 상기 비교 샘플 1 내지 26 각각에서, 소스 전극에 약 0V를 인가하고 드레인 전극에 약 10V를 인가한 때의 약 1㎁에서 박막 트랜지스터의 정방향의 게이트 온(on) 전압을 측정하였다. 또한, 상기 소스 전극에 약 10V를 인가하고 상기 드레인 전극에 약 0V를 인가한 때의 약 1㎁에서 박막 트랜지스터의 역방향의 게이트 온(on) 전압을 측정하였다. 상기 역방향 온 전압 값에서 상기 정방향 온 전압 값을 빼어 게이트 전압 차이를 산출한 후, 상기 △L에 따른 상기 게이트 전압 차이(△V)를 도 3에 도시하였다.
상기 게이트 전압 차이(△V)는 약 0V에 가까울수록 박막 트랜지스터의 전기적 특성이 변화하지 않음을 나타내고, 약 0V보다 작거나 큰 값을 가질수록 상기 중첩 거리 차이에 의해서 상기 박막 트랜지스터의 전기적 특성이 변화하였음을 나타내는 것으로 볼 수 있다.
도 7은 본 발명에 따른 샘플들과 비교 샘플들의 중첩 거리 차이와 게이트 전압 차이의 관계를 설명하기 위한 그래프이다.
도 7에서, x축은 L2에서 L1을 뺀 값인 중첩 거리 차이(△L, 단위 ㎛)를 나타내고, y축은 역방향의 게이트 온 전압 값에서 정방향의 게이트 온 전압 값을 뺀 값인 게이트 전압 차이(△V, 단위 V)를 나타낸다. 본 발명에 따른 샘플 1 내지 13 각각의 △L 및 △V를 "(x, y)" 좌표로 나타내고, 샘플 1 내지 13 각각의 좌표들을 연결한 직선을 제1 직선(G1)으로 도시하고, 비교 샘플 1 내지 13 각각의 좌표들을 연결한 직선을 제2 직선(G2)으로, 비교 샘플 14 내지 26 각각의 좌표들을 연결한 직선을 제3 직선(G3)으로 나타낸다.
도 7을 참조하면, 상기 제1 직선(G1)의 기울기는 약 0.1769이다. 또한, 상기 제2 직선(G2)의 기울기는 약 0.9074이고, 상기 제3 직선(G3)의 기울기는 약 1.0984이다.
상기 제1 내지 제3 직선들(G1, G2, G3)의 기울기들을 비교하면, 상기 제1 직선(G1)의 기울기가 가장 작아, 상대적으로 상기 중첩 거리 차이(△L)에 따른 상기 게이트 전압 차이(△V)의 변화가 가장 적다. 즉, 에치 스토퍼와 소스 전극의 중첩 길이(L1)와 상기 에치 스토퍼와 드레인 전극의 중첩 길이(L2)의 합이 약 8㎛인 경우, 상기 중첩 거리 차이가 약 0㎛이 아니더라도 상기 합이 약 4㎛인 경우에 비해서 상대적으로 상기 중첩 거리 차이(△L)에 따른 상기 게이트 전압 차이(△V)의 변화가 적은 것을 알 수 있다.
이상에서 상세하게 설명한 바에 의하면, 에치 스토퍼 및 소스 전극과, 상기 에치 스토퍼와 드레인 전극 사이의 중첩 길이인 오버레이 마진을 확보함으로써, 상기 소스 및 드레인 전극들이 상기 에치 스토퍼와 미스 얼라인되더라도 박막 트랜지스터의 전기적 특성의 변화가 최소화될 수 있다. 또한, 상기 에치 스토퍼를 이중층으로 형성함으로써 상기 소스 및 드레인 전극들이 상기 에치 스토퍼와 미스 얼라인되더라도 박막 트랜지스터의 전기적 특성의 변화가 최소화될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 102: 표시 기판 110: 기판
GE: 게이트 전극 AP: 산화물 반도체 패턴
SE: 소스 전극 DE: 드레인 전극
ES: 에치 스토퍼 EL: 에치 스토퍼의 전체 길이
CL: 채널 길이 L1, L2: 제1 및 제2 중첩 길이
142, 144: 제1 및 제2 층 OL: 개구 길이

Claims (21)

  1. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극과 중첩되는 영역에 배치된 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 일단부가 배치된 소스 전극;
    상기 소스 전극과 이격되고, 일단부가 상기 소스 전극과 마주하여 상기 산화물 반도체 패턴 상에 배치된 드레인 전극; 및
    상기 산화물 반도체 패턴과 상기 소스 전극 사이에 제1 단부가 배치되고, 상기 산화물 반도체 패턴과 상기 드레인 전극 사이에 제2 단부가 배치되며, 상기 소스 및 드레인 전극들이 서로 이격된 방향으로 상기 소스 전극의 일단부와 상기 제1 단부 사이의 제1 중첩 길이 및 상기 드레인 전극의 일단부와 상기 제2 단부 사이의 제2 중첩 길이의 합이 상기 제1 및 제2 단부들 사이의 거리의 30％ 이상 99％ 이하인 에치 스토퍼를 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 중첩 길이와 상기 제2 중첩 길이의 합은, 4㎛ 초과 10㎛ 이하인 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 에치 스토퍼는
    상기 산화물 반도체 패턴과 직접적으로 접촉하는 제1 층; 및
    상기 제1 층 상에 형성되고, 상기 소스 전극 및 상기 드레인 전극과 직접적으로 접촉하며 상기 제1 층과 다른 물질로 형성된 제2 층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 제1 층은 산화 실리콘을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 제1 층은 금속 산화물을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제2항에 있어서, 상기 제1 중첩 길이와 상기 제2 중첩 길이의 합은 8㎛인 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 제1 및 제2 단부들 사이의 거리는 12㎛인 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항에 있어서, 상기 에치 스토퍼는
    상기 산화물 반도체 패턴과 직접적으로 접촉하는 제1 층; 및
    상기 제1 층 상에 형성되고, 상기 소스 전극 및 상기 드레인 전극과 직접적으로 접촉하며 상기 제1 층과 다른 물질로 형성된 제2 층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서, 상기 제1 층은 산화 실리콘을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제8항에 있어서, 상기 제1 층은 금속 산화물을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  11. 제8항에 있어서, 상기 제1 층의 두께는 300Å 내지 1000Å이고, 상기 제2 층의 두께는 300Å 내지 2000Å인 것을 특징으로 하는 박막 트랜지스터.
  12. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극과 중첩되는 영역에 배치된 산화물 반도체 패턴;
    상기 산화물 반도체 상에 형성된 제1 층 및 상기 제1 층과 다른 물질로 상기 제1 층 상에 형성된 제2 층을 포함하는 에치 스토퍼; 및
    상기 에치 스토퍼의 양측 단부들과 각각 중첩된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
  13. 제12항에 있어서, 상기 제1 층은 금속 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  14. 제12항에 있어서, 상기 제1 층은 산화 실리콘을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  15. 제12항에 있어서, 상기 제1 층의 두께는 300Å 내지 1000Å이고, 상기 제2 층의 두께는 300Å 내지 2000Å 인 것을 특징으로 하는 박막 트랜지스터.
  16. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴을 포함하는 기판 상에 에치 스토퍼를 형성하는 단계; 및
    상기 에치 스토퍼 상에서 서로 이격되어 배치되고, 상기 에치 스토퍼 상에 배치된 일단부가 상기 이격된 방향으로 상기 에치 스토퍼의 제1 단부와 제1 중첩 길이로 중첩된 소스 전극 및 상기 에치 스토퍼 상에 배치된 일단부가 상기 이격된 방향으로 상기 에치 스토퍼의 제2 단부와 제2 중첩 길이로 중첩된 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 중첩 길이와 상기 제2 중첩 길이의 합이 상기 제1 및 제2 단부들 사이의 거리의 30％ 이상 99％ 이하인 박막 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 상기 드레인 전극을 형성하는 단계에서 이용되는 마스크는,
    상기 에치 스토퍼를 형성하는 단계에서 이용되는 마스크의 차광부의 상기 이격된 방향으로의 길이보다 짧은 길이의 개구부를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제17항에 있어서, 상기 개구부의 길이는
    상기 차광부의 길이의 1％ 내지 70％인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제16항에 있어서, 상기 에치 스토퍼를 형성하는 단계는,
    상기 산화물 반도체 패턴을 포함하는 기판 상에 산화물을 포함하는 제1 층을 형성하는 단계;
    상기 제1 층을 포함하는 기판 상에 상기 제1 층과 다른 물질로 제2 층을 형성하는 단계; 및
    상기 제1 및 제2 층들을 패터닝하여 상기 에치 스토퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴을 포함하는 기판 상에 산화물을 포함하는 제1 층 및 상기 제1 층과 다른 물질로 상기 제1 층 상에 형성된 제2 층을 포함하는 에치 스토퍼를 형성하는 단계; 및
    상기 에치 스토퍼 상에서 서로 이격되어 배치된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  21. 제20항에 있어서, 상기 제1 층은 산화 실리콘을 포함하고, 상기 제2 층은 질화 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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