TWI419336B - 半導體元件及其製作方法 - Google Patents

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Description

半導體元件及其製作方法
本發明係關於一種半導體元件及其製作方法，尤指一種利用非離子植入製程而可形成具有低阻抗摻雜層的半導體元件及其製作方法。
相較於非晶矽(amorphous silicon)薄膜電晶體，多晶矽(poly silicon)薄膜電晶體之多晶矽材料由於具有高電子移動率(electrical mobility)的特性，因而具有較佳的電性表現。隨著低溫多晶矽(low temperature poly silicon,LTPS)製程技術不斷精進，一些主要問題例如大面積之薄膜均勻性不佳已逐漸獲得改善。因此，目前低溫多晶矽製程亦朝著更大尺寸基板應用上進行發展。然而，於習知的低溫多晶矽製程中，一般係利用離子植入(ion implant)製程來形成摻雜層以降低薄膜電晶體中的接觸阻抗，而用來進行離子植入製程的離子植入機要導入大尺寸基板製程，除了許多技術問題還需克服之外，機台製作成本亦是另一大問題。因此，如何以其他方式來形成低阻抗之摻雜層亦為目前業界致力發展的方向之一。
另外，由於低溫多晶矽具有可搭配不同導電類型摻雜層以組成N型薄膜電晶體或P型薄膜電晶體的特性，因此低溫多晶矽製程一般亦可用來於一基板上同時形成N型薄膜電晶體以及P型薄膜電晶體。而於習知的低溫多晶矽製程中，係在同一基板上分別形成圖案化N型摻雜半導體層以及圖案化P型摻雜半導體層，因此可能會對多晶矽層造成損傷。例如，若先定義P型摻雜半導體層再定義N型摻雜半導體層，則對於N型薄膜電晶體的多晶矽層而言，會先後受到兩次蝕刻製程而會使得N型薄膜電晶體的多晶矽層受到兩次損傷，而影響到N型薄膜電晶體的元件特性。
本發明之目的之一在於提供一種半導體元件及其製作方法，以解決半導體層於製程中易受損傷之問題，進而提升半導體元件之電性與良率。
本發明之一較佳實施例提供一種半導體元件，設置於一基板上，且基板包括一第一區域與一第二區域。上述半導體元件包括一第一薄膜電晶體元件位於第一區域內，以及一第二薄膜電晶體元件位於第二區域內。第一薄膜電晶體元件包括一第一半導體層、兩個第一摻雜層、一第一介電層、一第一閘極介電層、一第一閘極，以及一第一源極與一第一汲極。第一半導體層位於基板上；第一摻雜層位於第一半導體層上；第一介電層位於第一半導體層與第一摻雜層上；第一閘極介電層位於第一介電層上；第一閘極位於第一閘極介電層上；第一源極與第一汲極分別與各第一摻雜層電性連接。第二薄膜電晶體元件包括一第二半導體層、兩個第二摻雜層、一蝕刻停止層、一第二閘極介電層、一第二閘極，以及一第二源極與一第二汲極。第二半導體層位於基板上；第二摻雜層位於第二半導體層上；蝕刻停止層位於第二摻雜層之間並覆蓋第二摻雜層暴露出之第二半導體層；第二閘極介電層位於第二摻雜層與蝕刻停止層上；第二閘極位於第二閘極介電層上；第二源極與第二汲極分別與各第二摻雜層電性連接。
本發明之另一較佳實施例提供一種製作半導體元件之方法，包括下列步驟。提供一基板，其包括一第一區域與一第二區域。於基板上形成一半導體層。於半導體層上形成一摻雜層，並對摻雜層進行圖案化以於第一區域內形成兩個第一摻雜層。於基板上形成一圖案化介電層，其中圖案化介電層包括一第一介電層位於第一區域之半導體層與第一摻雜層上，以及一蝕刻停止層位於第二區域之半導體層上。於半導體層與圖案化介電層上形成另一摻雜層。對另一摻雜層進行圖案化以於第二區域形成兩個第二摻雜層，並一併圖案化半導體層以於第一區域形成一第一半導體層以及於第二區域形成一第二半導體層。於基板上形成一閘極介電層並覆蓋第二摻雜層、第一介電層與蝕刻停止層。於閘極介電層上形成一第一圖案化導電層，其中第一圖案化導電層包括一第一閘極位於第一區域之閘極介電層上，以及一第二閘極位於第二區域之閘極介電層上。於第一區域形成一第一源極與一第一汲極，分別與各第一摻雜層電性連接，以及於第二區域形成一第二源極與一第二汲極，分別與各第二摻雜層電性連接。
本發明之製作半導體元件之方法利用第一介電層在製程中保護位於第一區域的半導體層免於受損，以及利用蝕刻停止層保護位於第二區域之半導體層於後續定義第二摻雜層之際免於受損。由於第一介電層與蝕刻停止層係由同一圖案化介電層定義出，因此不會增加額外製程，而可節省成本並增加良率。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第6圖。第1圖至第6圖繪示了本發明之一第一較佳實施例之製作半導體元件之方法示意圖。如第1圖所示，首先提供一基板10，基板10可為一透明基板例如一玻璃基板、一塑膠基板或一石英基板，但不以此為限。基板10包括一第一區域101與一第二區域102。接著，於基板10上形成一半導體層12。隨後，於半導體層12上形成一摻雜層16。在本實施例中，半導體層12可為一非晶矽層，因此可進行一退火製程14將半導體層12由非晶矽層改質為一多晶矽層。退火製程14可為一雷射處理製程，但不以此為限。例如，退火製程14亦可為一熱處理製程。在本實施例中，摻雜層16為一P型摻雜半導體層，但不以此為限。摻雜層16可利用一非離子植入製程例如化學氣相沉積製程、物理氣相沉積(physical vapor deposition)製程或塗佈(spin-on)製程等，並一併將P型摻雜半導體層例如硼或其含硼之化合物混入的方式加以形成，但並不以此為限。於形成摻雜層16之後，可進行一退火製程14，例如一雷射處理製程，用以降低摻雜層16之阻值。另外，用以將半導體層12由非晶矽層改質為多晶矽層之退火製程14亦可與用以降低摻雜層16之阻值的退火製程14整合，換言之，可於形成摻雜層16之後進行一次退火製程14，同時將半導體層12由非晶矽層改質為多晶矽層，並一併降低摻雜層16之阻值。此外，半導體層12的材質並不以非晶矽為限，而亦可為其它半導體材質。
如第2圖所示，接著，並對摻雜層16進行圖案化，例如利用微影暨蝕刻技術，以於第一區域101內形成兩個第一摻雜層161。在本實施例中，第一摻雜層161為P型摻雜半導體層。如第3圖所示，隨後於基板10與第一摻雜層161上形成一圖案化介電層18。圖案化介電層18包括一第一介電層181位於第一區域101之半導體層12與第一摻雜層161上，以及一蝕刻停止層182位於第二區域182之半導體層12上。第一介電層181可與後續形成的第一閘極介電層(圖未示)共同作為閘極介電層之用，並可在製程中保護位於第一區域101的半導體層12免於在後續製程受損，而蝕刻停止層182係作為蝕刻停止層，其可保護位於第二區域102之半導體層12於後續定義第二摻雜層之際受損。由於第一介電層181與蝕刻停止層182係由同一圖案化介電層18所構成，因此不會增加額外製程。圖案化介電層18之材料可為各式介電材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。此外，圖案化介電層18可為單層介電結構或複合層介電結構。
如第4圖所示，接著於半導體層12與圖案化介電層18上形成另一摻雜層20。在本實施例中，摻雜層20為一N型摻雜半導體層，但不以此為限。摻雜層20可利用一非離子植入製程例如化學氣相沉積製程、物理氣相沉積製程或塗佈製程等，並一併將N型摻雜半導體層例如磷或其他含磷之化合物混入的方式加以形成，但並不以此為限。另外，於形成摻雜層20之後，可進一步進行一退火製程14，例如一雷射處理製程，用以降低摻雜層20之阻值。另外，用以將半導體層12由非晶矽層改質為多晶矽層之退火製程14與用以降低摻雜層16之阻值的退火製程14亦可與用以降低摻雜層20之阻值的退火製程14整合，換言之，可於形成摻雜層20之後進行一次退火製程14，同時將半導體層12由非晶矽層改質為多晶矽層，並一併降低摻雜層16與摻雜層20之阻值。如第5圖所示，接著對摻雜層20進行圖案化，例如利用微影暨蝕刻技術，在摻雜層20上形成一光阻圖案(圖未示)並蝕刻摻雜層20，以於第二區域102形成兩個第二摻雜層201。在本實施例中，蝕刻停止層182位於兩個第二摻雜層201之間，且第二摻雜層201可覆蓋部分之蝕刻停止層182，但不以此為限。例如，第二摻雜層201亦可分別位於蝕刻停止層182之兩側而不覆蓋蝕刻停止層182。第二摻雜層201為N型摻雜半導體層。由於蝕刻停止層182覆蓋於第二區域102之半導體層12上，因此位於第二區域102之半導體層12不會在圖案化摻雜層20時受到損傷。隨後，將光阻圖案移除。
如第6圖所示，接著可利用第二摻雜層201、蝕刻停止層182與第一介電層181作為蝕刻遮罩，對半導體層12進行圖案化以於第一區域101形成一第一半導體層121以及於第二區域102形成一第二半導體層122。對半導體層12進行圖案化的方法並不以上述方式為限，例如在另一變化實施例中，亦可先不移除用來定義摻擁層20的光阻圖案，而待半導體層12進行圖案化之後再移除光阻圖案，藉此可保護第二摻雜層201免於在對半導體層12進行蝕刻時受損。如第7圖所示，隨後於基板10上形成一閘極介電層22並覆蓋第二摻雜層201、第一介電層181與蝕刻停止層182。閘極介電層22之材料可為各式介電材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。此外，閘極介電層22可為單層介電結構或複合層介電結構。之後，於閘極介電層22上形成一第一圖案化導電層24，其中第一圖案化導電層24包括一第一閘極241位於第一區域101之閘極介電層22上，以及一第二閘極242位於第二區域102之閘極介電層22上。圖案化導電層24之材質可為金屬，但不以此為限而可為其它導電材質。
如第8圖所示，接著於閘極介電層22、第一閘極241與第二閘極242上形成至少一層間介電層(inter-layered dielectric,ILD)26。層間介電層26之材料可為各式介電材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。隨後，於第一區域101之層間介電層26、閘極介電層22與第一介電層181中形成複數個第一接觸洞281，以分別部分暴露出各第一摻雜層161；以及於第二區域102之層間介電層26與閘極介電層22中形成複數個第二接觸洞282，以分別部分暴露出各第二摻雜層201。之後，於層間介電層26上形成一第二圖案化導電層30。第二圖案化導電層30包括一第一源極301S與一第一汲極301D，位於第一區域101之層間介電層26上並分別與各第一摻雜層161電性連接，以及一第二源極302S與一第二汲極302D，位於第二區域102之層間介電層26上並分別與各第二摻雜層201電性連接。第一源極301S、第一汲極301D、第二源極302S與第二汲極302D之材質可為金屬，但不以此為限而可為其它導電材質。藉由上述步驟，即可製作出本實施例之半導體元件40，其中位於第一區域101內之第一半導體層121、第一摻雜層161、第一介電層181、閘極介電層22與層間介電層26、第一源極301S與第一汲極301D構成一第一薄膜電晶體元件401，而位於第二區域102內之第二半導體層122、蝕刻停止層182、第二摻雜層201、閘極介電層22、第二閘極242、層間介電層26、第二源極302S與第二汲極302D構成一第二薄膜電晶體元件402。
本發明之半導體元件及其製作方法並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之半導體元件及其製作方法，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第9圖，並一併參考第1圖至第8圖。第9圖繪示了本發明之一第二較佳實施例之製作半導體元件之方法示意圖。如第9圖所示，不同於前述實施例，在本實施例中，第一薄膜電晶體元件501之第一閘極241係與第二薄膜電晶體元件502之第二閘極242電性連接，且第一源極301S係與第二汲極302D電性連接。因此，本實施例之半導體元件50可為一互補式金屬氧化半導體元件(CMOS)，但不以此為限。第一閘極241與第二閘極242可直接電性相連或利用其它導電層以橋接方式電性連接。同理，第一源極301S與第二汲極302D亦可直接電性連接或利用其它導電層以橋接方式電性連接。本實施例之半導體元件50可應用在有機電激發光面板之周邊電路中，但不以此為限。
請參考第10圖與第11圖，並一併參考第1圖至第8圖。第10圖與第11圖繪示了本發明之一第三較佳實施例之製作半導體元件之方法示意圖。如第10圖所示，在本實施例中，第一閘極241係與第二汲極302D電性連接，例如第二汲極302D可透過層間介電層26之接觸洞261與第一閘極241電性連接。接著，於層間介電層26、第一源極301S、第一汲極301D、第二源極302S與第二汲極302D上形成一第一保護層61，且第一保護層61至少部分暴露出第一汲極301D。隨後，於第一保護層61上形成一第一電極62，並使第一電極62與暴露出之第一汲極301D電性連接。
如第11圖所示，隨後，再於第一保護層61與第一電極62上形成一第二保護層63，且第二保護層63至少部分暴露出第一電極62。接著，再依續於第二保護層63暴露出之第一電極62上形成一發光層64與一第二電極65，以製作出本實施例之半導體元件70。本實施例之半導體元件70可應用在有機電激發光面板之畫素結構中，其中第一薄膜電晶體元件701可作為一驅動薄膜電晶體元件，第二薄膜電晶體元件702可作為一開關薄膜電晶體元件，而第一電極62、發光層64與第二電極65則形成一發光元件72，但不以此為限。另外，在本實施例中，第一電極62為一陽極，而第二電極65可為一陰極，但不以此為限。
綜上所述，本發明之製作半導體元件之方法利用非離子佈植製程形成摻雜層，因此可應用在大尺寸的顯示面板上，且利用退火製程可有效降低摻雜層之阻值，進而提升半導體元件之電性。另外，本發明之半導體元件之第一介電層在製程中可保護位於第一區域的半導體層免於受損，而半導體元件之蝕刻停止層可保護位於第二區域之半導體層於後續定義第二摻雜層之時免於受損。第一介電層與蝕刻停止層係由同一圖案化介電層定義出，因此不會增加額外製程，而可節省成本並增加良率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基板
101．．．第一區域
102．．．第二區域
12．．．半導體層
121．．．第一半導體層
122．．．第二半導體層
16．．．摻雜層
161．．．第一摻雜層
18．．．圖案化介電層
181．．．第一介電層
182．．．蝕刻停止層
20．．．摻雜層
201．．．第二摻雜層
22．．．閘極介電層
24．．．第一圖案化導電層
241．．．第一閘極
242．．．第二閘極
26．．．層間介電層
281．．．第一接觸洞
282．．．第二接觸洞
30．．．第二圖案化導電層
301S．．．第一源極
301D．．．第一汲極
302S．．．第二源極
302D．．．第二汲極
40．．．半導體元件
401．．．第一薄膜電晶體元件
402．．．第二薄膜電晶體元件
50．．．半導體元件
501．．．第一薄膜電晶體元件
502．． 第二薄膜電晶體元件
61．．．第一保護層
62．．．第一電極
63．．．第二保護層
64．．．發光層
65．．．第二電極
70．．．半導體元件
701．．．第一薄膜電晶體元件
702．．．第二薄膜電晶體元件
72．．．發光元件
261．．．接觸洞
14．．．退火製程
第1圖至第8圖繪示了本發明之一第一較佳實施例之製作半導體元件之方法示意圖。
第9圖繪示了本發明之一第二較佳實施例之製作半導體元件之方法示意圖。
第10圖與第11圖繪示了本發明之一第三較佳實施例之製作半導體元件之方法示意圖。
10．．．基板
101．．．第一區域
102．．．第二區域
12．．．半導體層
121．．．第一半導體層
122．．．第二半導體層
16．．．摻雜層
161．．．第一摻雜層
18．．．圖案化介電層
181．．．第一介電層
182．．．蝕刻停止層
20．．．摻雜層
201．．．第二摻雜層
22．．．閘極介電層
24．．．第一圖案化導電層
241．．．第一閘極
242．．．第二閘極
26．．．層間介電層
281．．．第一接觸洞
282．．．第二接觸洞
30．．．第二圖案化導電層
301S．．．第一源極
301D．．．第一汲極
302S．．．第二源極
302D．．．第二汲極
40．．．半導體元件
401．．．第一薄膜電晶體元件
402．．．第二薄膜電晶體元件

Claims (20)

  1. 一種半導體元件，設置於一基板上，該基板包括一第一區域與一第二區域，該半導體元件包括：一第一薄膜電晶體元件，位於該第一區域內，該第一薄膜電晶體元件包括：一第一半導體層，位於該基板上；兩個第一摻雜層，位於該第一半導體層上；一第一介電層，位於該第一半導體層與該等第一摻雜層上；一第一閘極介電層，位於該第一介電層上；一第一閘極，位於該第一閘極介電層上；以及一第一源極與一第一汲極，分別與各該第一摻雜層電性連接；以及一第二薄膜電晶體元件，位於該第二區域內，該第二薄膜電晶體元件包括：一第二半導體層，位於該基板上；兩個第二摻雜層，位於該第二半導體層上；一蝕刻停止層，位於該等第二摻雜層之間並覆蓋該等第二摻雜層暴露出之該第二半導體層；一第二閘極介電層，位於該等第二摻雜層與該蝕刻停止層上；一第二閘極，位於該第二閘極介電層上；以及一第二源極與一第二汲極，分別與各該第二摻雜層電性連接。
  2. 如請求項1所述之半導體元件，其中該等第一摻雜層包括P型摻雜半導體層，且該等第二摻雜層包括N型摻雜半導體層。
  3. 如請求項1所述之半導體元件，其中該等第一摻雜層與該等第二摻雜層包括非離子植入(non-implant)摻雜層。
  4. 如請求項1所述之半導體元件，其中該第一半導體層與該第二半導體層包括多晶矽層。
  5. 如請求項1所述之半導體元件，其中該第一介電層與該蝕刻停止層係由同一圖案化介電層所構成。
  6. 如請求項1所述之半導體元件，另包括至少一層間介電層(inter-layered dielectric,ILD)，位於該第一閘極介電層、該第二閘極介電層、該第一閘極與該第二閘極上。
  7. 如請求項6所述之半導體元件，其中該至少一層間介電層、該第一閘極介電層與該第一介電層更包括複數個第一接觸洞，分別部分暴露出各該第一摻雜層，且該第一源極與該第一汲極係位於該層間介電層上並透過該等第一接觸洞而分別與各該第一摻雜層電性連接，而該至少一層間介電層與該第二閘極介電層更包括複數個第二接觸洞，分別部分暴露出各該第二摻雜層，且該第二源極與該第二汲極位於該層間介電層上，並透過該等第二接觸洞而分別與各該第二摻雜層電性連接。
  8. 如請求項1所述之半導體元件，其中該蝕刻停止層位於該第二半導體層上，而該等第二摻雜層位於該第二半導體層上並部分覆蓋該蝕刻停止層。
  9. 如請求項1所述之半導體元件，其中該第一源極係與該第二汲極電性連接，且該第一閘極係與該第二閘極電性連接。
  10. 如請求項1所述之半導體元件，其中該第一閘極係與該第二汲極電性連接。
  11. 如請求項10所述之半導體元件，另包括一發光元件，其中該發光元件包括一第一電極、一發光層與一第二電極，且該第一電極係與該第一薄膜電晶體元件之該第一汲極電性連接。
  12. 一種製作半導體元件之方法，包括：提供一基板，該基板包括一第一區域與一第二區域；於該基板上形成一半導體層；於該半導體層上形成一摻雜層，並對該摻雜層進行圖案化以於該第一區域內形成兩個第一摻雜層；於該基板上形成一圖案化介電層，其中該圖案化介電層包括一第一介電層位於該第一區域之該半導體層與該等第一摻雜層上，以及一蝕刻停止層位於該第二區域之該半導體層上；於該半導體層與該圖案化介電層上形成另一摻雜層；對該另一摻雜層進行圖案化以於該第二區域形成兩個第二摻雜層，並圖案化該半導體層以於該第一區域形成一第一半導體層以及於該第二區域形成一第二半導體層；於該基板上形成一閘極介電層並覆蓋該等第二摻雜層、該第一介電層與該蝕刻停止層；於該閘極介電層上形成一第一圖案化導電層，其中該第一圖案化導電層包括一第一閘極位於該第一區域之該閘極介電層上，以及一第二閘極位於該第二區域之該閘極介電層上；以及於該第一區域形成一第一源極與一第一汲極，分別與各該第一摻雜層電性連接，以及於該第二區域形成一第二源極與一第二汲極，分別與各該第二摻雜層電性連接。
  13. 如請求項12所述之製作半導體元件之方法，其中該等第一摻雜層與該等第二摻雜層係由非離子佈植方式形成。
  14. 如請求項13所述之製作半導體元件之方法，更包括對該等第一摻雜層、該等第二摻雜層與該半導體層進行至少一退火(anneal)製程。
  15. 如請求項14所述之製作半導體元件之方法，其中該退火製程將該半導體層由一非晶矽層改質為一多晶矽層。
  16. 如請求項12所述之製作半導體元件之方法，其中該等第一摻雜層包括P型摻雜半導體層，且該等第二摻雜層包括N型摻雜半導體層。
  17. 如請求項12所述之製作半導體元件之方法，另包括：於形成該第一源極、該第一汲極、該第二源極與該第二汲極之前，於該閘極介電層、該第一閘極與該第二閘極上形成至少一層間介電層(inter-layered dielectric,ILD)；於該第一區域之該層間介電層、該閘極介電層與該第一介電層中形成複數個第一接觸洞，以分別部分暴露出各該第一摻雜層；以及於該第二區域之該層間介電層與該閘極介電層中形成複數個第二接觸洞，以分別部分暴露出各該第二摻雜層；其中該第一源極與該第一汲極係分別經由該等第一接觸洞與該等第一摻雜層電性連接，且該第二源極與該第二汲極係分別經由該等第二接觸洞與該等第二摻雜層電性連接。
  18. 如請求項17所述之製作半導體元件之方法，另包括形成一發光元件，其中該發光元件包括一第一電極、一發光層與一第二電極，且該第一電極係與該第一汲極電性連接。
  19. 如請求項12所述之製作半導體元件之方法，更包括使該等第一源極與該第二汲極電性連接，以及使該第一閘極與該第二閘極電性連接。
  20. 如請求項12所述之製作半導體元件之方法，更包括使該第一閘極與該等第二汲極電性連接。
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