KR20080111402A - 수신기, 수신기에 의해 수행되는 방법 및 타이밍 생성기 - Google Patents

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KR20080111402A
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토마스 에스 웡
캐서린 티 호앙
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마이크렐 인코포레이티드
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Abstract

수신기는 GPON 파이버 광 시스템에서의 광 펄스로부터 도출된 아날로그 신호를 깨끗한 디지털 전기 신호로 변환한다. 광검출기 및 트랜스임피던스 증폭기(transimpedance amplifier : TIA)는 광 펄스를 아날로그 전기 신호로 변환한다. OPON 시스템에서의 매체 액세스 제어기(media access controller : MAC)에 의해 생성된 리세트 신호는 새로운 데이터의 버스트의 시작을 나타낸다. 수신기는 아날로그 신호가 논리 1인지 또는 논리 0인지 여부를 판정하도록 임계 전압을 설정하는 스위칭 가능한 저역 통과 필터를 갖는다. 새로운 버스트의 개시 시에, 저역 통과 필터는 버스트를 위한 임계 전압을 신속하게 설정하도록 제 1 시정수를 갖는다. 이후에 버스트 동안, 저역 통과 필터는 상대적으로 안정한 임계 전압을 생성하도록 느린 시정수를 갖도록 스위칭된다.

Description

수신기, 수신기에 의해 수행되는 방법 및 타이밍 생성기{PON BURST MODE RECEIVER WITH FAST DECISION THRESHOLD SETTING}
본 발명은 수동 광학 네트워크(passive optical network : PON)에서 사용된 바와 같은 버스트 모드 디지털 수신기에 관한 것으로, 특히, 알려지지 않은 천이 레벨을 갖는 신호를 생성하는 다수의 광학 네트워크 유닛(optical network ubits : ONU) 또는 다른 송신기로부터 초 당 기가비트의 신호를 수신하는 수신기에 관한 것이다.
PON은 다중 포인트 통신 애플리케이션에서 사용된다. 도 1은 PON(10)의 간단한 예를 도시한다. 광학 라인 단자(opticla line terminal : OLT)(12)는 PON의 "헤드 엔드(head end)"에 접속되며 국소 전화 교환망(중앙 사무국) 내에 전형적으로 위치한다. OLT(12)는 공유 PON에 대한 액세스를 제어하고 PON을 보다 넓은 원거리 통신 네트워크에 상호 접속한다. PON에 접속된 외부 서비스의 예는 케이블 텔레비전(CATV)(14), 인터넷 네트워크(16)(VoIP 및 데이터), 및 임의의 다른 광역 네트워크(wide area network : WAN)(18)일 수 있다. 케이블 버스 또는 스위치(19) 는 각종 서비스로부터의 신호를 OLT(12) 포트에 접속한다. OLT(12)는 잘 알려진 포맷의 직렬 또는 병렬 전기 신호를 이용하여 버스(19)와 통신한다.
OLT(12)는 외부 소스로부터 인입 데이터를 관리하고, 데이터를 광 펄스로 변환하며, 하나 이상의 파이버 광 케이블을 통해 데이터를 다수의 광학 네트워크 유닛(ONU)(20, 21 및 22)에 전송하며, 이는 전형적으로 OLT(12)로부터의 10km 다운스트림 한도인 PON의 유저 엔드이다. ONU는 와이어를 통해 얼티메이트(ultimate) 유저(23-25)에 접속된다. OLT(12)는 ONU(20-22)로부터 외부 네트워크로의 광학적 송신을 또한 관리한다. 가정 또는 사무실 빌딩에 대해 파이버가 도중에 실행되면 광학 네트워크 종단(optical network termination : ONT)이 필요할 것이다. 종단이 ONU안자 또는 ONT인지는 본 발명과 관련되지 않는다.
PON은 수동 스플리터(splitters)(28)만이 파이버 광 네트워크에서 사용되므로 매우 효율적이다. 스플리터(28)는 ONU(20-22)에 이르게 하는 각각의 파이버 광 케이블(30-32)에 OLT(12)로부터의 파이버 광 케이블(34)을 접속한다. PON 시스템에서, 단일 광 파어비 케이블로부터의 광 신호는 64개 이상의 파이버로 분할될 수 있다.
PON에 대한 표준안은 ITU-T-G.984(기가비트 PON)와 같은 각종 발행서에 기술되어 있다. 모든 이들 적용 가능한 표준안은 당 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으며, 참조로서 인용되어 있다.
OLT(12) 내의 송신기(36)는 레이저 다이오드를 이용하여 전기 데이터를 광 펄스로 변환한다. 광은 OLT(12)에 의해 하나의 파장 길이에서 ONU으로 송신되고, 광은 ONU에 의해 다른 파장 길이에서 OLT로 다시 송신되어, PON 내에 파장 길이 분할 멀티플렉싱(wavelength division multiplexing : WOM)이 존재한다.
PON에서의 수신기(38)는 ONU로부터 수신된 광 신호를 전기 신호로 변환한다.
매체 액세스 제어기(media access controller : MAC)(40)는 PON 상에서의 통신 및 데이터의 포맷팅(예를 들어, 패킷화(packetizing), 패킷 해제화(depacketizing), 직렬 대 병렬 변환 등)을 제어한다. PON 상에서 ONU로부터 OLT(12)로의 데이터 전송 "업스트림"은 전형적으로 할당된 타임 슬롯을 이용하여 데이터 채널이 시간별로 분리되는 TDMA(Time Division Multiple Access) 기법에 따라 멀티플렉싱되어, OLT(12)에서의 충돌을 방지한다. OLT(12)는 전형적으로 브로드캐스트 방안을 이용하여 외부 네트워크로부터 ONU로 데이터를 송신하고, 그 다음에 송신 시에 지정된 목적지 어드레스를 갖는 특정의 ONU가 데이터를 프로세스한다. 어드레스되지 않은 ONU는 송신을 무시한다. 보안성을 위해 암호화가 사용된다.
ONU로부터 출력되는 데이터는 특정의 프로토콜 표준안을 이용하여 패킷으로 송신된다. MAC 프로토콜로서 알려진 각종 프로토콜은 PON 상에서 공유 용량에 대한 ONI의 업스트림의 액세스를 제어하도록 개발되어 왔다. MAC 프로토콜은 업스트림 방향에서 TDMA 멀티플렉싱 방안을 구현할 수 있거나, 또는 특별히 높은 데이터 레이트 또는 가변 레이트 비대칭 데이터 트랜스포트에 대해 보다 적합한 다른 패킷 기반형 데이터 전달 방안이 사용될 수 있다.
전형적인 PON 구성은 ONU가 서로 직접적으로 통신하도록 허용하지 않으며 MAC(40)가 송신의 순서 및 송신의 시간을 결정하도록 요구한다.
GPON을 위한 ITU 표준안에서 기술된 MAC 프로토콜의 한 통상적인 유형은 충돌을 방지하기 위한 패킷 셀 간의 최소 32 비트 가드 시간, 비트 동기화를 위한 교번적인 1 및 0의 44 비트 프리엠블, 인입 페이로드 데이터의 개시, 이어서 고정 및 가변 길이 페이로드 데이터를 표시하기 위한 20 비트 디리미터(delimiter)을 지정한다. 페이로드 데이터는 어드레스 및 주요 데이터 정보를 포함한다. 이러한 프로토콜의 간략화된 버전이 도 2에 도시되어 있다.
각각의 ONU(20-22)는 OLT(12)로부터 상이한 거리에 있으므로, 패킷에 대한 라운드 트립 시간은 각각의 ONU에 대해 상이할 것이다. OLT(12)에서의 MAC(40)는 인입 디지털 신호의 프로세싱을 위해 사용되는 안정한 레퍼런스 클록을 갖는다. 모든 ONU로부터의 비트가 OLT(12)에 의해 동위상으로 수신된다는 것이 중요하므로, MAC(40)는 모든 ONU가 동일한 일정의 등화된 라운드 트립 지연을 갖도록 송신 시에 사용할 각각의 ONU에 대해 위상 보정을 도입한다. 이것이 소위 레인징(ranging)이다.
GPON 시스템에서의 MAC(40)는 패킷 버스트의 종료 직후에 프로그램 가능한 리세트 신호를 송출하여 프로토콜 시퀀스 및 리세트를 필요로 하는 임의의 다른 회로를 리세트한다. 리세트 펄스는 프리엠블 직전에 종료된다. 리세트 펄스는 데이터의 버스트 사이의 가드 시간 동안 발생된다. 이러한 MAC는 잘 알려져 있으며 상업적으로 입수 가능하다.
초 당 1.25 및 2.5 기가바이트의 데이터 레이트, 및 각각 상이한 ONU로부터 의 광 펄스의 크기에 따라, 광 펄스를 에러 없는 전기 디지털 신호로 변환하는 것은 매우 어렵다. PON 수신기에서, 광검출기는 광 펄스의 크기를 비례적인 아날로그 전류로 변환한다. 이러한 전류는 트랜스임피던스 증폭기(transimpedance amplifier : TIA)에 의해 아날로그 전압으로 변환되고, 트랜스임피던스 증폭기의 출력은 아날로그 신호가 논리 1 또는 논리 0 비트인지를 판정하는 (비교기와 같은) 제한 증폭기에 인가된다. (본 명세서에서는 송신기의 상이한 거리로 인해 논리 1 및 0 비트의 크기가 가변적이므로 송신된 데이터가 디지털이더라도 "아날로그"란 용어가 사용된다) 그 다음에 제한 증폭기는 깨끗하고 유효한 디지털 신호를 출력한다.
광 펄스가 논리 1 또는 논리 0인지를 판정하기 위해 제한 증폭기가 사용하는 아날로그 신호의 임계 전압은 OLT에 의해 수신된 광 펄스의 크기가 각각의 ONU에 대해 가변적이므로 신속하게 설정하는 것이 어렵다. 임계 전압은 최적으로는 논리 1 및 논리 0의 전압 진폭 간의 중간점이다.
예를 들어, 도 2는 "가까운" ONU(20) 및 "먼" ONU(22) 각각에 대해 트랜스임피던스 증폭기에 의해 출력되는 2개의 간략화된 아날로그 신호(44 및 46)를 도시한다. 신호가 논리 1 또는 논리 0인지를 판정하는 최적 임계 전압 레벨(48)은 이상적으로는 피크 전압 및 최소 전압 사이의 중간점이다. 최소 및 피크 값을 검출하기 위해 2개의 피크 검출기 및 저항 분할기를 이용하여 통상 구현되는 바와 같이, 매우 바른 속도로, 중간점에서 임계 전압을 신속하게 설정하는 것은 매우 어렵다. 중간점에서 임계치를 설정하지 않으면 비트 에러의 가능성을 증가시킨다.
다른 가능한 기법에서, 아날로그 신호가 논리 1인지 또는 논리 0인지를 판정하는 임계 전압은 시간 경과에 다라 아날로그 펄스의 평균 진폭을 획득함으로써 도출될 수 있다. 평균은 데이터 스트림의 (평균으로 가정되는) DC 성분을 추출하기 위해 저역 통과 필터(예를 들어, RC 시정수를 갖는 캐패시터 및 저항기)를 이용하여 획득될 수 있다. 아날로그 신호가 데이터 스트림의 평균보다 높으면, 논리 1인 것으로 가정한다. 그러나, 일련의 1 또는 0이 임계 전압을 현저하게 가변시키는 것을 방지하기 위해, 저역 통과 필터의 시정수는 상대적으로 길어야/느려야 한다. 필터 캐패시터 전압은 상이한 ONU로부터의 이전 버스트로부터 초래되는 임의의 전압에서 개시하므로, 긴 RC 시정수는 상대적으로 긴 시간을 초래하여, 평균치를 설정하기 위해 패킷 셀의 처음에서 개시한다. 이것은 캐패시터 전압이 안정화될 때까지 고 에러 레이트를 초래할 것이다.
필요로 하는 것은 고 데이터 레이트 PON 시스템, 또는 다른 디지털 버스트 모드 시스템에서 아날로그 신호가 논리 1인지 또는 논리 0인지를 판정하는 향상된 기법이다.
본 발명의 일 실시예에서, 수신기는 파이버 광 시스템에서의 광 펄스로부터 도출된 아날로그 신호를 2진 전기 신호로 변환한다. 수신기는 GPON 시스템에서 사용하기 위해 특히 적용 가능하며, 여기서 아날로그 신호의 피크 크기는 송신기 및 수신기 사이이 차이에 따라 가변한다. 본 발명을 기술하는데 사용된 예에서, 수신기는 OLT 내에 있다.
광검출기 및 버스트 모드 가능한 트랜스임피던스 증폭기(transimpedance amplifier : TIA)는 ONU로부터 수신된 광 펄스를 아날로그 전기 신호로 변환한다.
GPON 프로토콜 표준안에서, 연속적인 데이터의 버스트(패킷 셀) 사이에 지정된 가드 시간이 존재하며, 패킷은 비트 동기화를 위한 프리엠블 내에서 교번적인 1 및 0으로 시작된다.
도 3의 일 실시예에서, ONU로부터 새로운 데이터 버스트의 시작을 나타내기 위해 OLT 내의 MAC에 의해 생성된 리세트 신호는 수신기에 의해 이용된다. 수신기는 TIA로부터 출력된 아날로그 신호에 결합된 스위칭 가능한 저역 통과 필터를 갖 는다. 사용된 예에서, 스위칭 가능한 저역 통과 필터는 캐패시터 및 스위칭 가능한 저항을 포함한다. 저역 통과 필터는 아날로그 신호가 논리 1인지 또는 논리 0인지를 판정하는 임계 전압을 설정한다. 새로운 패킷의 개시 시에, OLT에 의해 새로운 ONU 송신이 수신되려고 할 때, (리세트 1로서 도시된) MAC로부터의 리세트 신호를 이용함으로써 생성된 (리세트 2로서 도시된) 리세트 신호가 저역 통과 필터 캐패시터에 저 저항(예를 들어, 10 오옴)을 결합하는 스위치에 인가되어 저역 통과 필터가 빠른 RC 시정수를 갖도록 한다. 이것은 44 프리엠블 비트를 이용하여 캐패시터가 평균 전압을 신속하게 설정하도록 인에이블한다.
이러한 평균(실질저긍로 DC 평균)은 제한 증폭기의 반전 입력에 인가된다. 제한 증폭기는 사전 결정된 고 및 저 레벨을 갖는 디지털 전압을 출력하는 비교기로서 동작한다. 본 명세서에서 사용되는 바와 같이, 제한 증폭기란 용어는 그 차동 입력 신호가 실질적으로 교차할 때 트리거하고 사전 결정된 고 및 저 레벨을 갖는 디지털 신호를 출력하는 임의의 회로를 지칭한다. 제한 증폭기는 히스테리시스를 가질 수 있다.
TIA로부터의 아날로그 신호는 버스트 모드 가능한 제한 증폭기의 비반전 입력에 직접 인가된다. 아날로그 신호에 의한 평균의 교차는, 예를 들어, PECL 레벨어서, 제한 증폭기가 디지털 1 또는 0을 출력하는지를 판정한다.
빠른 RC 시정수는 훨씬 낮은 데이터의 주파수 성분으로 인해 페이로드 데이터 내의 1 또는 0의 긴 스트링이 평균 전압에 현저하게 영향을 주므로 비프리엠블 데이터의 평균 전압을 도출하는데는 너무 짧을 것이다. 따라서, 프리엠블 동안 일 단 평균이 안정화되면, 스위치가 디스에이블되고, 상대적으로 높은 저항(예를 들어, 1K 오옴)이 필터 캐패시터에 결합하도록 하고 페이로드 데이터를 위한 상대적으로 안정한 임계 전압을 생성하기 위한 시정수를 크게 증가시키도록 한다.
따라서, 평균 전압은 패킷의 프리엠블 위상 동안 신속하게 설정되며, 임계 전압은 수신되는 패킷 데이터 이전에 매우 안정적으로 된다.
본 발명은 임계치를 신속하게 설정하고, 이어서 그 임계치를 안정화함으로써 장점이 얻어지는 디지털 데이터의 버스트를 수신하는 임의의 수신 시스템에 적용될 수 있다. 제어 가능한 시정수를 갖는 임의의 유형의 저역 통과 필터가 사용될 수 있다.
스위칭 시그널링을 제공하기 위한 본 명세서에서 기술된 특정의 타이밍 생성기는 단지 5개의 구성요소를 사용하므로 매우 작고 효율적이다.
이상과 같은 본 발명에 의하면, 고 데이터 레이트 PON 시스템, 또는 다른 디지털 버스트 모드 시스템에서 아날로그 신호가 논리 1인지 또는 논리 0인지를 판정함에 있어 향상된 성능을 제공하게 된다.
도 3은 도 1의 GPON 시스템에서 수신기로 대체될 수 있는 수신기(30)의 일 실시예를 도시한다.
파이버 광 케이블(34)은 광검출기(54)에 근접하여 종단된다. 도 3에서, 광검출기(54)는 역 바이어스 구성으로 접속된 광검출기 다이오드이다. 광검출기(54)에 인가된 광학적 신호는 광검출기(54)가 광학적 신호의 강도에 비례하는 전류를 도통하도록 야기한다. 파이버 광 케이블(34)은 도 1의 각종 ONU으로부터 데이터의 버스트를 수신하도록 결합되며, 여기서 ONU는 도 1의 MAC(40)에 의해 결정되는 할당된 타임 슬롯으로 송신하는 것으로 가정한다.
광검출기(54)를 통한 아날로그 전류의 펄스는 트랜스임피던스 증폭기(TIA)(56)의 입력에 인가된다. TIA(56)는 그 출력에서 전류를 단일 종단형 또는 차동 아날로그 전압으로 변환하는 고속 버스트 모드 TIA이다. TIA는 잘 알려져 있다. TIA(56)는 본 예에서 차동 신호 출력을 갖는다. TIA(56)의 반전 출력은 사용되지 않으며 적절한 동작을 위해 부하 저항기(58)에 접속된다. 본 예에서 사용된 특정의 버스트 모드 TIA는 부하 저항기를 필요로 하지만, 다른 TIA는 필요로 하지 않을 수 있다. 버스트 모드 가능하며, DC 커플링을 지원하는 다른 고속 TIA가 또한 작동할 것이다.
TIA(56)의 비반전 출력은 부하 저항기(60) 및 제한 증폭기(62)의 비반전 입력(In)에 접속된다. 증폭기(62)는 MAC, 및 클록과 데이터 복구(clock and data recovery : CDR) 회로, 레지스터, 직렬 대 병렬 변환기, 디코더, 패킷 해제화기 등과 같은 OLT에 사용된 다른 잘 알려진 회로에 의해 더 프로세스될 차동 신호(Dout 및 /Dout)를 출력하는 버스트 모드 차동 증폭기이다. 제한 증폭기는 잘 알려져 있다.
TIA(56)의 비반전 출력은 상대적으로 높은 값 저항기(예를 들어, 1K 오옴)(64)를 통해 증폭기(62)의 반전 입력(/In)에 또한 결합된다. MOSFET 스위치(68)가 폐쇄될 때, 낮은 값(예를 들어, 10 오옴) 저항기(66)는 저항기(64)와 병렬로 접속되어, 병렬 저항이 대략 10 오옴이 되도록 한다. 제 2 MOSFET 스위치(70)는 증폭기(62)의 차동 입력 간에 결합되어 훨씬 빠른 임계치 획득이 가능하도록 증폭기(62)의 입력이 동일한 전압을 임시적으로 갖도록 한다.
저역 통과(LP) 필터 캐패시터(72)(예를 들어, 800pF)는 증폭기(62)의 반전 입력에 접속되어 저항기(64)(스위치(68) 오프)에 결합될 때 상대적으로 느린 RC 시정수 또는 저항기(66)(스위치(68) 온)에 결합될 때 빠른 RC 시정수를 생성한다.
스위치(70)는 새로운 패킷 버스트의 시작을 시그널링하도록 GPON MAC(40)(도 1)에 의해 생성된 통상적인 프로그램 가능한 리세트 1 신호에 결합된 그 제어 단자를 갖는다. 리세트 1 신호는 이전 패킷의 종단 및 다음 패킷의 적절한 시작 사이에서 얼마 동안 지속되는 지속 기간을 갖는 펄스이다. 리세트 1 신호 펄스는 프로토콜에 따라 패킷 간의 사전 결정된 가드 시간 동안 발생된다. 리세트 1 신호는 OLT 내의 임의의 회로에 의해 사용되어 전형적으로 상이한 ONU로부터 새로운 데이터의 버스트를 프로세스하도록 대비하는 임의의 다른 회로 및 프로토콜 알고리즘을 리세트한다. 리세트 1 신호는 비트 동기화를 설정하는데 사용되는 프리엠블 비트(GPON 내의 44 비트)의 시작 직후에 또는 이에 근접하여 MAC에 의해 디어서트(deassert)된다.
스위치(68)는 스트레칭된 리세트 신호(리세트 2)에 접속된 그 제어 단자를 가지며, 여기서 스트레칭된 시간은 리세트 1 신호 펄스가 디어서트된 이후에 리세트 2 신호가 사전 결정된 시간 동안 단정된 채로 유지하도록 한다. 리세트 2 신호는 임계 전압이 비트 동기화를 허용하도록 안정화된 후에 프리엠블 시간 내의 얼마 동안 디어서트된다.
리세트 1 신호가 단정된 직후에 리세트 2 신호도 거의 단정된다.
펄스 스트레처(stretcher) 회로(76)는 MAC(40)로부터 리세트 1 신호를 수신하여, MOSFET 스위치(78)가 턴 온하도록 한다. 저항기(80)는 상대적으로 높은 값 풀업 저항기(예를 들어, 18 오옴)이다. 스위치(78)는 즉시 턴 온하여 스위치(82)가 오프되도록 한다. 그 다음에 풀업 저항기(84)는 빠른 RC 시정수 저역 통과 필터를 생성하도록 높은 리세트 2 신호를 단정하여 스위치(68)를 턴 온시킨다. 이것은 단정되는 리세트 1 신호와 대략 동시에 발생되며, 리세트 2 신호의 단정 시의 임의의 지연은 기생 캐패시턴스에 의해 야기된다.
리세트 2 신호는 제한 증폭기(62)의 인에이블 단자(/EN)에 결합된다. 따라서 저역 통과 필터에 의해 설정되는 임계 전압 이전에 데이터가 발생될 것으로 가정되므로 리세트 2 신호를 단정하여 제한 증폭기(62)를 디스에이블한다.
회로(76)의 펄스 스트레칭 기능은 다음과 같이 동작한다. 일단 리세트 1 신호가 디어서트되고 스위치(78)가 턴 오프되면, 스위치(82)의 턴 온은 저항기(80)를 통해 캐패시터(92)의 충전(예를 들어, 2pF)에 의해 지연된다. 캐패시터(92) 및 저항기(80)의 값이 지연을 결정한다. 일단 캐패시터(92)가 특정의 레벨로 충전되면, 캐패시터 전압은 스위치82)를 턴 온하여 리세트 2 신호를 디어서트한다.
따라서, 리세트 2 펄스가 디어서트된 후에, 스트레칭된 리세트 2 신호는 단정된 채로 유지된다. 결과적으로, 리세트 1 신호가 디어서트되자마자, 스위치(70)는 제한 증폭기(62) 입력 단자를 함께 단락하는 것을 중지하도록 턴 온하고, 제한 증폭기(62)는 높은 /EN 신호에 의해 디스에이블된 채로 유지되며, 저역 통과 필터는 빠른 시정수를 갖는다(스위치(68)는 높은 리세트 2 신호에 의해 온(on)임).
그 다음에 TIA(56)는 ONU로부터 새로운 펄스의 패킷을 수신하여, 프리엠블 비트로 시작된다. 저항기(66)를 통해 빠른 RC 시정수로 저역 통과 필터를 형성하는 캐패시터(72)는 제한 증폭기(62)에 대한 DC 임계치를 설정하도록 프리엠블 비트의 평균 레벨로 신속하게 충전한다. 캐패시터(72) 전압이 램핑 업(ramping up)인 동안, 제한 증폭기(62)는 리세트 2 신호에 의해 디스에이블되므로 비트 에러가 존재하지 않는다.
회로(76)는 스위칭 제어 신호에 대한 타이밍 생성기로서 동작하며, 타이밍은 버스트 표시자 신호(리세트 1 신호)에 의해 트리거된다. 회로(76)는 최소 수의 비교기를 가지므로 극히 작다. 회로(76)는 스트레칭된 펄스 신호를 수신하는 임의의 애플리케이션에서 사용될 수 있다.
도 4는 생략된 시뮬레이팅 신호를 도시한다. 도 4의 패킷에서의 펄스 수는 실제의 GPON 패킷에서의 펄스와 일치하지 않는다. 도 4는 리세트 1 신호 펄스 및 스트레칭된 리세트 2 신호 펄스 대 시간의 그래프(86)를 도시한다. 모든 회로는 램핑 파형의 중간점에서 트리거하는 것으로 가정한다. 그래프(90)는 2개의 ONU로부터의 2개의 순차적인 버스트에 대한 제한 증폭기(62)의 2개의 비반전 입력(In)에 서의 아날로그 신호(91)를 도시한다. 시간 0.00 내지 10nsec는 버스트 사이의 가드 시간이다. 프리엠블 비트는 10nsec에서 시작하며, (페이로드 비트가 뒤따르는) 디리미터 비트는 약 40nsec에서 개시한다. 리세트 1 신호는 약 10nsec에서 디어서트되어 캐패시터(72)에 의한 저역 통과 필터링을 개시한다.
그래프(90)는 필터 캐패시터(72)의 제한 증폭기(62)의 반전 입력(/In)에 인가된 임계 전압인 전압(92)을 또한 도시한다. 임계 전압은 약 25nsec에서 안정하게 된다. 스트레칭된 리세트 2 신호는 임계 전압이 안정하게 된 이후에 리세트 2 신호가 디어서트되도록 설정된다.
리세트 2 신호를 디어서트하면 제한 증폭기(62)를 인에이블하여(/EN은 낮아짐) 스위치(68)를 턴 오프한다. 높은 값 저항기(64)에 의해 RC 시정수가 결정되도록 스위치(68)를 턴 오프하여 필터로부터 낮은 값 저항기(66)를 제거한다. 따라서, 저역 통과 필터는 매우 안정하게 되며 패킷 내의 1 또는 0의 긴 스트링에 의해 현저하게 영향을 받지 않는다.
도 4의 그래프(86 및 90)에서 알 수 있는 바와 같이, 리세트 2 신호는 프리엠블의 얼마 동안, 대략 25nsec에서 디어서트된다. 리세트 2 신호가 로우(low)로 스위치하자마자, 느린 RC 시정수 및 제한 증폭기(62)가 인에이블된다. 회로의 스위칭은 리세트 2 신호 진폭의 대략 중간점에서 발생하는 것으로 가정한다.
일단 제한 증폭기(62)가 인에이블되면, 도 4의 그래프(96)에서 도시된 바와 같이, 제한 증폭기(62)로부터 정확한 Dout 및 반전된 Dout(/Dout) 디지털 신호가 생성된다.
본 발명은 매우 안정한 임계 전압을 생성하기 위해 일단 임계치가 설정되면 빠른 시정수를 갖는 저역 통과 필터를 이용하여 정확한 임계 전압의 매우 바른 생성을 허용하고, 이후에 느린 RC 시정수로 스위칭하게 된다. 회로는 안정한 임계 전압이 설정될 때까지 제한 증폭기(62)를 또한 디스에이블한다.
도 4의 그래프(90)에서, 패킷은 약 100nsec에서 종료되고, 이어서 가드 시간이 뒤따르며, 다른 패킷이 약 110nsec에서 개시된다. 제 2 패킷은 훨씬 더 먼 ONU로부터의 패킷이므로 TIA(56)로부터의 광 신호 및 비례하는 전기 신호는 보다 낮은 크기를 갖는다. 앞에서와 같이, 리세트 1 신호 및 스트레칭된 리세트 2 신호는 프리엠블이 개시된 직후에 보다 낮은 임계 전압(92)이 신속하게 설정되도록 한다. 약 125nsec에서, 리세트 2 신호의 디어서션(deassertion)은 그래프(96)에서 도시된 바와 같이, 안정한 임계 전압(느린 RC 시정수)를 제공하며, 제한 증폭기(62)를 인에이블한다.
다른 실시예에서, 제한 증폭기(62)는 정확한 임계치가 먼저 설정되는 한, RC 시정수가 늦게 이루어지기 직전 또는 직후에 인에이블될 수 있다.
도 5는 전술한 프로세스를 단계(101-107)로 요약한 자체 예시적인 플로우차트이다.
본 명세서에서 기술된 개념을 여전히 이용하면서 저역 통과 필터, 펄스 스트레처 회로, 스위칭 회로, 및 증폭기를 구현하는 다수의 방식이 존재한다. 예를 들어, 다수의 저역 통과 필터가 사용되어 선택적으로 스위칭 인(switch in)될 수 있으며, 또는 다수의 스위치가 각종 저항기를 스위칭 인/아웃할 수 있다. 스위칭된 캐패시터 또는 인덕터는 시정수를 제어하는데 또한 사용될 수 있다. 필터는 심지어 캐패시터 및 인덕터 이외의 구성요소를 사용할 수 있다.
회로 예에서 사용된 특정의 제한 증폭기는 마이크렐사의 버스트 모드 1.25Gbps PECL 제한 증폭기 SY88903AL이다. 이러한 디바이스는 고속 신호 복구, 고속 신호 손실 표시자를 특징으로 하며, 다른 스탠드 얼론(stand-alone) 버스트 모드 TIA와 직접 인터페이스될 수 있다. 제한 증폭기 또는 유사한 성능을 갖는 다른 유형의 비교기가 또한 적합하다.
예에서 NMOS 트랜지스터가 도시되어 있으나, 회로 내에서의 약간의 변경으로 임의의 유형의 MOSFET 또는 다른 트랜지스터가 사용될 수 있다. 또한, 스위치(68)를 턴 온시키도록 리세트 2 신호 대신에 리세트 1 신호가 사용될 수 있다. 본 발명은 고 데이터 레이트로 인한 GPON 시스템에 대해 특히 적용 가능하다 하더라도, 본 발명은 광학적이거나, 비광학적인 임의의 다른 시스템에서 사용될 수 있으며, 여기서 임계 전압은 보다 느린 시정수를 갖는 저역 통과 필터를 이용하여 임계 전압을 안정화하는 것이 뒤따르도록 신속하게 설정되어야 한다.
각종 구성요소의 비번전 및 반전 입력에 인가된 신호가 반전될 수 있으며, 수신기는 신호의 원하는 극성에 의존하여, 반전되거나 또는 궁극적으로 반전될 필요가 없는 디지털 신호를 여전히 생성할 것임에 주목해야 한다.
도 6 및 도 7은 본 발명을 구체화하는 보다 일반적인 유형의 회로를 도시한다.
도 6에서, 데이터의 버스트 사이의 가드 시간 주기의 종단에서, 외부 소스로 부터의 버스트 표시자 신호(110)는 버스트가 개시하려는 것을 표시한다. 제시된 예에서, 신호(110)는 가드 시간의 전부 또는 일부에 대해 하이(high)이며, 신호(110)의 논리 "로우"로의 천이는 버스트가 개시하려는 것을 표시한다. 타이밍 생성기(112)에 신호(110)가 인가된다. 가드 시간 동안, 타이밍 생성기(112)에 의해 생성된 리세트 1 신호는 스위치(114)가 차동 증폭기(116)의 입력을 단락시키도록 하고 이와 함께 저역 통과 필터(118)가 본질적으로 개시 레벨을 리세트하도록 한다(도 7 참조). 리세트 1 신호의 사용은 특정의 회로 및 애플리케이션에 따라 선택 사양적일 수 있다. 일 실시예에서, 리세트 1 신호는 버스트 표시자 신호(110)와 동일하다.
타이밍 생성기(112)는 데이터의 버스트의 개시 시에 매우 적은 시정수를 갖도록 저역 통과 필터(118)를 제어하는 리세트 2 신호를 출력한다. 도 7의 예에서, 리세트 2 신호는 가드 시간 동안 생성되며 버스트로의 짧은 시간 동안 단정된 채로 유지된다. 리세트 2 신호는 저역 통과 필터(118)가 안정한 전압을 출력할 때까지 차동 증폭기(116)를 디스에이블된 채로 유지하도록 또한 사용될 수 있다. 저역 통과 전압이 안정화하는 동안 다운스트림 회로가 버스트의 개시 시에 데이터를 무시할 성능을 가지면 증폭기(116)를 디스에이블링하는 것은 선택 사양적일 수 있다.
그 다음에 데이터의 버스트는 임의의 소스(PON 시스템에 제한되지 않음)로부터 입력 단자(120)에 인가된다. 단자(120)에 인가된 데이터는 폭넓은 범위의 DC 오프셋, DC 임계치, 및 피크 대 피크 크기를 가질 수 있으며, 이는 버스트 사이에 가변적일 수 있다. 차동 증폭기(116)의 하나의 입력에 데이터가 인가된다. 저역 통과 필터(118)는 데이터의 버스트로부터 DC 임계 전압을 신속하게 설정하고, 이러한 결정 임계 전압은 차동 증폭기(116)의 다른 입력에 인가된다. 짧은 주기 이후에, 임계 전압이 안정화된 것으로 가정한다. 이 시점에서, 저역 통과 필터(118)는 타이밍 생성기(112)에 의해 생성된 리세트 2 신호에 의해 훨씬 느린고/긴 시정수로 스위칭되며, 차동 증폭기(116)는, 예를 들어, 리세트 2 신호에 의해 인에이블된다. 차동 증폭기(116)는 이제 고정된 상위 및 하위 전압 레벨을 갖는 정확한 디지털 신호를 출력한다. 임계 전압은 데이터의 버스트에서의 1 및 0의 긴 스트링에도 불구하고 안정하게 될 것이다.
타이밍 신호는 임의의 형태를 취할 수 있으며 본 예에 도시된 형상 및 지속 기간에 제한되지 않는다.
본 발명이 상세하게 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 명세서에서 기술된 본 발명의 사상 및 개념으로부터 벗어나지 않고 본 개시 내용에 따라 수정이 행해질 수 있음을 이해할 것이다. 따라서, 본 발명의 범위는 예시되고 기술된 특정의 실시예에 제한되는 것으로 의도되지는 않는다.
도 1은 종래 기술의 PON 시스템을 도시하는 도면,
도 2는 2개의 ONU로부터 OLT에서 수신된 2개의 상이한 버스트를 나타내는 2개의 아날로그 파형을 도시하는 도면으로서, 신호의 크기는 통상적으로 PON에서의 분할 수 및 파이버를 통한 신호 손실로 인해 ONU 및 OLT 간의 차이에 역비례하는 것을 도시하는 도면,
도 3은 도 1의 PON 시스템에서 수신기로서 사용될 수 있는 본 발명의 일 실시예에 따른 수신기의 개략적인 도면,
도 4는 1) 아날로그 신호 상에 중첩된 저역 통과 필터 전압으로 2개의 순차적인 패킷에 대한 트랜스임피던스 증폭기로부터 출력된 아날로그 신호의 샘플 파형을 도시하고, 2) 리세트 1 및 리세트 2 신호를 도시하며, 3) 제한 증폭기에 의해 출력된 디지털 신호를 도시하는 도면,
도 5는 도 3의 수신기에 의해 ONU로부터 새로운 패킷의 수신을 기술하는 플로우차트이고,
도 6은 임의의 적절한 애플리케이션에 대한 보다 일반적인 수신 시스템을 도시하는 도면이고,
도 7은 도 6의 실시예에서 사용될 수 있는 리세트 1 및 리세트 2 파형을 도시하는 도면이다.
각 도면에서 동일한 참조 부호로 표시된 소자는 동일할 수 있다.

Claims (28)

  1. 2진 정보의 신호 전달 버스트를 수신하고, 상기 2진 정보의 논리 레벨을 검출하여, 디지털 신호를 출력하는 수신기로서,
    2진 정보의 버스트를 수신하는 제 1 노드와,
    제 1 입력 단자 및 제 2 입력 단자를 가지며, 상기 제 1 노드가 상기 제 1 입력 단자에 결합되고, 사전 결정된 크기를 갖는 디지털 신호를 출력하는 차동 제한 증폭기와,
    상기 제 1 노드 및 상기 제 2 입력 단자 사이에 결합되며, 상기 2진 정보를 버스트로 필터링하고, 상기 2진 정보의 논리적 상태를 결정하는 임계 전압을 생성하는 저역 통과 필터와,
    2진 정보의 버스트의 시작을 표시하는 제 1 신호를 수신하고, 상기 제 1 신호에 응답하여, 상기 제 1 신호로부터 적어도 제 2 신호를 생성하고, 적어도 상기 제 2 신호는 상기 저역 통과 필터에 결합되는 타이밍 생성기를 포함하며,
    상기 저역 통과 필터는 적어도 제 1 시정수 및 제 2 시정수를 갖고, 상기 제 1 시정수는 상기 제 2 시정수보다 고속이며,
    상기 저역 통과 필터는 상기 제한 증폭기에 대한 임계 전압을 생성하도록 상기 2진 정보 버스트의 제 1 부분을 수신하는 동안 상기 제 1 시정수를 가지며, 상기 타이밍 생성기는 상기 2진 정보 버스트의 제 2 부분을 수신하는 동안 상기 임계 전압을 안정화하도록 상기 저역 통과 필터가 상기 제 2 시정수를 갖도록 하는 상기 제 2 신호를 생성하는
    수신기.
  2. 제 1 항에 있어서,
    상기 2진 정보 버스트를 생성하는 트랜스임피던스 증폭기(transimpedance amplifier)를 더 포함하며, 상기 트랜스임피던스 증폭기는 전류를 전압으로 변환하고, 상기 트랜스임피던스 증폭기의 출력은 상기 차동 제한 증폭기의 상기 제 1 입력 단자에 결합되는 수신기.
  3. 제 1 항에 있어서,
    상기 저역 통과 필터는 적어도 필터 캐패시터, 제 1 저항 및 제 2 저항을 포함하며, 상기 제 2 저항은 상기 제 1 저항보다 높은 수신기.
  4. 제 3 항에 있어서,
    상기 제 1 저항은 상기 2진 정보 버스트의 상기 제 1 부분 동안 상기 제 1 노드 및 상기 캐패시터 사이에 결합되어 상기 제 1 시정수를 생성하고, 상기 제 2 저항은 상기 2진 정보의 상기 제 2 부분 동안 상기 제 1 노드 및 상기 필터 캐패시 터 사이에 결합되어 상기 제 2 시정수를 생성하는 수신기.
  5. 제 4 항에 있어서,
    상기 제 1 저항은 제 2 값의 제 2 저항기와 병렬로 제 1 값의 제 1 저항기를 포함하며, 상기 제 1 값은 상기 제 2 값의 10분의 1보다 작고, 상기 제 2 저항은 상기 제 2 저항기만을 포함하는 수신기.
  6. 제 1 항에 있어서,
    상기 저역 통과 필터에 결합되어 상기 제 1 시정수 및 상기 제 2 시정수 사이에서 상기 저역 통과 필터를 스위칭하는 스위치 회로를 더 포함하는 수신기.
  7. 제 1 항에 있어서,
    2진 정보의 버스트의 시작을 표시하는 상기 제 1 신호를 생성하는 제어 회로를 더 포함하는 수신기.
  8. 제 7 항에 있어서,
    상기 제어 회로는 통신 프로토콜을 수행하는 매체 액세스 제어기(media access controller : MAC)를 포함하는 수신기.
  9. 제 1 항에 있어서,
    상기 제 1 신호는 2진 정보의 버스트 사이의 가드 시간 내에서 생성된 펄스를 포함하고, 상기 제 1 신호는 대략 2진 정보의 버스트의 시작에서 디어서트(deassert)되며, 상기 타이밍 생성기에 의해 생성된 상기 제 2 신호는 상기 제 1 신호가 디어스트된 후에 제어된 일부 지연 시간에 의해 디어서트되는 수신기.
  10. 제 1 항에 있어서,
    상기 제 1 신호는 제 1 지속 기간을 갖는 펄스이며, 상기 타이밍 생성기는 상기 제 1 신호를 수신하고 상기 제 1 지속 기간보다 긴 제 2 지속 기간을 갖는 제 2 신호를 출력하는 펄스 스트레처(stretcher) 회로를 포함하는 수신기.
  11. 제 10 항에 있어서,
    상기 스트레처 회로는 그 값이 상기 제 2 신호의 상기 제 2 지속 기간을 결정하는 캐패시터 및 저항기를 포함하는 수신기.
  12. 제 1 항에 있어서,
    상기 제한 증폭기는 인에이블 제어 단자를 갖고, 상기 인에이블 단자는 상기 제 2 신호의 천이가 상기 저역 통과 필터가 상기 제 2 시정수를 갖도록 야기되는 대략 동일한 시간에 상기 제한 증폭기를 인에이블하기 위해 상기 제 2 신호를 수신하도록 결합되는 수신기.
  13. 제 1 항에 있어서,
    상기 제한 증폭기의 상기 제 1 입력 단자 및 상기 제 2 입력 단자 사이에 결합된 스위치 회로를 더 포함하며, 상기 스위치 회로는 상기 2진 정보의 버스트 사이의 상기 제 1 입력 단자 및 상기 제 2 입력 단자를 함께 단락시키고 버스트가 개시된 후에 개방 회로를 제공하는 수신기.
  14. 제 1 항에 있어서,
    상기 제한 증폭기의 출력은 사전 결정된 범위를 갖는 차동 신호인 수신기.
  15. 제 14 항에 있어서,
    상기 제한 증폭기의 출력은 PECL 레벨인 수신기.
  16. 제 1 항에 있어서,
    상기 2진 정보 버스트를 생성하는 트랜스임피던스 증폭기를 더 포함하고, 상기 트랜스임피던스 증폭기는 전류를 전압으로 변환하며, 상기 트랜스임피던스 증폭기의 입력에 광학적으로 결합된 광검출기를 더 포함하고, 상기 광검출기는 파이버 광 케이블의 광 출력을 검출하는 수신기.
  17. 제 16 항에 있어서,
    상기 광검출기에 광학적으로 결합된 파이버 광 케이블을 더 포함하고, 상기 파이버 광 케이블은 수동 광학 네트워크(passive optical network : PON)의 일부인 수신기.
  18. 제 17 항에 있어서,
    상기 PON은 기가비트 PON인 수신기.
  19. 제 1 항에 있어서,
    상기 수신기는 PON 내의 광학적 종단의 일부인 수신기.
  20. 수동 광학 네트워크(PON) 내의 수신기에 의해 수행되는 방법으로서,
    파이버 광 케이블로부터 2진 정보를 전달하는 광 펄스의 버스트의 시작을 나타내는 제 1 신호를 수신하는 단계와,
    상기 광 신호 펄스를 전기 입력 신호로 변환하는 단계와,
    트랜스임피던스 증폭기에 의해 상기 입력 신호를 증폭하여 상기 트랜스임피던스 증폭기의 출력에서 출력 신호를 생성하는 단계와,
    상기 트랜스임피던스 증폭기로부터의 상기 출력 신호를 차동 제한 증폭기의 제 1 입력 단자에 인가하는 단계와,
    상기 출력 신호의 논리적 상태를 결정하기 위한 임계 전압을 제공하는 저역 통과 필터의 출력을 상기 제한 증폭기의 제 2 입력 단자에 인가하는 단계와,
    상기 저역 통과 필터가 상기 입력 신호의 버스트의 시작에 근접한 제 1 시정수를 갖도록 하는 단계와,
    아날로그 입력 신호의 버스트의 시작의 얼마 후에, 상기 저역 통과 필터가 상기 제 1 시정수보다 느린 제 2 시정수를 갖도록 하는 단계로서, 상기 제 1 시정수는 상기 저역 통과 필터가 상기 버스트의 제 1 부분 동안 임계 전압을 생성하도 록 하고, 상기 제 2 시정수는 상기 저역 통과 필터가 이후의 시점에서 보다 안정한 임계 전압을 버스트로 생성하도록 하는 단계와,
    상기 출력 신호의 상대 레벨 및 상기 임계 전압에 의해 결정된 디지털 신호를 상기 제한 증폭기에 의해 출력하는 단계를 포함하는
    방법.
  21. 제 20 항에 있어서,
    상기 저역 통과 필터가 상기 입력 신호의 버스트의 시작에서 제 1 시정수를 갖도록 하는 단계는, 상기 출력 신호 및 저역 통과 필터 캐패시터 사이의 제 1 저항을 결합하는 단계를 포함하며, 상기 저역 통과 필터가 상기 제 2 시정수를 갖도록 하는 단계는, 상기 출력 신호 및 상기 저역 통과 필터 캐패시터 사이의 상기 제 1 저항보다 높은 제 2 저항을 결합하는 단계를 포함하는 방법.
  22. 제 20 항에 있어서,
    파이버 광 케이블로부터 광 펄스의 버스트의 시작을 나타내는 제 1 신호를 수신하는 단계는, 통신 프로토콜을 수행하는 매체 액세스 제어기(media access controller : MAC)로부터 리세트 신호 펄스를 수신하는 단계를 포함하는 방법.
  23. 제 20 항에 있어서,
    상기 저역 통과 필터가 상기 제 1 시정수를 갖는 동안 상기 제한 증폭기를 디스에이블하고, 상기 제 2 시정수의 개시 시에 상기 제한 증폭기를 인에이블하는 단계를 더 포함하는 방법.
  24. 제 20 항에 있어서,
    버스트 사이에서 상기 제한 증폭기의 상기 제 1 입력 단자 및 상기 제 2 입력 단자를 함께 단락시키는 단계를 더 포함하는 방법.
  25. 제 20 항에 있어서,
    상기 제한 증폭기의 출력은 사전 결정된 범위를 갖는 차동 신호인 방법.
  26. 제 25 항에 있어서,
    상기 제한 증폭기의 출력은 PECL 레벨인 방법.
  27. 제 20 항에 있어서,
    상기 PON은 기가비트 PON인 방법.
  28. 트리거링(triggering) 신호를 수신하고 스트레칭된(stretched) 신호를 출력하는 타이밍 생성기로서,
    트리거링 신호를 수신하도록 결합된 제어 단자를 갖는 제 1 트랜지스터와,
    상기 제 1 트랜지스터의 제 1 전류 전달 단자 및 제 1 전압 사이에 접속된 제 1 풀업(pull-up) 저항과,
    레퍼런스 전압에 접속된 상기 제 1 트랜지스터의 제 2 전류 전달 단자와,
    상기 제 1 트랜지스터의 상기 제 1 전류 전달 단자에 결합된 제어 단자를 갖는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 제 1 전류 전달 단자 및 상기 제 1 전압 사이에 접속되며, 상기 제 2 트랜지스터의 상기 제 1 전류 전달 단자는 상기 타이밍 생성기의 상기 스트레칭된 신호 출력을 제공하는 제 2 풀업 저항과,
    상기 레퍼런스 전압에 접속된 상기 제 2 트랜지스터의 제 2 전류 전달 단자와,
    상기 제 1 트랜지스터의 상기 제 1 전류 전달 단자 및 상기 레퍼런스 전압 사이에 접속된 캐패시터를 포함하는
    타이밍 생성기.
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