WO2019163135A1 - 信号検出回路、光受信器、親局装置および信号検出方法 - Google Patents

信号検出回路、光受信器、親局装置および信号検出方法 Download PDF

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WO2019163135A1
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voltage
input
circuit
packet
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聡 吉間
啓敬 川中
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三菱電機株式会社
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    • H—ELECTRICITY
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    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H04L25/0296—Arrangements to ensure DC-balance

Definitions

  • the present invention relates to a signal detection circuit, an optical receiver, a master station apparatus, and a signal detection method for detecting the head and tail of an optical signal transmitted in burst.
  • Patent Document 1 An example of a conventional circuit for detecting an optical signal transmitted in burst is described in Patent Document 1.
  • the signal detection circuit described in Patent Document 1 is a slave station in an OLT (Optical Line Terminal: optical subscriber line termination device), which is a master station device of a one-to-many optical communication system called a PON (Passive Optical Network) system.
  • OLT Optical Line Terminal: optical subscriber line termination device
  • PON Passive Optical Network
  • the signal detection circuit described in Patent Document 1 is a flip-flop that latches the state of an output signal when a signal having a waveform indicating the head portion of a burst-like packet optical signal that is an optical signal transmitted in burst from a slave station device is input. Provide a circuit.
  • the signal detection circuit described in Patent Document 1 detects the start of input of a packet optical signal by a flip-flop circuit, and resets the flip-flop circuit and waits for the input of the next packet optical signal when there is no input of the packet optical signal.
  • the reset signal generation unit that generates the reset signal of the flip-flop circuit integrates the amplitude of the input signal with respect to the time axis, and determines the threshold value for the value obtained by the integration process. Generate a reset signal. Therefore, in the signal detection circuit described in Patent Document 1, there is a trade-off relationship between the high-speed response characteristic and the characteristic of malfunction possibility due to deterioration of SNR (Signal-to-Noise Ratio). Then, the frequency of occurrence of malfunction increases.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a signal detection circuit capable of enhancing the high-speed response characteristics while suppressing the occurrence frequency of malfunctions from increasing.
  • a signal detection circuit includes a first DC voltage removing unit that removes a DC voltage from an input differential signal including a burst-like packet signal, and an input An amplitude adjustment unit that adjusts the amplitude of the differential signal; a reset signal generation unit that generates an internal reset signal after the beginning and end of the packet signal based on the input differential signal after the amplitude is adjusted by the amplitude adjustment unit; Is provided.
  • the signal detection circuit includes a first bias voltage application unit that generates a differential signal for detection by applying a bias voltage having a predetermined value to the signal from which the DC voltage has been removed by the first DC voltage removal unit.
  • the reset signal generation unit includes a differential single-phase conversion circuit that converts a differential signal based on an input differential signal after amplitude adjustment to a single-phase signal, and a voltage holding circuit that holds a voltage of the single-phase signal.
  • a voltage comparison circuit that generates an internal reset signal based on a result of comparing a voltage held by the voltage holding circuit with a predetermined threshold voltage.
  • the signal detection circuit according to the present invention has an effect that the high-speed response characteristic can be enhanced while suppressing an increase in the frequency of malfunctions.
  • FIG. 1 is a diagram illustrating a configuration example of an optical communication system according to a first embodiment.
  • 1 is a diagram illustrating a configuration example of an optical receiver according to a first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a reset signal generation unit included in the signal detection circuit according to the first embodiment;
  • FIG. 3 is a diagram showing a timing chart of a signal detection operation by the optical receiver according to the first embodiment.
  • FIG. 6 is a diagram for explaining the operation of the reset signal generation unit of the signal detection circuit according to the first embodiment; The figure which shows the structural example of the reset signal generation part with which the signal detection circuit concerning Embodiment 2 is provided.
  • FIG. 9 is a diagram illustrating a timing chart of a signal detection operation by the optical receiver according to the second embodiment. The figure which shows the structural example of the reset signal generation part with which the signal detection circuit concerning Embodiment 3 is provided.
  • FIG. 1 is a diagram illustrating a configuration example of an optical communication system including the optical receiver according to the first embodiment of the present invention.
  • the optical communication system 1 is a PON system that adopts a one-to-many optical communication format.
  • the optical communication system 1 includes one OLT 10 that is a master station device, an ONU 20 that is a plurality of slave station devices, an optical star coupler 30 that passively branches and joins optical signals, It has. All the ONUs 20 are connected to the OLT 10 via one or more optical star couplers 30 and optical fibers 32.
  • the OLT 10 includes an optical receiver 11, an optical transmitter 12, a wavelength multiplexing coupler 13, and a transmission control unit 14.
  • the wavelength multiplexing coupler 13 is for outputting a downstream signal and an upstream signal having different optical wavelengths in different directions. Specifically, the wavelength multiplexing coupler 13 outputs an optical signal output from the ONU 20 and transmitted through the optical fiber 32 to the optical receiver 11 side, and output from the optical transmitter 12 and transmitted through the optical fiber 32. Is output to the optical fiber 32 side to which the ONU 20 is connected.
  • the transmission control unit 14 generates a modulation signal based on a baseband signal input from an external network 40 such as the Internet and inputs the modulation signal to the optical transmitter 12.
  • the optical transmitter 12 modulates light emitted from a light emitting element such as a semiconductor laser with a modulation signal input from the transmission control unit 14.
  • the modulated optical signal is output as a downstream signal via the wavelength multiplexing coupler 13, transmitted through the optical fiber 32, and received by each ONU 20.
  • the upstream optical signal transmitted from the ONU 20 and transmitted through the optical fiber 32 is input to the optical receiver 11 via the wavelength multiplexing coupler 13.
  • the optical receiver 11 photoelectrically converts the input optical signal, demodulates the received optical signal into a received signal, and outputs the received signal to the transmission control unit 14.
  • the optical receiver 11 outputs a detection signal indicating the result of detecting the signal input or signal disconnection of the packet signal to the transmission control unit 14.
  • the transmission control unit 14 converts the input received signal into a baseband signal and outputs it to the external network 40. Further, the transmission control unit 14 detects a code indicating the end of the packet from the input received signal, generates an external reset signal based on the code, and outputs the external reset signal to the optical receiver 11.
  • the optical signal transmitted from each ONU 20 is a burst-like packet signal, and a plurality of packet signals from each ONU 20 are time-division multiplexed, and intermittently connected optical signals are input to the OLT 10. Is done.
  • the burst optical signal transmitted from each ONU 20 is referred to as a packet optical signal.
  • FIG. 2 is a diagram illustrating a configuration example of the optical receiver 11 according to the first embodiment.
  • the optical receiver 11 includes a light receiving element 130 that outputs a current signal corresponding to the received optical signal, a preamplifier (TIA: Trance-Impedance-Amplifier) 140 that converts the current signal output from the light receiving element 130 into a voltage signal, A main amplifier circuit 150 that amplifies the voltage signal output from the preamplifier 140 and outputs the amplified signal to the transmission control unit 14.
  • the preamplifier 140 corresponds to a preamplifier circuit.
  • the main amplifier circuit 150 includes a linear amplifier 111 that differentially amplifies the voltage signal input from the preamplifier 140, a limiting amplifier 112 that adjusts the output of the linear amplifier 111 to a differential signal having a constant amplitude, and a limiting amplifier 112. And an output buffer 113 for outputting the output signal as a reception signal.
  • the main amplifier circuit 150 removes the DC voltage by the first DC voltage removing unit 114 that removes the DC voltage from the signal obtained by branching a part of the output of the linear amplifier 111, and the first DC voltage removing unit 114.
  • a first bias voltage applying unit 115 that applies a bias voltage having a predetermined value to the differential signal to generate a differential signal for detection.
  • the main amplifier circuit 150 further removes the DC voltage by the second DC voltage removing unit 116 that removes the DC voltage from the signal obtained by branching a part of the output of the limiting amplifier 112, and the second DC voltage removing unit 116.
  • a second bias voltage applying unit 117 that generates a reset differential signal by applying a bias voltage having a predetermined value to the differential signal, and a reset differential input from the second bias voltage applying unit 117
  • a reset signal generation unit 118 that outputs an internal reset signal at the beginning and end of the packet optical signal based on the signal.
  • the main amplifier circuit 150 further includes a logical sum circuit 119 that outputs a logical sum of an internal reset signal output from the reset signal generation unit 118 and an external reset signal input from the outside through a reset input terminal as a reset signal; A flip-flop for outputting a packet detection signal (SD: Signal Detect) indicating the presence or absence of a packet optical signal based on the detection differential signal output from the first bias voltage application unit 115 and the reset signal output from the OR circuit 119. Circuit 120.
  • SD Signal Detect
  • the limiting amplifier 112 the first DC voltage removing unit 114, the first bias voltage applying unit 115, the second DC voltage removing unit 116, and the second bias voltage applying unit.
  • 117, the reset signal generation unit 118, the OR circuit 119, and the flip-flop circuit 120 constitute a signal detection circuit 110.
  • the linear amplifier 111 is a low noise high frequency differential amplifier.
  • Each of the first DC voltage removing unit 114 and the second DC voltage removing unit 116 includes a capacitor that allows only a high frequency component to pass therethrough.
  • the first bias voltage application unit 115 and the second bias voltage application unit 117 each include a power supply and a plurality of resistors.
  • the first bias voltage application unit 115 divides a power supply voltage by a voltage dividing circuit including resistors R1, R2, and R3, thereby removing a predetermined bias voltage from the DC component by the first DC voltage removing unit 114. Applied to the signal after being applied.
  • the second bias voltage application unit 117 divides the power supply voltage by a voltage dividing circuit including resistors R4, R5, and R6, thereby removing a predetermined bias voltage from the DC component by the second DC voltage removing unit 116. Applied to the signal after being applied.
  • the flip-flop circuit 120 is an arbitrary reset input type flip-flop circuit, and is composed of, for example, a D flip-flop circuit or an SR flip-flop circuit.
  • the configuration example shown in FIG. 2 shows a case where the flip-flop circuit 120 is a D flip-flop circuit.
  • the detection differential signal output from the first bias voltage application unit 115 is input to the differential clock terminal (C, C bar), and the reset signal output from the OR circuit 119 is input to the reset terminal (RST).
  • the flip-flop circuit 120 holds a signal input state at the rising timing of the detection differential signal and releases the hold at the reset signal input timing to indicate whether or not the packet optical signal is detected. Is output.
  • the flip-flop circuit 120 is a packet detection signal generation unit that generates a packet detection signal.
  • FIG. 3 is a diagram illustrating a configuration example of the reset signal generation unit 118 included in the signal detection circuit 110 according to the first embodiment.
  • the reset signal generator 118 includes a differential single-phase conversion buffer 1181 that converts the reset differential signal output from the second bias voltage application unit 117 into a single-phase signal, and an emitter follower circuit 1180.
  • Transistor 1182 and current source 1183, capacitor 1184 holding the output voltage of emitter follower circuit 1180, and different threshold voltages (V1, V2) are used to compare the threshold voltage with the output voltage of emitter follower circuit 1180.
  • Comparators 1185 and 1186, and an exclusive OR circuit 1187 for performing an exclusive OR of the outputs of the comparators 1185 and 1186.
  • the differential single phase conversion buffer 1181 corresponds to a differential single phase conversion circuit
  • the emitter follower circuit 1180 corresponds to a voltage holding circuit
  • the exclusive OR circuit 1187 corresponds to a voltage comparison circuit.
  • FIG. 4 is a timing chart of the signal detection operation performed by the optical receiver 11 according to the first embodiment.
  • FIG. 4 shows the response of each signal when an optical signal including a burst packet optical signal as shown in FIG. 4A is input to the light receiving element 130.
  • FIG. 4A shows a packet optical signal of “10” alternating. Such a packet optical signal is photoelectrically converted by the light receiving element 130, and the photocurrent output from the light receiving element 130 is current-voltage converted by the preamplifier 140.
  • the signal output from the preamplifier 140 and input to the main amplifier circuit 150 is the preamplifier 140 in the no-signal section before the input of the packet optical signal transmitted from the ONU 20 is started. It is a signal including the output noise.
  • the output noise of the preamplifier 140 is noise generated inside the preamplifier 140.
  • a differential signal composed of a normal phase input and a reverse phase input based on the pattern of the input packet optical signal is input to the main amplifier circuit 150. .
  • the input differential signal is differentially amplified by the linear amplifier 111.
  • the signal amplified by the linear amplifier 111 is input to the limiting amplifier 112, branched as a differential signal for detection, and input to the first DC voltage removing unit 114.
  • a DC voltage component is removed from the detection differential signal by the capacitor of the first DC voltage removing unit 114, a bias voltage having a predetermined value is applied by the first bias voltage applying unit 115, and the flip-flop circuit 120. Is input.
  • a circuit that generates a differential signal for detection that is input to the flip-flop circuit 120, that is, the first DC voltage removing unit 114 and the first bias voltage applying unit 115 are configured to detect signals described in Patent Document 1 above.
  • the circuit is similar to a circuit that generates a detection differential signal.
  • the capacitance value of the capacitor constituting the first DC voltage removing unit 114 and the resistance value of the resistor constituting the first bias voltage applying unit 115 are not affected by noise generated by the preamplifier 140. Set to generate.
  • the capacitance value of the capacitor constituting the first DC voltage removing unit 114 and the resistance value of the resistor constituting the first bias voltage applying unit 115 are such that the voltage range of the input signal of the flip-flop circuit 120 depends on each of the subsequent stages.
  • the voltage is set to be equal to or smaller than a certain difference so that the circuit can operate and can be identified as a differential signal when receiving a packet optical signal.
  • the limiting amplifier 112 amplifies or limits the differential signal input from the linear amplifier 111 to adjust the amplitude, and generates a differential signal having a predetermined amplitude. That is, the limiting amplifier 112 performs amplification processing when the amplitude of the differential signal input from the linear amplifier 111 is smaller than a predetermined value, and the amplitude of the differential signal input from the linear amplifier 111 is set in advance. When larger than the predetermined value, the amplitude is limited by the limiting process.
  • the limiting amplifier 112 is an amplitude adjusting unit that adjusts the amplitude of an input differential signal that is a differential signal input from the linear amplifier 111.
  • the signal whose amplitude is adjusted by the limiting amplifier 112 is input to the output buffer 113, branched as a differential signal for resetting, and input to the second DC voltage removing unit 116.
  • the reset differential signal has a DC voltage component removed by the capacitor of the second DC voltage removing unit 116, a bias voltage having a predetermined value is applied by the second bias voltage applying unit 117, and a reset signal generating unit. 118 is input.
  • the input signal to the reset signal generator 118 has an input signal-to-noise ratio (SNR) determined in advance in order to avoid malfunction due to noise generated in the preamplifier 140.
  • SNR input signal-to-noise ratio
  • the reset differential signal input to the reset signal generator 118 is converted into a single-phase signal by the differential single-phase conversion buffer 1181 in the input stage.
  • the emitter follower circuit 1180 (transistor 1182 and current source 1183) accumulates electric charge in the capacitor 1184 during the input of the “1” signal, and discharges the electric charge accumulated in the capacitor 1184 by the current source 1183 during the input of the “0” signal. Is done.
  • the emitter current of the transistor 1182 in the emitter follower circuit 1180 increases as compared to when the “0” signal is input. Therefore, reception of a packet signal is started as shown in FIG. Sometimes the output voltage Vout of the emitter follower circuit 1180 increases rapidly.
  • the output voltage Vout decreases linearly with respect to time at the speed of I / C from the current value I of the current source 1183 of the emitter follower circuit 1180 and the capacitance C of the capacitor 1184.
  • the exclusive OR of the result of comparing the output voltage Vout of the emitter follower circuit 1180 with the threshold voltage V1 by the comparator 1185 and the result of comparing the output voltage Vout of the emitter follower circuit 1180 with the threshold voltage V2 by the comparator 1186 is the exclusive logic.
  • V2 ⁇ V1, and V2 is set to be higher than the noise level of the emitter follower circuit 1180
  • V1 is set to be lower than the minimum value of the output signal of the emitter follower circuit 1180 when a packet signal is input.
  • the reset signal generator 118 outputs an internal reset signal that is at a high level when V2 ⁇ Vout ⁇ V1, and at a low level otherwise. That is, as shown in FIG. 4E, the internal reset signal becomes a high level when the input of the packet optical signal is started and when the input is completed.
  • the internal reset signal is the length of the CID signal in order to prevent the reset signal from being erroneously output even when a continuous signal with the same sign such as a CID (Consecutive Identity Digit) signal having a length of about 72 bits is input. It has the above time width. That is, the time width of one High level period of the internal reset signal is set to be equal to or longer than the length of the CID signal. For example, the time width of one High level period of the internal reset signal is set to about 5 ns to 30 ns.
  • the current value of the emitter follower circuit 1180, the capacitance of the capacitor 1184, the threshold voltage V1, and the threshold voltage V2 are determined so as to have this time width.
  • an external reset signal as shown in FIG. 4F is input to the signal detection circuit 110.
  • the logical sum circuit 119 of the signal detection circuit 110 outputs a reset signal that is a logical sum of the internal reset signal output from the reset signal generation unit 118 and the external reset signal input from the outside.
  • a differential signal for detection is input to the differential clock terminal of the flip-flop circuit 120.
  • the flip-flop circuit 120 receives the Data input connected to the constant voltage source. Hold, or latch, and output High.
  • the flip-flop circuit 120 cancels holding the voltage value of the held Data input and switches the output to Low.
  • the flip-flop circuit 120 outputs a packet detection signal (SD output signal: FIG. 4G) which becomes High near the beginning of the packet optical signal and becomes Low near the end of the packet optical signal. Therefore, a high-speed response can be made at both the start and end of input of the packet optical signal.
  • SD output signal FIG. 4G
  • the logical sum circuit 119 outputs a logical sum of the internal reset signal and the external reset signal, even if the guard time between packets is short and the internal reset signal is not generated, the logical sum circuit 119 A reset signal is input from the outside near the top. Even when the internal reset signal has a reset width at which the flip-flop circuit 120 does not operate, the reset signal based on the external reset signal is input to the flip-flop circuit 120.
  • the flip-flop circuit 120 when detecting a signal interruption based on the external reset signal, the current value of the emitter follower circuit 1180, the capacitance value of the capacitor, the threshold value so that the internal reset signal is generated after an appropriate time after the end of the packet.
  • the voltages V1 and V2 may be determined.
  • the flip-flop circuit 120 can reliably output a packet detection signal indicating a signal interruption after the end of the packet, and can also reliably output a packet detection signal indicating a signal input of the next packet.
  • FIG. 5 is a diagram for explaining the operation of the reset signal generation unit 118 of the signal detection circuit 110 according to the first embodiment.
  • the alternate long and short dash line indicates the output signal of the first bias voltage application unit 115
  • the solid line indicates the output signal of the second bias voltage application unit 117.
  • the SD release threshold is a threshold used by the reset signal generation unit 118 to generate an internal reset signal.
  • the first bias voltage applying unit 115 applies a bias voltage to the signal before being amplified by the limiting amplifier 112, while the second bias voltage applying unit 117 is the limiting amplifier 112.
  • a bias voltage is applied to the amplified signal. Therefore, as shown in FIG. 5, when the optical input power to the optical receiver 11 is the same, the output signal of the second bias voltage application unit 117 is larger than the amplitude of the output signal of the first bias voltage application unit 115. The amplitude of becomes larger.
  • the reset signal generation unit 118 detects the input of the packet optical signal based on the output signal of the second bias voltage application unit 117 and generates an internal reset signal
  • the output signal of the first bias voltage application unit 115 As compared with the case where the input of the packet optical signal is detected based on the above and the internal reset signal is generated, the influence of noise is less and the occurrence frequency of erroneous detection can be suppressed.
  • the example shown in FIG. 5 shows an example in which the optical receiver 11 starts receiving the packet optical signal, but the same applies to the case where the reception of the packet optical signal is ended.
  • the reset signal generation unit 118 detects the end of reception of the packet optical signal and generates an internal reset signal, it is preferable to detect the end of input of the packet optical signal based on the output signal of the second bias voltage application unit 117. The occurrence frequency of false detection can be suppressed.
  • the optical receiver 11 converts the light receiving element 130 that outputs a current signal according to the intensity of the received optical signal, and converts the current signal output from the light receiving element 130 into a voltage signal.
  • the signal detection circuit 110 also outputs a signal indicating the presence or absence of a packet optical signal based on the output signal from the linear amplifier 111, and the voltage signal differentially amplified by the linear amplifier 111 with a constant amplitude.
  • a limiting amplifier 112 that adjusts to a differential signal, and a reset signal generator 118 that generates an internal reset signal for resetting the flip-flop circuit 120 using a differential signal for reset based on an output signal from the limiting amplifier 112.
  • the reset signal generation unit 118 holds the voltage when the reset differential signal is converted into a single-phase signal, and excludes the result of comparing the held voltage value with two predetermined threshold voltages different from each other.
  • An internal reset signal that is a logical OR is generated.
  • the signal detection circuit 110 can detect a signal input at a high speed at the beginning of the packet optical signal, and can detect a signal break at a high speed at the end of the packet optical signal. Can be increased.
  • the reset signal generator 118 generates an internal reset signal based on the differential signal after the amplitude is adjusted by the limiting amplifier 112.
  • the influence of noise in the main amplifier circuit 150 of the optical receiver 11 can be reduced, and malfunction can be suppressed.
  • the influence of noise can be reduced, compared to the configuration disclosed in Patent Document 1, that is, the configuration in which the same signal is used to generate the detection differential signal and the reset differential signal. It is possible to improve the high-speed response characteristic.
  • Embodiment 2 FIG. Next, the second embodiment will be described. In the present embodiment, the description of the configuration and operation common to those in Embodiment 1 is omitted.
  • the configurations of the optical communication system 1 and the optical receiver 11 according to the present embodiment are the same as those of the first embodiment (see FIGS. 1 and 2). However, the configuration of the reset signal generator included in the main amplifier circuit 150 of the optical receiver 11 is different from that of the first embodiment.
  • the reset signal generation unit according to the second exemplary embodiment is referred to as a reset signal generation unit 128.
  • the reset signal generator 128 removes a DC voltage from the differential signal output from the limiting amplifier 112 and applies a bias voltage for resetting. An internal reset signal is generated based on the differential signal.
  • FIG. 6 is a diagram illustrating a configuration example of the reset signal generation unit 128 included in the signal detection circuit according to the second embodiment.
  • symbol is attached
  • FIG. Descriptions of components common to the reset signal generation unit 118 according to the first embodiment are omitted.
  • the reset signal generator 128 is obtained by replacing the emitter follower circuit 1180 of the reset signal generator 118 with a first emitter follower circuit 1280 and a second emitter follower circuit 1290. As shown in FIG. 6, the reset signal generation unit 128 bifurcates the output of the differential single-phase conversion buffer 1181 and the differential single-phase conversion buffer 1181, and inputs one of the branched signals.
  • the current values of the current sources 1283 and 1293 of the two emitter follower circuits are different from each other, or the capacitance values of the capacitors 1284 and 1294 are different from each other. Both the current value of the current source and the capacitance of the capacitor may be different from each other.
  • FIG. 7 is a timing chart of the signal detection operation performed by the optical receiver according to the second embodiment.
  • FIG. 7 shows the response of each signal when an optical signal including a burst packet optical signal as shown in FIG. 7A is input to the light receiving element 130.
  • FIG. 7A shows a packet optical signal of “10” alternating.
  • the signal output from the preamplifier 140 and input to the main amplifier circuit 150 is the preamplifier 140 in the no-signal section before the input of the packet optical signal transmitted from the ONU 20 is started. It is a signal including the output noise.
  • the output noise of the preamplifier 140 is noise generated inside the preamplifier 140.
  • a differential signal composed of a normal phase input and a reverse phase input based on the pattern of the input packet optical signal is input to the main amplifier circuit 150. .
  • the input differential signal is differentially amplified by the linear amplifier 111.
  • the signal amplified by the linear amplifier 111 is input to the limiting amplifier 112.
  • the signal amplified by the limiting amplifier 112 is input to the output buffer 113 and branched as a reset differential signal.
  • a DC voltage component is removed by the capacitor of the second DC voltage removing unit 116, and a bias voltage having a predetermined value is applied by the second bias voltage applying unit 117, and FIG. ) Is input to the reset signal generator 128.
  • the reset differential signal input to the reset signal generation unit 128 is converted into a single-phase signal by the differential single-phase conversion buffer 1181 in the input unit.
  • the single-phase signal is divided into two branches, one of which is charged by the first emitter follower circuit 1280 (transistor 1282 and current source 1283) in the capacitor 1284 during "1" signal input, and the current source 1283 during "0" signal input.
  • the electric charge accumulated in the capacitor 1284 is discharged.
  • the emitter current of the transistor 1282 for the first emitter follower circuit 1280 is increased as compared to when the “0” signal is being input.
  • the output voltage Vout1 of the first emitter follower circuit 1280 increases rapidly.
  • Vout1 decreases linearly with respect to time at the speed of I / C from the current value I of the current source 1283 of the first emitter follower circuit 1280 and the capacitance C of the capacitor 1284.
  • the other of the single-phase signals is accumulated in the capacitor 1294 by the second emitter follower circuit 1290 (transistor 1292 and current source 1293) during input of the “1” signal, and the capacitor 1294 by the current source 1293 during input of the “0” signal.
  • the electric charge accumulated in is discharged (FIG. 7E).
  • the drive current of the current source 1293 of the second emitter follower circuit 1290 or the capacitance value of the capacitor 1294 is different from the drive current of the current source 1283 of the first emitter follower circuit 1280 or the capacitance value of the capacitor 1284.
  • the changing speed of the output voltage Vout2 is different from the changing speed of Vout1.
  • the result of comparing the output voltage Vout1 of the first emitter follower circuit 1280 with the threshold voltage V1 by the comparator 1185 and the result of comparing the output voltage Vout2 of the second emitter follower circuit 1290 with the threshold voltage V1 by the comparator 1186 are exclusive ORed. It is input to the circuit 1187.
  • the exclusive OR circuit 1187 outputs an exclusive OR of the comparison result in the comparator 1185 and the comparison result in the comparator 1186.
  • the threshold voltage V1 is set to be higher than the noise level of each emitter follower circuit (first emitter follower circuit 1280 and second emitter follower circuit 1290) and lower than the lowest value of the output signal of each emitter follower circuit when a packet signal is input. To do.
  • the reset signal generator 128 outputs an internal reset signal at the beginning of the packet and at the end of the packet, as shown in FIG. That is, the internal reset signal is output when the input of the packet optical signal is started and when the input is completed.
  • the internal reset signal can generate an internal reset signal having an appropriate time width at the beginning of the packet and at the end of the packet by changing the output voltages Vout1 and Vout2 of the respective emitter follower circuits at different changing speeds.
  • An appropriate time width is, for example, about 5 ns to 30 ns.
  • the time width is longer than the length of the CID signal.
  • the second emitter follower circuit 1290 is increased by one as compared with the first embodiment, so that the circuit scale increases.
  • the second Since the drive current of the emitter follower circuit 1290 and the capacitance of the capacitor increase, there is an advantage that the degree of freedom of parameter determination increases.
  • the reset signal generation unit 128 divides the single-phase signal converted from the reset differential signal into two branches, and one is provided on the output side of the first emitter follower circuit 1280. Is held by the capacitor 1284, the other is held by the capacitor 1294 provided on the output side of the second emitter follower circuit 1290, and the exclusive OR of the results of comparing the two held voltage values with a predetermined threshold voltage. An internal reset signal is generated. As a result, the same effect as in the first embodiment can be obtained, and the time width of the internal reset signal generated by the reset signal generation unit 128 can be flexibly set, and the time width of the internal reset signal can be set. Can be optimized.
  • Embodiment 3 FIG. Next, Embodiment 3 will be described. In the present embodiment, description of the configuration and operation common to Embodiments 1 and 2 is omitted.
  • the configurations of the optical communication system 1 and the optical receiver 11 according to the present embodiment are the same as those of the first and second embodiments (see FIGS. 1 and 2). However, the configuration of the reset signal generation unit provided in the main amplifier circuit 150 of the optical receiver 11 is different from those of the first and second embodiments.
  • the reset signal generation unit according to the third exemplary embodiment is referred to as a reset signal generation unit 138.
  • the reset signal generation unit 138 removes a DC voltage from the differential signal output from the limiting amplifier 112 and applies a bias voltage. An internal reset signal is generated based on the differential signal.
  • FIG. 8 is a diagram illustrating a configuration example of the reset signal generation unit 138 included in the signal detection circuit according to the third embodiment.
  • the same components as those of the reset signal generation unit 118 according to the first embodiment or the reset signal generation unit 128 according to the second embodiment are denoted by the same reference numerals.
  • the description of the components common to the reset signal generation unit 118 according to the first embodiment or the reset signal generation unit 128 according to the second embodiment is omitted.
  • the reset signal generation unit 138 has the same configuration as the reset signal generation unit 128 according to the second embodiment. However, different threshold voltages are input to the comparators 1185 and 1186. A threshold voltage V1 is input to the comparator 1185, and a threshold voltage V2 is input to the comparator 1186. Further, the current values of the current sources 1283 and 1293 of the two emitter follower circuits (the first emitter follower circuit 1280 and the second emitter follower circuit 1290) are different from each other, and the capacitance values of the capacitors 1284 and 1294 are also different from each other.
  • the operation related to signal detection of the optical receiver 11 configured as described above is the same as that of the second embodiment.
  • the drive current of the two emitter follower circuits is different from each other, the capacitances of the capacitors 1284 and 1294 are different from each other, and the threshold voltages of the two comparators 1185 and 1186 are also different from each other.
  • the unit 138 can set the timing and time width of the internal reset signal generation more flexibly.
  • the reset signal generation unit 138 splits the single-phase signal converted from the reset differential signal into two branches, and one is provided on the output side of the first emitter follower circuit 1280. Is held by the capacitor 1284, the other is held by the capacitor 1294 provided on the output side of the second emitter follower circuit 1290, and the exclusive OR of the results of comparing the two held voltage values with a predetermined threshold voltage. An internal reset signal is generated. As a result, the same effect as in the first embodiment can be obtained, and the time width of the internal reset signal generated by the reset signal generation unit 138 can be set flexibly, and the time width of the internal reset signal can be set. Can be optimized.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
  • 1 optical communication system 10 OLT, 11 optical receiver, 12 optical transmitter, 13 wavelength multiplexing coupler, 14 transmission control unit, 20 ONU, 30 optical star coupler, 32 optical fiber, 40 external network, 110 signal detection circuit, 111 Linear amplifier, 112 limiting amplifier, 113 output buffer, 114 first DC voltage removing unit, 115 first bias voltage applying unit, 116 second DC voltage removing unit, 117 second bias voltage applying unit, 118, 128,138 Reset signal generator, 119 OR circuit, 120 flip-flop circuit, 130 light receiving element, 140 preamplifier, 150 main amplifier circuit, 1180 emitter follower circuit, 1181, differential single-phase conversion buffer, 1182, 1282, 1292 transistor , 1183,1283,1293 current source, 1184,1284,1294 capacitors, 1185,1186 comparator 1187 exclusive OR circuit, 1280 a first emitter-follower circuit, 1290 a second emitter follower circuit.

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Abstract

信号検出回路（１１０）は、入力差動信号から直流電圧を除去する第１の直流電圧除去部（１１４）と、入力差動信号の振幅を調整するリミッティングアンプ（１１２）と、振幅調整後の入力差動信号に基づいて内部リセット信号を生成するリセット信号生成部（１１８）と、直流電圧を除去した信号にバイアス電圧を印加して検出用差動信号を生成する第１のバイアス電圧印加部（１１５）と、検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、内部リセット信号に基づき保持を解除することにより、パケット検出信号を生成するフリップフロップ回路（１２０）と、を備え、リセット信号生成部は、振幅調整後の入力差動信号に基づく差動信号を単相信号へと変換する差動単相変換回路と、単相信号の電圧を保持する電圧保持回路と、電圧保持回路が保持する電圧と閾値電圧とを比較した結果に基づいて内部リセット信号を生成する電圧比較回路と、を備える。

Description

信号検出回路、光受信器、親局装置および信号検出方法
　本発明は、バースト送信される光信号の先頭および末尾を検出する信号検出回路、光受信器、親局装置および信号検出方法に関する。
　バースト送信される光信号を検出する従来の回路の例が特許文献１に記載されている。特許文献１に記載された信号検出回路は、ＰＯＮ（Passive　Optical　Network）システムと呼ばれる１対多光通信システムの親局装置であるＯＬＴ（Optical　Line　Terminal：光加入者線終端装置）において、子局装置であるＯＮＵ（Optical　Network　Unit：光ネットワーク装置）からバースト送信される光信号を検出する。
　特許文献１に記載の信号検出回路は、子局装置からバースト送信された光信号であるバースト状のパケット光信号の先頭部分を示す波形の信号が入力されると出力信号の状態をラッチするフリップフロップ回路を備る。特許文献１に記載の信号検出回路は、パケット光信号の入力開始をフリップフロップ回路で検出し、パケット光信号の入力が無くなるとフリップフロップ回路をリセットして次のパケット光信号の入力を待つ。
特開２０１５－８８８５０号公報
　特許文献１に記載の信号検出回路においてフリップフロップ回路のリセット信号を生成するリセット信号生成部は、入力信号の振幅を時間軸に対して積分し、積分処理で求めた値を閾値判定することによりリセット信号を生成する。そのため、特許文献１に記載の信号検出回路では、高速応答特性とＳＮＲ（Signal－to－Noise　Ratio）の劣化による誤動作可能性の特性とがトレードオフの関係にあり、高速応答特性を高めようとすると誤動作の発生頻度が高まる。
　本発明は、上記に鑑みてなされたものであって、誤動作の発生頻度が高まるのを抑制しつつ高速応答特性を高めることが可能な信号検出回路を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかる信号検出回路は、バースト状のパケット信号を含む入力差動信号から直流電圧を除去する第１の直流電圧除去部と、入力差動信号の振幅を調整する振幅調整部と、振幅調整部で振幅が調整された後の入力差動信号に基づいてパケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成部と、を備える。また、信号検出回路は、第１の直流電圧除去部で直流電圧を除去した信号に予め定められた値のバイアス電圧を印加して検出用差動信号を生成する第１のバイアス電圧印加部と、検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、内部リセット信号に基づき保持を解除することにより、パケット信号の信号入力及び信号断を示すパケット検出信号を生成するパケット検出信号生成部と、を備える。リセット信号生成部は、振幅が調整された後の入力差動信号に基づく差動信号を単相信号へと変換する差動単相変換回路と、単相信号の電圧を保持する電圧保持回路と、電圧保持回路が保持する電圧と予め定めた閾値電圧とを比較した結果に基づいて内部リセット信号を生成する電圧比較回路と、を備える。
　本発明にかかる信号検出回路は、誤動作の発生頻度が高まるのを抑制しつつ高速応答特性を高めることができるという効果を奏する。
実施の形態１にかかる光通信システムの構成例を示す図 実施の形態１にかかる光受信器の構成例を示す図 実施の形態１にかかる信号検出回路が備えるリセット信号生成部の構成例を示す図 実施の形態１にかかる光受信器による信号検出動作のタイミングチャートを示す図 実施の形態１にかかる信号検出回路のリセット信号生成部の動作を説明するための図 実施の形態２にかかる信号検出回路が備えるリセット信号生成部の構成例を示す図 実施の形態２にかかる光受信器による信号検出動作のタイミングチャートを示す図 実施の形態３にかかる信号検出回路が備えるリセット信号生成部の構成例を示す図
　以下に、本発明の実施の形態にかかる信号検出回路、光受信器、親局装置および信号検出方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる光受信器を備える光通信システムの構成例を示す図である。
　本実施の形態にかかる光通信システム１は、１対多光通信の形式を採ったＰＯＮシステムである。光通信システム１は、図１に示すように、親局装置である１台のＯＬＴ１０と、複数の子局装置であるＯＮＵ２０と、光信号を受動的に分岐および合流する光スターカプラ３０と、を備えている。全てのＯＮＵ２０は、１以上の光スターカプラ３０と、光ファイバ３２とを介して、ＯＬＴ１０に接続されている。
　ＯＬＴ１０は、光受信器１１、光送信器１２、波長多重カプラ１３および伝送制御部１４を備える。波長多重カプラ１３は、光波長の異なる下り信号と上り信号とを、それぞれ異なる方向に出力するためのものである。具体的には、波長多重カプラ１３は、ＯＮＵ２０から出力され光ファイバ３２を伝送してきた光信号を光受信器１１側に出力し、光送信器１２から出力され光ファイバ３２を伝送してきた光信号を、ＯＮＵ２０が接続されている光ファイバ３２側に出力する。
　伝送制御部１４は、インターネット等の外部ネットワーク４０から入力されたベースバンド信号に基づいて変調信号を生成して光送信器１２に入力する。光送信器１２は、半導体レーザ等の発光素子が発光する光を、伝送制御部１４から入力される変調信号で変調する。変調された光信号は下り信号として波長多重カプラ１３を介して出力され、光ファイバ３２を伝送し、各ＯＮＵ２０で受光される。
　ＯＮＵ２０から送信され光ファイバ３２を伝送してきた上り方向の光信号は波長多重カプラ１３を介して光受信器１１に入力される。光受信器１１は、入力された光信号を光電変換し、電圧信号の受信信号に復調し、伝送制御部１４に出力する。光受信器１１は、受信信号の他に、パケット信号の信号入力又は信号断を検出した結果を示す検出信号を伝送制御部１４に出力する。
　伝送制御部１４は、入力された受信信号をベースバンド信号に変換し、外部ネットワーク４０に出力する。また、伝送制御部１４は、入力された受信信号からパケットの終了を示す符号を検出し、それに基づき外部リセット信号を生成して、光受信器１１に出力する。
　ここで、各ＯＮＵ２０から送信される光信号は、バースト（burst）状のパケット信号であり、各ＯＮＵ２０からの複数のパケット信号が時分割多重されて、間欠的に連なった光信号がＯＬＴ１０に入力される。以下、各ＯＮＵ２０から送信されるバースト状の光信号をパケット光信号と呼ぶ。
　図２は、実施の形態１にかかる光受信器１１の構成例を示す図である。光受信器１１は、受光した光信号に対応する電流信号を出力する受光素子１３０と、受光素子１３０が出力する電流信号を電圧信号に変換するプリアンプ（ＴＩＡ：Trance-Impedance-Amplifier）１４０と、プリアンプ１４０が出力する電圧信号を増幅して伝送制御部１４に出力する主増幅回路１５０と、を備える。プリアンプ１４０は前置増幅回路に相当する。
　主増幅回路１５０は、プリアンプ１４０から入力される電圧信号を差動増幅するリニアアンプ１１１と、リニアアンプ１１１の出力を一定振幅の差動信号に調整するリミッティングアンプ１１２と、リミッティングアンプ１１２が出力した信号を受信信号として出力する出力バッファ１１３と、を備える。
　また、主増幅回路１５０は、リニアアンプ１１１の出力の一部を分岐した信号から直流電圧を除去する第１の直流電圧除去部１１４と、第１の直流電圧除去部１１４で直流電圧を除去した差動信号に予め定められた値のバイアス電圧を与えて検出用差動信号を生成する第１のバイアス電圧印加部１１５と、を備える。主増幅回路１５０は、さらに、リミッティングアンプ１１２の出力の一部を分岐した信号から直流電圧を除去する第２の直流電圧除去部１１６と、第２の直流電圧除去部１１６で直流電圧を除去した差動信号に予め定められた値のバイアス電圧を与えてリセット用差動信号を生成する第２のバイアス電圧印加部１１７と、第２のバイアス電圧印加部１１７から入力されるリセット用差動信号に基づいてパケット光信号の先頭および終了時に内部リセット信号を出力するリセット信号生成部１１８と、を備える。
　主増幅回路１５０は、さらに、リセット信号生成部１１８が出力する内部リセット信号とリセット入力端子を介して外部から入力される外部リセット信号との論理和をリセット信号として出力する論理和回路１１９と、第１のバイアス電圧印加部１１５が出力する検出用差動信号と論理和回路１１９から出力されるリセット信号に基づき、パケット光信号の有無を示すパケット検出信号（ＳＤ：Signal　Detect）を出力するフリップフロップ回路１２０と、を備える。リセット入力端子を介して外部から入力される外部リセット信号は、上述したように、伝送制御部１４で生成される。
　主増幅回路１５０の各構成要素のうち、リミッティングアンプ１１２、第１の直流電圧除去部１１４、第１のバイアス電圧印加部１１５、第２の直流電圧除去部１１６、第２のバイアス電圧印加部１１７、リセット信号生成部１１８、論理和回路１１９およびフリップフロップ回路１２０は、信号検出回路１１０を構成する。
　リニアアンプ１１１は、低雑音の高周波差動アンプである。第１の直流電圧除去部１１４および第２の直流電圧除去部１１６は、それぞれ、高周波数成分のみを通過させるコンデンサから構成される。第１のバイアス電圧印加部１１５および第２のバイアス電圧印加部１１７は、それぞれ、電源と複数の抵抗から構成される。第１のバイアス電圧印加部１１５は、抵抗Ｒ１、Ｒ２およびＲ３からなる分圧回路で電源電圧を分圧することにより、予め定めたバイアス電圧を、第１の直流電圧除去部１１４で直流成分が除去された後の信号に印加する。第２のバイアス電圧印加部１１７は、抵抗Ｒ４、Ｒ５およびＲ６からなる分圧回路で電源電圧を分圧することにより、予め定めたバイアス電圧を、第２の直流電圧除去部１１６で直流成分が除去された後の信号に印加する。
　フリップフロップ回路１２０は、任意のリセット入力型のフリップフロップ回路であり、例えば、Ｄフリップフロップ回路又はＳＲフリップフロップ回路から構成される。図２に示した構成例は、フリップフロップ回路１２０がＤフリップフロップ回路の場合を示している。第１のバイアス電圧印加部１１５が出力する検出用差動信号が差動クロック端子（Ｃ，Ｃバー）に入力され、論理和回路１１９から出力されるリセット信号がリセット端子（ＲＳＴ）に入力される。フリップフロップ回路１２０は、検出用差動信号の立ち上がりのタイミングで信号入力を示す状態で保持し、リセット信号入力のタイミングでその保持を解除することによりパケット光信号の検出の有無を示すパケット検出信号を出力する。フリップフロップ回路１２０はパケット検出信号を生成するパケット検出信号生成部である。
　図３は、実施の形態１にかかる信号検出回路１１０が備えるリセット信号生成部１１８の構成例を示す図である。
　リセット信号生成部１１８は、図３に示すように、第２のバイアス電圧印加部１１７が出力するリセット用差動信号を単相信号に変換する差動単相変換バッファ１１８１と、エミッタフォロワ回路１１８０用のトランジスタ１１８２および電流源１１８３と、エミッタフォロワ回路１１８０の出力電圧を保持するコンデンサ１１８４と、互いに異なる閾値電圧（Ｖ１，Ｖ２）を用いて、閾値電圧とエミッタフォロワ回路１１８０の出力電圧とを比較するコンパレータ１１８５および１１８６と、コンパレータ１１８５および１１８６の出力の排他的論理和を行う排他的論理和回路１１８７と、を備える。なお、差動単相変換バッファ１１８１は差動単相変換回路に相当し、エミッタフォロワ回路１１８０は電圧保持回路に相当し、排他的論理和回路１１８７は電圧比較回路に相当する。
　以上のように構成された光受信器１１の信号検出に関する動作について、図４のタイミングチャートを用いて説明する。図４は、実施の形態１にかかる光受信器１１による信号検出動作のタイミングチャートを示す図である。図４は、受光素子１３０に、図４（ａ）に示すようなバースト状のパケット光信号を含む光信号が入力された時の各信号の応答を示している。
　図４（ａ）は“１０”交番のパケット光信号を示している。このようなパケット光信号が受光素子１３０で光電変換され、受光素子１３０から出力される光電流は、プリアンプ１４０で電流電圧変換される。
　プリアンプ１４０から出力され主増幅回路１５０に入力される信号は、図４（ｂ）に示すように、ＯＮＵ２０から送信されるパケット光信号の入力が開始となる前の無信号区間においては、プリアンプ１４０の出力雑音を含む信号である。プリアンプ１４０の出力雑音とは、プリアンプ１４０の内部で発生する雑音である。また、ＯＮＵ２０から送信されるパケット光信号の入力がある信号入力区間では、入力されるパケット光信号のパターンに基づく正相入力および逆相入力からなる差動信号が主増幅回路１５０に入力される。
　主増幅回路１５０において、入力される差動信号はリニアアンプ１１１で差動増幅される。リニアアンプ１１１で増幅された信号は、リミッティングアンプ１１２に入力されるとともに、検出用差動信号として分岐され、第１の直流電圧除去部１１４に入力される。検出用差動信号は第１の直流電圧除去部１１４のコンデンサで直流電圧成分が除去され、第１のバイアス電圧印加部１１５で予め定められた値のバイアス電圧が印加されて、フリップフロップ回路１２０に入力される。フリップフロップ回路１２０に入力される検出用差動信号を生成する回路、すなわち第１の直流電圧除去部１１４および第１のバイアス電圧印加部１１５は、上記の特許文献１に記載されている信号検出回路において検出用差動信号を生成する回路と同様のものである。第１の直流電圧除去部１１４を構成するコンデンサの容量値および第１のバイアス電圧印加部１１５を構成する抵抗の抵抗値は、プリアンプ１４０で生成される雑音の影響を受けない検出用差動信号を生成するように設定する。また、第１の直流電圧除去部１１４を構成するコンデンサの容量値および第１のバイアス電圧印加部１１５を構成する抵抗の抵抗値は、フリップフロップ回路１２０の入力信号の電圧範囲が、後段の各回路が動作可能な電圧範囲でかつパケット光信号の受信時に差動信号として識別可能なように、ある一定差の電圧以下となるように設定する。
　リミッティングアンプ１１２は、リニアアンプ１１１から入力される差動信号を増幅またはリミッティングして振幅を調整し、予め定められた振幅の差動信号を生成する。すなわち、リミッティングアンプ１１２は、リニアアンプ１１１から入力される差動信号の振幅が予め定められた値よりも小さい場合は増幅処理を行い、リニアアンプ１１１から入力される差動信号の振幅が予め定められた値よりも大きい場合はリミッティング処理により振幅を制限する。リミッティングアンプ１１２は、リニアアンプ１１１から入力される差動信号である入力差動信号の振幅を調整する振幅調整部である。リミッティングアンプ１１２で振幅が調整された信号は、出力バッファ１１３に入力されるとともに、リセット用差動信号として分岐され、第２の直流電圧除去部１１６に入力される。リセット用差動信号は第２の直流電圧除去部１１６のコンデンサで直流電圧成分が除去され、第２のバイアス電圧印加部１１７で予め定められた値のバイアス電圧が印加されて、リセット信号生成部１１８に入力される。
　ここで、リセット信号生成部１１８への入力信号は、図４（ｃ）に示すように、プリアンプ１４０で発生する雑音による誤動作を回避するために、入力信号対雑音比（ＳＮＲ）が予め定めた値以上となるようにする必要がある。つまり、第２の直流電圧除去部１１６を構成するコンデンサの容量値および第２のバイアス電圧印加部１１７を構成する抵抗の抵抗値を、プリアンプ１４０で発生する雑音の影響を低減し、ＳＮＲが予め定めた値以上となるリセット用差動信号を生成するように設定する。
　リセット信号生成部１１８に入力されたリセット用差動信号は、入力段にある差動単相変換バッファ１１８１によって単相信号に変換される。その後、エミッタフォロワ回路１１８０（トランジスタ１１８２および電流源１１８３）により“１”信号入力中はコンデンサ１１８４に電荷が蓄積され、“０”信号入力中は電流源１１８３によりコンデンサ１１８４に蓄積された電荷が放電される。ここで、“１”信号入力中はエミッタフォロワ回路１１８０内のトランジスタ１１８２のエミッタ電流が、“０”信号入力中と比較して増加するため、図４（ｄ）に示すようにパケット信号受信開始時にはエミッタフォロワ回路１１８０の出力電圧Ｖｏｕｔは急速に増加する。一方、“０”信号入力中は，エミッタフォロワ回路１１８０の電流源１１８３の電流値Ｉおよびコンデンサ１１８４の容量Ｃから、Ｉ／Ｃの速度で出力電圧Ｖｏｕｔが時間に対して線形に減少する。
　エミッタフォロワ回路１１８０の出力電圧Ｖｏｕｔをコンパレータ１１８５で閾値電圧Ｖ１と比較した結果と、エミッタフォロワ回路１１８０の出力電圧Ｖｏｕｔをコンパレータ１１８６で閾値電圧Ｖ２と比較した結果の排他的論理和が、排他的論理和回路１１８７から出力される。ここで、Ｖ２＜Ｖ１でかつ、Ｖ２はエミッタフォロワ回路１１８０の雑音レベルより高く、Ｖ１はパケット信号入力時のエミッタフォロワ回路１１８０の出力信号の最低値より低くなるように設定する。これにより、リセット信号生成部１１８は、図４（ｅ）に示すように、Ｖ２≦Ｖｏｕｔ≦Ｖ１のときにＨｉｇｈレベルとなり、これ以外のときにはＬｏｗレベルとなる内部リセット信号を出力する。すなわち、内部リセット信号は、図４（ｅ）に示すように、パケット光信号の入力が開始された時および入力が終了した時にＨｉｇｈレベルとなる。
　内部リセット信号は、７２ｂｉｔ程度の長さを持つＣＩＤ（Consecutive　Identical　Digit）信号のような同符号連続信号が入力された場合でも誤ってリセット信号が出力されないようにするために、ＣＩＤ信号の長さ以上の時間幅を有する。すなわち、内部リセット信号の１つのＨｉｇｈレベルの期間の時間幅をＣＩＤ信号の長さ以上とする。例えば、内部リセット信号の１つのＨｉｇｈレベルの期間の時間幅を５ｎｓ～３０ｎｓ程度とする。この時間幅を有するようにエミッタフォロワ回路１１８０の電流値、コンデンサ１１８４の容量、閾値電圧Ｖ１および閾値電圧Ｖ２を決定する。
　また、信号検出回路１１０には、図４（ｆ）に示すような、外部リセット信号が入力されている。信号検出回路１１０の論理和回路１１９は、リセット信号生成部１１８が出力する内部リセット信号と外部から入力される外部リセット信号との論理和であるリセット信号を出力する。
　フリップフロップ回路１２０の差動クロック端子には検出用差動信号が入力される。フリップフロップ回路１２０は、リセット端子へのリセット信号入力後に差動クロック端子に次のパケット信号のプリアンブル信号（例えば“１０”交番信号）が入力されると、定電圧源に接続されたＤａｔａ入力を保持すなわちラッチし、Ｈｉｇｈを出力する。また、フリップフロップ回路１２０は、リセット端子にリセット信号が入力されると（ＬｏｗからＨｉｇｈに遷移）、保持しているＤａｔａ入力の電圧値の保持を解除し、出力をＬｏｗに切り替える。これにより、フリップフロップ回路１２０がパケット光信号の先頭近傍でＨｉｇｈとなり、パケット光信号の終了時近傍でＬｏｗとなるパケット検出信号（ＳＤ出力信号：図４（ｇ））を出力する。このため、パケット光信号の入力開始時および入力終了時のいずれにおいても高速応答することができる。
　ここで、論理和回路１１９は、内部リセット信号と外部リセット信号との論理和を出力するため、パケット間のガードタイムが短く内部リセット信号が生成されない場合であっても、ガードタイム中のパケットの先頭近傍にリセット信号が外部から入力される。また、内部リセット信号が、フリップフロップ回路１２０が動作しないリセット幅となった場合でも、外部リセット信号によるリセット信号がフリップフロップ回路１２０に入力される。このように、外部リセット信号に基づいて信号断を検出する場合には、パケット終了後の適切な時間後に内部リセット信号が生成されるようにエミッタフォロワ回路１１８０の電流値、コンデンサの容量値、閾値電圧Ｖ１およびＶ２を決定してもよい。これにより、フリップフロップ回路１２０はパケット終了後に信号断を示すパケット検出信号を確実に出力することができるとともに、次のパケットの信号入力を示すパケット検出信号も確実に出力することができる。
　また、リセット信号生成部１１８はリミッティングアンプ１１２で振幅が調整された後の差動信号を使用して内部リセット信号を生成するため、リミッティングアンプ１１２で増幅される前の差動信号を使用して内部リセット信号を生成する場合と比較して、雑音の影響による誤動作を抑制できる。図５は、実施の形態１にかかる信号検出回路１１０のリセット信号生成部１１８の動作を説明するための図である。図５において、一点鎖線は第１のバイアス電圧印加部１１５の出力信号を示し、実線は第２のバイアス電圧印加部１１７の出力信号を示す。図５において、横軸は光受信器１１への光入力パワーを示し、縦軸は、第１のバイアス電圧印加部１１５の出力信号の振幅および第２のバイアス電圧印加部１１７の出力信号の振幅を示す。また、ＳＤ解除閾値は、リセット信号生成部１１８が内部リセット信号の生成に用いる閾値である。
　上述したように、第１のバイアス電圧印加部１１５はリミッティングアンプ１１２で増幅される前の信号を対象としてバイアス電圧を印加し、一方、第２のバイアス電圧印加部１１７はリミッティングアンプ１１２で増幅された後の信号を対象としてバイアス電圧を印加する。そのため、図５に示したように、光受信器１１への光入力パワーが同じ場合、第１のバイアス電圧印加部１１５の出力信号の振幅よりも、第２のバイアス電圧印加部１１７の出力信号の振幅の方が大きくなる。よって、リセット信号生成部１１８が第２のバイアス電圧印加部１１７の出力信号に基づいてパケット光信号の入力を検出して内部リセット信号を生成する場合、第１のバイアス電圧印加部１１５の出力信号に基づいてパケット光信号の入力を検出して内部リセット信号を生成する場合よりもノイズの影響が少なく、誤検出の発生頻度を抑制できる。図５に示した例は、光受信器１１がパケット光信号の受信を開始する場合の例を示しているが、パケット光信号の受信を終了する場合も同様である。リセット信号生成部１１８がパケット光信号の受信終了を検出して内部リセット信号を生成する場合も、第２のバイアス電圧印加部１１７の出力信号に基づいてパケット光信号の入力終了を検出した方が、誤検出の発生頻度を抑制できる。
　以上説明したように、本実施の形態にかかる光受信器１１は、受光した光信号の強度に応じた電流信号を出力する受光素子１３０と、受光素子１３０が出力する電流信号を電圧信号に変換するプリアンプ１４０と、プリアンプ１４０から出力される電圧信号を差動増幅するリニアアンプ１１１と、リニアアンプ１１１からの出力信号に基づいて光信号であるパケット光信号の受信を検出する信号検出回路１１０とを備える。また、信号検出回路１１０は、リニアアンプ１１１からの出力信号に基づいてパケット光信号の有無を示す信号を出力するフリップフロップ回路１２０と、リニアアンプ１１１で差動増幅された電圧信号を一定振幅の差動信号に調整するリミッティングアンプ１１２と、フリップフロップ回路１２０をリセットするための内部リセット信号をリミッティングアンプ１１２からの出力信号に基づくリセット用差動信号を用いて生成するリセット信号生成部１１８とを備える。また、リセット信号生成部１１８は、リセット用差動信号を単相信号へと変換したときの電圧を保持し、保持する電圧値と互いに異なる２つの予め定めた閾値電圧とを比較した結果の排他的論理和である内部リセット信号を生成する。これにより、信号検出回路１１０は、パケット光信号の先頭で高速に信号入力を検出し、かつ、パケット光信号の終了時に高速に信号断を検出することが可能となり、パケット光信号の検出性能を高めることができる。
　また、本実施の形態にかかる信号検出回路１１０では、リセット信号生成部１１８がリミッティングアンプ１１２で振幅が調整された後の差動信号に基づいて内部リセット信号を生成するため、内部リセット信号を生成する際に光受信器１１の主増幅回路１５０内のノイズの影響を低減することができ、誤動作を抑制できる。また、ノイズの影響を低減できるため、特許文献１で開示されている構成、すなわち同じ信号を使用して検出用差動信号およびリセット用差動信号を生成する構成を適用する場合と比較して、高速応答特性を高めることが可能となる。
実施の形態２．
　つづいて、実施の形態２について説明する。なお、本実施の形態では、実施の形態１と共通する構成および動作については説明を省略する。
　本実施の形態にかかる光通信システム１および光受信器１１の構成は、実施の形態１と同様である（図１および図２参照）。ただし、光受信器１１の主増幅回路１５０が備えるリセット信号生成部の構成が実施の形態１とは異なる。以下、実施の形態２にかかるリセット信号生成部をリセット信号生成部１２８と称する。リセット信号生成部１２８は、実施の形態１で説明したリセット信号生成部１１８と同様に、リミッティングアンプ１１２から出力される差動信号から直流電圧を除去しバイアス電圧を印加して得られるリセット用差動信号に基づいて内部リセット信号を生成する。
　図６は、実施の形態２にかかる信号検出回路が備えるリセット信号生成部１２８の構成例を示す図である。なお、実施の形態１にかかるリセット信号生成部１１８と同じ構成要素に同じ符号を付している。実施の形態１にかかるリセット信号生成部１１８と共通の構成要素については説明を省略する。
　リセット信号生成部１２８は、リセット信号生成部１１８のエミッタフォロワ回路１１８０を第１エミッタフォロワ回路１２８０および第２エミッタフォロワ回路１２９０に置き換えたものである。リセット信号生成部１２８は、図６に示すように、差動単相変換バッファ１１８１と、差動単相変換バッファ１１８１の出力を２分岐し、分岐後の信号の一方を入力する第１エミッタフォロワ回路１２８０用のトランジスタ１２８２および電流源１２８３と、第１エミッタフォロワ回路１２８０の出力電圧を保持するコンデンサ１２８４と、分岐後の信号の他方を入力する第２エミッタフォロワ回路１２９０用のトランジスタ１２９２および電流源１２９３と、第２エミッタフォロワ回路１２９０用の出力電圧を保持するコンデンサ１２９４と、閾値電圧Ｖ１と第１エミッタフォロワ回路１２８０の出力電圧との比較を行うコンパレータ１１８５と、コンパレータ１１８５と同じ閾値電圧Ｖ１と第２エミッタフォロワ回路１２９０の出力電圧との比較を行うコンパレータ１１８６と、コンパレータ１１８５および１１８６の出力の排他的論理和を行う排他的論理和回路１１８７とを備える。ここで、２つのエミッタフォロワ回路（第１エミッタフォロワ回路１２８０および第２エミッタフォロワ回路１２９０）の電流源１２８３および１２９３の電流値が互いに異なる、又は、コンデンサ１２８４および１２９４の容量値が互いに異なる。電流源の電流値およびコンデンサの容量の両方が互いに異なっていてもよい。
　以上のように構成された実施の形態２にかかる光受信器１１の信号検出に関する動作について、図７のタイミングチャートを用いて説明する。図７は、実施の形態２にかかる光受信器による信号検出動作のタイミングチャートを示す図である。図７は、受光素子１３０に、図７（ａ）に示すようなバースト状のパケット光信号を含む光信号が入力された時の各信号の応答を示している。図７（ａ）は“１０”交番のパケット光信号を示している。
　プリアンプ１４０から出力され主増幅回路１５０に入力される信号は、図７（ｂ）に示すように、ＯＮＵ２０から送信されるパケット光信号の入力が開始となる前の無信号区間においては、プリアンプ１４０の出力雑音を含む信号である。プリアンプ１４０の出力雑音とは、プリアンプ１４０の内部で発生する雑音である。また、ＯＮＵ２０から送信されるパケット光信号の入力がある信号入力区間では、入力されるパケット光信号のパターンに基づく正相入力および逆相入力からなる差動信号が主増幅回路１５０に入力される。
　主増幅回路１５０において、入力される差動信号はリニアアンプ１１１で差動増幅される。リニアアンプ１１１で増幅された信号は、リミッティングアンプ１１２に入力される。リミッティングアンプ１１２で増幅された信号は、出力バッファ１１３に入力されるとともに、リセット用差動信号として分岐される。リセット用差動信号は第２の直流電圧除去部１１６のコンデンサで直流電圧成分が除去され、第２のバイアス電圧印加部１１７で予め定められた値のバイアス電圧が印加されて、図７（ｃ）に示したような信号がリセット信号生成部１２８に入力される。
　リセット信号生成部１２８に入力されたリセット用差動信号は、入力部にある差動単相変換バッファ１１８１によって単相信号に変換される。単相信号は２分岐されて一方は第１エミッタフォロワ回路１２８０（トランジスタ１２８２および電流源１２８３）により“１”信号入力中はコンデンサ１２８４に電荷が蓄積され、“０”信号入力中は電流源１２８３によりコンデンサ１２８４に蓄積された電荷が放電される。ここで、“１”信号入力中は第１エミッタフォロワ回路１２８０用のトランジスタ１２８２のエミッタ電流は“０”信号入力中と比較して増加するため、図７（ｄ）に示すようにパケット信号受信時には第１エミッタフォロワ回路１２８０の出力電圧Ｖｏｕｔ１は急速に増加する。一方、“０”信号入力中は，第１エミッタフォロワ回路１２８０の電流源１２８３の電流値Ｉおよびコンデンサ１２８４の容量Ｃから、Ｉ／Ｃの速度でＶｏｕｔ１は時間に対して線形に減少する。
　単相信号の他方は、第２エミッタフォロワ回路１２９０（トランジスタ１２９２および電流源１２９３）により“１”信号入力中はコンデンサ１２９４に電荷が蓄積され、“０”信号入力中は電流源１２９３によりコンデンサ１２９４に蓄積された電荷が放電される（図７（ｅ））。ここで、第２エミッタフォロワ回路１２９０の電流源１２９３の駆動電流、またはコンデンサ１２９４の容量値が、第１エミッタフォロワ回路１２８０の電流源１２８３の駆動電流、または、コンデンサ１２８４の容量値と異なるため、出力電圧Ｖｏｕｔ２の変化速度がＶｏｕｔ１の変化速度と異なる。
　第１エミッタフォロワ回路１２８０の出力電圧Ｖｏｕｔ１をコンパレータ１１８５で閾値電圧Ｖ１と比較した結果と、第２エミッタフォロワ回路１２９０の出力電圧Ｖｏｕｔ２をコンパレータ１１８６で閾値電圧Ｖ１と比較した結果とが排他的論理和回路１１８７に入力される。排他的論理和回路１１８７は、コンパレータ１１８５での比較結果およびコンパレータ１１８６での比較結果の排他的論理和を出力する。閾値電圧Ｖ１は各エミッタフォロワ回路（第１エミッタフォロワ回路１２８０および第２エミッタフォロワ回路１２９０）の雑音レベルより高く、パケット信号入力時の各エミッタフォロワ回路の出力信号の最低値より低くなるように設定する。これにより、リセット信号生成部１２８は、図７（ｆ）に示すように、内部リセット信号をパケットの先頭およびパケットの終了時に出力する。すなわち、内部リセット信号はパケット光信号の入力が開始された時および入力が終了した時に出力される。
　内部リセット信号は、各エミッタフォロワ回路の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を異なる変化速度で変化させることにより、パケットの先頭およびパケットの終了時に適切な時間幅の内部リセット信号を生成可能である。適当な時間幅は、例えば、５ｎｓ～３０ｎｓ程度である。また、７２ｂｉｔ程度の長さを持つＣＩＤ信号のように同符号連続信号が入力された場合でも誤ってリセット信号が出力されないようにするために、ＣＩＤ信号の長さ以上の時間幅を有するように各エミッタフォロワ回路の電流源の駆動電流値、各エミッタフォロワ回路の出力電圧を保持する各コンデンサの容量および閾値電圧Ｖ１を決定する。
　実施の形態２では、実施の形態１と比較して、第２エミッタフォロワ回路１２９０が１つ増加するため回路規模としては増加するが、リセット信号生成部の動作速度を決定するパラメータとして、第２エミッタフォロワ回路１２９０の駆動電流およびコンデンサの容量が増えるため、パラメータ決定の自由度が増加するという利点がある。
　以上説明したように、本実施の形態によれば、リセット信号生成部１２８は、リセット用差動信号から変換した単相信号を２分岐し、一方を第１エミッタフォロワ回路１２８０の出力側に設けたコンデンサ１２８４で保持し、他方を第２エミッタフォロワ回路１２９０の出力側に設けたコンデンサ１２９４で保持し、保持する２つの電圧値を予め定めた閾値電圧と比較した結果の排他的論理和である内部リセット信号を生成することとした。これにより、実施の形態１と同様の効果を得ることができ、さらに、リセット信号生成部１２８が生成する内部リセット信号の時間幅を柔軟に設定することが可能となり、内部リセット信号の時間幅を最適化できる。
実施の形態３．
　つづいて、実施の形態３について説明する。なお、本実施の形態では、実施の形態１，２と共通する構成および動作については説明を省略する。
　本実施の形態にかかる光通信システム１および光受信器１１の構成は、実施の形態１，２と同様である（図１および図２参照）。ただし、光受信器１１の主増幅回路１５０が備えるリセット信号生成部の構成が実施の形態１，２とは異なる。以下、実施の形態３にかかるリセット信号生成部をリセット信号生成部１３８と称する。リセット信号生成部１３８は、実施の形態１で説明したリセット信号生成部１１８と同様に、リミッティングアンプ１１２から出力される差動信号から直流電圧を除去しバイアス電圧を印加して得られるリセット用差動信号に基づいて内部リセット信号を生成する。
　図８は、実施の形態３にかかる信号検出回路が備えるリセット信号生成部１３８の構成例を示す図である。なお、実施の形態１にかかるリセット信号生成部１１８または実施の形態２にかかるリセット信号生成部１２８と同じ構成要素に同じ符号を付している。実施の形態１にかかるリセット信号生成部１１８または実施の形態２にかかるリセット信号生成部１２８と共通の構成要素については説明を省略する。
　リセット信号生成部１３８は、実施の形態２にかかるリセット信号生成部１２８と同様の構成である。ただし、コンパレータ１１８５および１１８６には異なる値の閾値電圧が入力される。コンパレータ１１８５には閾値電圧Ｖ１が入力され、コンパレータ１１８６には閾値電圧Ｖ２が入力される。また、２つのエミッタフォロワ回路（第１エミッタフォロワ回路１２８０および第２エミッタフォロワ回路１２９０）の電流源１２８３および１２９３の電流値が互いに異なり、また、コンデンサ１２８４および１２９４の容量値も互いに異なる。
　以上のように構成された光受信器１１の信号検出に関する動作は、実施の形態２と同様である。２つのエミッタフォロワ回路の駆動電流を互いに異なる値とし、また、コンデンサ１２８４および１２９４の容量を互いに異なる値とし、さらに、２つのコンパレータ１１８５および１１８６の閾値電圧も異なる値とすることで、リセット信号生成部１３８は、より柔軟に内部リセット信号の生成のタイミングおよび時間幅を設定することが可能となる。
　以上説明したように、本実施の形態によれば、リセット信号生成部１３８は、リセット用差動信号から変換した単相信号を２分岐し、一方を第１エミッタフォロワ回路１２８０の出力側に設けたコンデンサ１２８４で保持し、他方を第２エミッタフォロワ回路１２９０の出力側に設けたコンデンサ１２９４で保持し、保持する２つの電圧値を予め定めた閾値電圧と比較した結果の排他的論理和である内部リセット信号を生成することとした。これにより、実施の形態１と同様の効果を得ることができ、さらに、リセット信号生成部１３８が生成する内部リセット信号の時間幅を柔軟に設定することが可能となり、内部リセット信号の時間幅を最適化できる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　光通信システム、１０　ＯＬＴ、１１　光受信器、１２　光送信器、１３　波長多重カプラ、１４　伝送制御部、２０　ＯＮＵ、３０　光スターカプラ、３２　光ファイバ、４０　外部ネットワーク、１１０　信号検出回路、１１１　リニアアンプ、１１２　リミッティングアンプ、１１３　出力バッファ、１１４　第１の直流電圧除去部、１１５　第１のバイアス電圧印加部、１１６　第２の直流電圧除去部、１１７　第２のバイアス電圧印加部、１１８，１２８，１３８　リセット信号生成部、１１９　論理和回路、１２０　フリップフロップ回路、１３０　受光素子、１４０　プリアンプ、１５０　主増幅回路、１１８０　エミッタフォロワ回路、１１８１　差動単相変換バッファ、１１８２，１２８２，１２９２　トランジスタ、１１８３，１２８３，１２９３　電流源、１１８４，１２８４，１２９４　コンデンサ、１１８５，１１８６　コンパレータ、１１８７　排他的論理和回路、１２８０　第１エミッタフォロワ回路、１２９０　第２エミッタフォロワ回路。

Claims (12)

  1. 　バースト状のパケット信号を含む入力差動信号から直流電圧を除去する第１の直流電圧除去部と、
    　前記入力差動信号の振幅を調整する振幅調整部と、
    　前記振幅調整部で振幅が調整された後の入力差動信号に基づいて前記パケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成部と、
    　前記第１の直流電圧除去部で直流電圧を除去した信号に予め定められた値のバイアス電圧を印加して検出用差動信号を生成する第１のバイアス電圧印加部と、
    　前記検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、前記内部リセット信号に基づき前記保持を解除することにより、前記パケット信号の信号入力及び信号断を示すパケット検出信号を生成するパケット検出信号生成部と、
    　を備え、
    　前記リセット信号生成部は、
    　前記振幅が調整された後の入力差動信号に基づく差動信号を単相信号へと変換する差動単相変換回路と、
    　前記単相信号の電圧を保持する電圧保持回路と、
    　前記電圧保持回路が保持する電圧と予め定めた閾値電圧とを比較した結果に基づいて前記内部リセット信号を生成する電圧比較回路と、
    　を備えることを特徴とする信号検出回路。
  2. 　前記振幅調整部で振幅が調整された後の入力差動信号から直流電圧を除去する第２の直流電圧除去部と、
    　前記第２の直流電圧除去部で直流電圧を除去した信号に予め定められた値のバイアス電圧を印加してリセット用差動信号を生成する第２のバイアス電圧印加部と、
    　を備え、
    　前記差動単相変換回路は、前記リセット用差動信号を単相信号へと変換する、
    　ことを特徴とする請求項１に記載の信号検出回路。
  3. 　前記パケット検出信号生成部は、外部から入力された外部リセット信号と前記内部リセット信号の論理和に基づいて前記保持を解除する、
    　ことを特徴とする請求項１または２に記載の信号検出回路。
  4. 　前記パケット検出信号生成部は、前記検出用差動信号をクロック入力端子に入力し、前記内部リセット信号と前記外部リセット信号の論理和をリセット入力端子に入力するリセット入力型Ｄフリップフロップ回路である、
    　ことを特徴とする請求項３に記載の信号検出回路。
  5. 　前記パケット検出信号生成部は、前記検出用差動信号をセット入力端子に入力し、前記内部リセット信号と前記外部リセット信号の論理和をリセット入力端子に入力するＳＲフリップフロップ回路である、
    　ことを特徴とする請求項３に記載の信号検出回路。
  6. 　前記電圧保持回路は、エミッタフォロワ回路と、前記エミッタフォロワ回路の電流源と並列に接続された電圧を保持するためのコンデンサと、を備える、
    　ことを特徴とする請求項１から５のいずれか１項に記載の信号検出回路。
  7. 　前記電圧比較回路は、互いに異なる閾値電圧を有する２つのコンパレータを有し、前記内部リセット信号は、前記電圧保持回路が保持する電圧を前記２つのコンパレータに入力したときの、前記２つのコンパレータの出力の排他的論理和である、
    　ことを特徴とする請求項１から６のいずれか１項に記載の信号検出回路。
  8. 　前記電圧保持回路は、２つのエミッタフォロワ回路と、各エミッタフォロワ回路の電流源と並列に接続された電圧を保持するための２つのコンデンサと、を備え、
    　前記２つのエミッタフォロワ回路の電流源の駆動電流又はコンデンサの容量値が互いに異なり、
    　前記電圧比較回路は、予め定めた閾値電圧を有する２つのコンパレータを有し、前記内部リセット信号は、前記２つのコンデンサで保持された電圧を前記２つのコンパレータに入力したときの、前記２つのコンパレータの出力の排他的論理和である、
    　ことを特徴とする請求項１から５のいずれか１項に記載の信号検出回路。
  9. 　前記振幅調整部は、入力差動信号の振幅が予め定められた振幅よりも大きい場合にはリミッティング処理を行い、入力差動信号の振幅が予め定められた振幅よりも小さい場合には増幅処理を行う、
    　ことを特徴とする請求項１から８のいずれか１項に記載の信号検出回路。
  10. 　バースト状の光パケット信号を電流信号に変換する受光素子と、
    　前記受光素子から出力される電流信号を電圧信号に変換する前置増幅回路と、
    　前記前置増幅回路が出力する電圧信号を増幅する主増幅回路と、を備え、
    　前記主増幅回路は、請求項１から９のいずれか１項に記載の信号検出回路を有する、
    　ことを特徴とする光受信器。
  11. 　請求項１０に記載の光受信器を有する親局装置。
  12. 　バースト状のパケット信号の信号入力及び信号断を検出する光受信器における信号検出方法であって、
    　前記パケット信号を含む入力差動信号から直流電圧を除去する直流電圧除去ステップと、
    　前記入力差動信号の振幅を調整する振幅調整ステップと、
    　前記振幅調整ステップにて振幅を調整した後の信号に基づいて前記パケット信号の先頭及び終了後に内部リセット信号を生成するリセット信号生成ステップと、
    　前記直流電圧除去ステップで直流電圧を除去した信号に予め定められた値のバイアス電圧を印加して検出用差動信号を生成するバイアス印加ステップと、
    　前記検出用差動信号に基づいてパケット信号の入力を示す状態を保持し、前記内部リセット信号に基づき前記保持を解除することにより、前記パケット信号の信号入力及び信号断を示すパケット検出信号を生成するパケット検出信号生成ステップと、
    　を含み、
    　前記リセット信号生成ステップは、
    　前記振幅調整ステップにて振幅を調整した後の信号に基づく差動信号を単相信号へと変換する差動単相変換工程と、
    　前記単相信号の電圧を保持する電圧保持工程と、
    　前記電圧保持工程で保持する電圧と予め定めた閾値電圧との比較した結果に基づいて前記内部リセット信号を生成する電圧比較工程と、
    　を有する、
    　ことを特徴とする信号検出方法。
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