JP2011193068A - マルチレート用バーストモード受信機 - Google Patents
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Abstract
【解決手段】 本発明のマルチレート用バーストモード受信機では,平均振幅を検出することにより信号の入力を判定する信号入力判定部と,高周波成分の包絡線検波を行い信号のビットレートを判定するビットレート判定部の判定結果により,受信ビットレートに対応した光信号受信部及びシリアル/パラレル変換部の設定切替を行う。
【選択図】 図2
Description
特許文献2では,SerDes内でクロック信号を再生するためのCDR(:Clock Data Recovery)において,入力信号のクロックと自身の基準クロックを比較することにより入力信号のビットレートを判定し,後段の信号処理回路を選択する方式が示されている。
[回路構成説明]
本発明におけるバーストモード受信機5は,光入力信号8を増幅器出力信号13に変換する光信号受信部10と,前記増幅器出力信号13とクロック同期を行い,シリアル信号からパラレル信号に変換するSerDesを受信ビットレートの種類と同数備えるシリアル/パラレル変換部9と,前記増幅器出力信号13に基づいてバースト信号の入力を判定し,入力判定信号51を出力する信号入力判定部50と,前記増幅器出力信号13に基づいて高周波成分を検出し,ビットレート判定信号61を出力するビットレート判定部60と,前記入力判定信号51及び前記ビットレート判定信号61に基づいて,入力信号の伝送レートを判定し,判定結果に基づいて,対応するSerDesへ出力を切り替える出力切替信号71と,前記光信号受信部10を,入力ビットレートに適した設定に変更するモード切替信号72を出力するビットレート判定制御部70により構成される。
[光信号受信部10説明]
光信号受信部10は,光入力信号8を電流信号に変換する光電変換素子11と,前記光電変換素子11からの電流信号を電圧信号に変換し,さらに適切な振幅に増幅して増幅器出力信号13として出力する増幅器12により構成される。図3を用いて,光信号受信部の構成例を説明する。光電変換素子11は,例えばAPD(Avalanche PhotoDiode)などが使用される。増幅器12は,電流信号を電圧信号に変換するトランスインピーダンスアンプ100と,電圧信号を一定振幅に増幅して増幅器出力13として出力するリミットアンプ110により構成される。トランスインピーダンスアンプ100は,利得切替回路101と帰還抵抗102と,オペアンプ103により構成される。利得切替回路101は,モード切替信号72が入力されると,帰還抵抗102の大きさを変化させ,トランスインピーダンスアンプ100の利得と帯域を受信ビットレートに適切な値に設定する。リミットアンプ110は帯域制限回路111と制限増幅回路112により構成される。帯域制限回路111はモード切替信号72が入力されると,制限増幅回路112の透過帯域を制限することで,S/N比の改善を図り,受信感度を向上させる。光信号受信部の構成はこれに依らず,受信ビットレートに対して適切な設定が可能であればどのような構成でもよい。例えばリミットアンプ110は単一のモジュールでは無く,高ビットレート,低ビットレートにそれぞれ対応するモジュールを並列に接続し,モード切替信号72によって増幅器出力信号13を選択してもよい。また,モード切替信号72により制御するデバイス及びパラメータはどのようなものでもかまわない。例えば,光電変換素子11の増倍率を変更してもよい。
[シリアル/パラレル変換部9説明]
シリアル/パラレル変換部9は,スイッチ回路20と,高レート用SerDes30と,低レート用SerDes40により構成される。スイッチ回路20は,増幅器信号13の出力先を,出力切替信号71に従って,高レート用SerDes30もしくは低レート用SerDes40へと切り替える機能を有する。スイッチ回路20は,例えばクロスポイントスイッチなどを用いることで実現できる。高レート用SerDes30及び低レート用SerDes40は,前記スイッチ回路20を透過して入力される増幅器出力信号13とクロック同期を行い,シリアル信号からパラレル信号に変換して後段のPHY6に出力する。
[信号入力判定部50説明]
信号入力判定部50の構成を図4に示す。信号入力判定部50は,平均検出回路52とコンパレータ56を備える。平均検出回路52は,増幅器出力信号13の振幅の平均値を出力する回路であり,例えば図4に示すように,抵抗53とコンデンサ54で構成される積分回路により実現できる。ただし,平均検出回路52の構成はこれに依らない。コンパレータ56は,正側に比較電圧55が入力され,負側には前記平均検出回路52の出力が入力される。前記コンパレータ56は,前記平均検出回路52の出力が前記比較電圧55を超えると,入力判定信号51として出力をLowレベルからHighレベルに変更する。
[ビットレート判定部60説明]
ビットレート判定部60は,高ビットレート判定回路82により構成され,高ビットレート判定回路82は,ハイパスフィルタ62と高周波検波器63と比較電圧65により構成される。ハイパスフィルタ62は,増幅器出力信号13の低周波成分を減衰させ,高周波成分を透過させる。ハイパスフィルタ62の遮断周波数は,低ビットレート信号を構成する周波数成分を十分に減衰させる値を選択する。高周波検波器63は,前記ハイパスフィルタ62を透過した前記増幅器出力信号13の高周波成分の包絡線を出力する。コンパレータ65は,正側に比較電圧64,負側に前記高周波検波器63の出力が入力される。比較電圧64は,低ビットレート信号の包絡線出力のピーク値より大きく,かつ高ビットレート信号の包絡線出力のピーク値より小さい値が選択される。前記コンパレータ65は,前記高周波検波器63の出力が比較電圧64を超えると,ビットレート判定信号61として出力をLowレベルからHighレベルに変更する。
[受信機制御部70説明]
受信機制御部70は,前記信号入力判定部50からの入力判定信号51と,前記ビットレート判定部60からのビットレート判定信号61により,受信ビットレートを判定し,判定結果に基づいて,出力切替信号71と,モード切替信号72を出力する。受信機制御部70の受信ビットレート判定基準は後で説明する。
[第1の実施例動作説明]
ここで,第1の実施例における動作例を図7を用いて説明する。本実施例では,初期状態において,光信号受信部10は高ビットレート用の設定になっており,またスイッチ回路20の出力は,高レート用SerDes30及び低レート用SerDes40のどちらにも入力しない設定になっている(S701)。
[ビットレート判定部60検証]
PONシステムにおけるバーストモード受信機は,高速なバースト信号を受信するため,できる限りビットレート判定が速いことが求められる。そこでビットレート判定部60の動作をシミュレーションにより検証した。図8に本シミュレーションの結果を示す。本シミュレーションは,IEEEにて標準化が行われた伝送速度1.25Gbps(低ビットレート)のGE−PONと,10.3125Gbps(高ビットレート)の10G−EPONの2種類のONUが混在する状況を想定している。まず,ビットレート判定部60への入力波形について,低ビットレートの波形を図8(a),高ビットレートの波形を図8(b)に示す。本シミュレーションの信号パターンは,両ビットレートとも10G-EPON標準規格のプリアンブルパターンを採用した。図8(c)に,両波形をハイパスフィルタ62に入力した場合に,高周波検波器63によって得られる包絡線を示す。ここでハイパスフィルタ62の遮断周波数は,1.25GHzとした。本結果によると,入力開始から10nsec以下で高ビットレート信号の出力が低ビットレート信号の出力のピーク値を十分に超えている。例えば比較電圧64を1.5Vに設定すると,10nsec以下でビットレート判定可能なレベルに達していると考えることができる。10G−EPONにおけるバーストモード受信機の信号安定化時間は800nsec未満と定められており,この値に対して十分短い時間でビットレート判定が可能であるため,高速なバースト信号にも十分対応できる。また,データに対するプリアンブルの長さを短くすることができるため,高通信効率を実現することができる。
[回路構成説明]
本実施例におけるバーストモード受信機5の構成は,第1の実施例と同様に光信号受信部10と,シリアル/パラレル変換部9と,信号入力判定部50と,ビットレート判定部60と,受信機制御部70により構成される。
[光信号受信部10説明]
光信号受信部10は,モード切替信号72により,3種類のビットレートにそれぞれ最適な設定に切り替えることが可能な構成をとる。
[シリアル/パラレル変換部9説明]
シリアル/パラレル変換部9は,3種類のビットレートに対応するため,スイッチ回路20と,高レート用SerDes30と,中レートSerDes35と,低レート用SerDes40により構成される。スイッチ回路20は,増幅器出力信号13を,出力切替信号71に従って対応するビットレートのSerDesに透過させる。
[信号入力判定部50説明]
信号入力判定部50は,第1の実施例と同様に増幅器出力信号13の平均振幅を検出し,バースト信号の入力を判定して入力判定信号51を出力する。
[ビットレート判定部60説明]
本実施例におけるビットレート判定部60の構成例を図10に示す。本実施例におけるビットレート判定部60は,3種類のビットレートを判定するために,中ビットレート判定回路81と高ビットレート判定回路82により構成され,増幅器出力信号13が中ビットレート判定回路81と高ビットレート判定回路82両方に入力される。中ビットレート判定回路81,高ビットレート判定回路82はどちらもハイパスフィルタ,高周波検波器,コンパレータにより構成される。ただし,ハイパスフィルタ810の遮断周波数は,低ビットレート信号を構成する周波数成分を十分減衰させる値,ハイパスフィルタ820の遮断周波数は,低ビットレート信号及び中ビットレート信号を構成する周波数成分を十分減衰させる値を選択する。中ビットレート判定回路81では,高周波検波器811の出力が比較電圧813を超えると,コンパレータ814の出力がHighレベルとなり,中ビットレート判定信号815として出力される。同様に,高ビットレート判定回路82では,高周波検波器821の出力が比較電圧823を超えると,コンパレータ824の出力がHighレベルとなり,高ビットレート判定信号825として出力される。
[受信機制御部70説明]
受信機制御部70は,前記信号入力判定部50からの入力判定信号51と,前記ビットレート判定部60からの中ビットレート判定信号815及び高ビットレート判定信号825により,受信ビットレートを判定し,判定結果に基づいて,出力切替信号71と,モード切替信号72を出力する。本実施例における受信機制御部70の受信ビットレート判定基準は後で説明する。
[第2の実施例動作説明]
第2の実施例における動作例を説明する。本実施例においても,初期状態では光信号受信部10は高ビットレート用の設定になっており,またスイッチ回路20は,全てのSerDesに対する出力が閉じた状態となっている。
[回路構成説明]
本実施例におけるバーストモード受信機5の構成は,第1の実施例と同様に光信号受信部10と,シリアル/パラレル変換部9と,信号入力判定部50と,ビットレート判定部60と,受信機制御部70により構成される。第1の実施例と異なるのは,シリアル/パラレル変換回路9の構成である。本実施例におけるシリアル/パラレル変換回路9は,異なるビットレートに対し,参照クロックを切り替えることで対応するマルチレートSerDes90により構成される。また,受信機制御部70からは,ビットレート判定結果に伴い,モード切替信号72と,マルチレートSerDesの参照クロックを切り替える参照クロック切替信号73が出力される。
[第3の実施例動作説明]
第3の実施例における動作例を説明する。本実施例では,初期状態において,光信号受信部10は高ビットレート用の設定になっており,またマルチレート用SerDes90の参照クロックは無入力となっている。
[その他]
なお,上述する各実施の形態は,本発明の好適な実施の形態であり,本発明の要旨を逸脱しない範囲内において変更実施が可能である。例えば,中ビットレート判定回路81及び高ビットレート判定回路82と同様の回路をさらに追加することで,4種類以上のビットレートに対応させてもよい。
2 ONU
3 光ファイバ
4 光分岐器
5 バーストモード受信機
6 PHY
7 MACフレーム処理部
8 光入力信号
9 シリアル/パラレル変換部
10 光信号受信部
11 光電変換素子
12 増幅器
13 増幅器出力信号
20 スイッチ回路
30 高レート用SerDes
35 中レート用SerDes
40 低レート用SerDes
50 信号入力判定部
51 入力判定信号
52 平均検出回路
53 抵抗
54 コンデンサ
55 比較電圧
56 コンパレータ
60 ビットレート判定部
61 ビットレート判定信号
62 ハイパスフィルタ
63 高周波検波器
64 比較電圧
65 コンパレータ
70 受信機制御部
71 出力切替信号
72 モード切替信号
73 参照クロック切替信号
81 中ビットレート判定回路
82 高ビットレート判定回路
90 マルチレートSerDes
100 トランスインピーダンスアンプ
101 利得切替回路
102 帰還抵抗
103 オペアンプ
110 リミットアンプ
111 帯域制限回路
112 制限増幅器
200 リセット信
810 ハイパスフィルタ
811 高周波検波器
813 比較電圧
814 コンパレータ
815 ビットレート判定信号
820 ハイパスフィルタ
821 高周波検波器
823 比較電圧
824 コンパレータ
825 ビットレート判定信号
Claims (14)
- 光加入者終端装置(以下,OLT)が具有するバーストモード受信機において,
バースト信号が入力される光信号受信部と,
前記光信号受信部の出力信号とクロック同期を行い,シリアル信号からパラレス信号へ変換するシリアル/パラレル変換部と,
前記光信号受信部の出力信号の平均値検出を行い,信号入力を判定する信号入力判定部と,
前記光信号受信部の出力信号の高周波成分の包絡線検波を行うビットレート判定部と,
前記信号入力判定部とビットレート判定部の判定結果から,前記光信号受信部に入力したバースト信号のビットレートを判定し,前記光信号受信部及び前記シリアル/パラレル変換部の設定を変更する受信機制御部を備えることを特徴とする
バーストモード受信機。 - 請求項1に記載のバーストモード受信機であって,
前記光信号受信部は,
光信号を電流信号に変換する光電変換素子と,
前記電流信号を電圧信号に変換し,波形整形を行う増幅器を備え,
前記光電変換素子及び前記増幅器は,モード切替信号により,利得や透過帯域が制御されることを特徴とする
バーストモード受信機。 - 請求項1及び2に記載のバーストモード受信機であって,
前記信号入力判定部は,
前記光信号受信部の出力信号の平均振幅を出力する平均検出回路と,
前記平均検出回路の出力と,比較電圧の比較を行い,入力判定信号を出力するコンパレータを備えることを特徴とする
バーストモード受信機。 - 請求項1及び3に記載のバーストモード受信機であって,
前記ビットレート判定部は,(m−1)個のレート判定回路を備え,
前記レート判定回路は,前記光信号受信部の出力信号の高周波成分を透過させるハイパスフィルタと,前記ハイパスフィルタの出力の包絡線検波を行う高周波検波器と,前記高周波検波器の出力と比較電圧の比較を行い,レート判定信号を出力するコンパレータを備えることを特徴とする
バーストモード受信機。 - 請求項1及び4に記載のバーストモード受信機であって,
前記受信機制御部は,前記信号入力判定部からの前記入力判定信号と,
前記ビットレート判定部からの前記レート判定信号により,
前記光信号受信部へのバースト信号の入力と,ビットレートを判定し,
前記光信号受信部と,前記シリアル/パラレル変換部の設定を変更することを特徴とする
バーストモード受信機。 - 請求項1及び5に記載のバーストモード受信機であって,
前記シリアル/パラレル変換部は,m種類のビットレートのうちの1つのビットレートに対応し,クロック同期と,シリアル信号からパラレル信号への変換を行い,後段のPHYに出力するm個のSerDesと,
前記受信機制御部からの制御信号により,前記光信号受信部の出力信号を,前記SerDesに透過するか否かを制御するスイッチ回路を備えることを特徴とする
バーストモード受信機。 - 請求項1及び5に記載のバーストモード受信機であって,
前記シリアル/パラレル変換部は,前記受信機制御部からの制御により,クロック同期の際に使用する参照クロックを,入力されたバースト信号のビットレートに対応した周波数に変更し,バースト信号のクロック同期と,シリアル信号からパラレル信号への変換を行い,後段のPHYに出力するマルチレートSerDesを備えることを特徴とする
バーストモード受信機。 - OLTと,光ファイバを介して,送信ビットレートの異なるONUが混在して接続されたPONシステムにおいて,
前記OLTは,バースト信号が入力される光信号受信部と,
前記光信号受信部の出力信号とクロック同期を行い,シリアル信号からパラレス信号へ変換するシリアル/パラレル変換部と,
前記光信号受信部の出力信号の平均値検出を行い,第1の比較電圧と比較を行う信号入力判定部と,
前記光信号受信部の出力信号の高周波成分の包絡線検波を行い,第2の比較電圧と比較を行うビットレート判定部と,
前記光信号受信部とビットレート判定部の比較結果から,前記光信号受信部に入力したバースト信号のビットレートを判定し,前記光信号受信部及び前記シリアル/パラレル変換部の設定を変更する受信機制御部によって構成される光受信回路を備えることを特徴とする
PONシステム。 - 請求項8に記載のPONシステムであって,
前記OLTが備える前記光信号受信部は,
光信号を電流信号に変換する光電変換素子と,
前記電流信号を電圧信号に変換し,波形整形を行う増幅器を備え,
前記光電変換素子及び前記増幅器は,モード切替信号により,利得や透過帯域が制御されることを特徴とする
PONシステム。 - 請求項8及び9に記載のPONシステムであって,
前記OLTが備える前記信号入力判定部は,
前記光信号受信部の出力信号の平均振幅を出力する平均検出回路と,
前記平均検出回路の出力と,比較電圧の比較を行い,入力判定信号を出力するコンパレータを備えることを特徴とする
PONシステム。 - 請求項8及び10に記載のPONシステムであって,
前記OLTが備える前記ビットレート判定部は,(m−1)個のレート判定回路を備え,
前記レート判定回路は,前記光信号受信部の出力信号の高周波成分を透過させるハイパスフィルタと,前記ハイパスフィルタの出力の包絡線検波を行う高周波検波器と,前記高周波検波器の出力と比較電圧の比較を行い,レート判定信号を出力するコンパレータを備えることを特徴とする
PONシステム。 - 請求項8及び11に記載のPONシステムであって,
前記OLTが備える前記受信機制御部は,前記信号入力判定部からの前記入力判定信号と,
前記ビットレート判定部からの前記レート判定信号により,
前記光信号受信部へのバースト信号の入力と,ビットレートを判定し,
前記光信号受信部と,前記シリアル/パラレル変換部の設定を変更することを特徴とする
PONシステム。 - 請求項8及び12に記載のPONシステムであって,
前記OLTが備える前記シリアル/パラレル変換部は,m種類のビットレートのうちの1つのビットレートに対応し,クロック同期と,シリアル信号からパラレル信号への変換を行い,後段のPHYに出力するm個のSerDesと,
前記受信機制御部からの制御信号により,前記光信号受信部の出力信号を,前記SerDesに透過するか否かを制御するスイッチ回路を備えることを特徴とする
PONシステム。 - 請求項8及び12に記載のPONシステムであって,
前記OLTが備える前記シリアル/パラレル変換部は,前記受信機制御部からの制御により,クロック同期の際に使用する参照クロックを,入力されたバースト信号のビットレートに対応した周波数に変更し,バースト信号のクロック同期と,シリアル信号からパラレル信号への変換を行い,後段のPHYに出力するマルチレートSerDesを備えることを特徴とする
PONシステム。
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