JP2789318B2 - パルス伸長回路 - Google Patents
パルス伸長回路Info
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Description
おいて、遅延回路を用いてパルス幅を伸長させるパルス
伸長回路に係り、特に短いパルス幅をもつ信号が入力さ
れたとき、効果的に伸長させて半導体メモリ回路の誤動
作を防止するパルス伸長回路に関する。
てパルス幅を伸長させるので、遅延回路の機能が重要で
ある。パルス伸長回路に用いられる一般的な形態の遅延
回路は、図1(a)に示すように、入力パルス信号PI
をゲートに入力し、電源VCCにソースが連結されたP
MOSトランジスタP101と、入力パルス信号PIを
ゲートに入力し、ドレインがPMOSトランジスタP1
01のドレインに連結され、接地VSSにソースが連結
されたNMOSトランジスタN101と、PMOSトラ
ンジスタP101のドレインに一端が連結され、他端が
パルス信号出力端PO1−1に連結された抵抗R101
と、抵抗R101の他端と接地VSSに連結されたキャ
パシタC101とから構成される。
(b)に示すように、入力パルス信号PIをゲートに入
力し、電源VCCにソースが連結され、ドレインがパル
ス信号出力端PO1−2に連結されたPMOSトランジ
スタP102と、入力パルス信号PIをゲートに入力
し、ドレインがPMOSトランジスタP102のドレイ
ンに連結され、接地VSSにソースが連結されたNMO
SトランジスタN102と、及びPMOSトランジスタ
P102のドレインと接地VSSに連結されたキャパシ
タC102とから構成される。
般的な形態の遅延回路は、図2(a)に示すように入力
パルス信号PIがインバーター、即ちPMOSトランジ
スタP101、P102とNMOSトランジスタN10
1、N102の出力端の抵抗R101とキャパシタC1
01、C102による時定数により遅延してパルス出力
端PO1−1、PO1−2に現れる。ここで、図1
(a)のパルス出力信号PO1−1は図1(b)のパル
ス出力信号PO1−2に比べて抵抗R101成分による
遅延が現れる。この図1(a)、(b)の一般的な遅延
回路は、入力される入力パルス信号に対する応答が遅れ
たり、遅延時間が十分とれない。
特許第5,319,607号)は、図1(c)に示すよ
うに、入力パルス信号PIをゲートに入力し、電源VC
Cにソースが連結されたPMOSトランジスタP103
と、PMOSトランジスタP103のドレインに一端が
連結され、他端がパルス信号出力端PO3に連結された
抵抗R102と、入力パルス信号PIをゲートに入力
し、抵抗R102の他端にドレインが連結され、接地V
SSにソースが連結されたNMOSトランジスタN10
3と、抵抗R102の他端と接地VSSに連結されたキ
ャパシタC103と、抵抗R102の他端から出力され
るパルス出力信号PO2をゲートに入力し、電源VCC
にソースが連結され、最終パルス信号出力端にドレイン
が連結されたPMOSトランジスタP104と、PMO
SトランジスタP104のドレインと接地VSSに連結
されたキャパシタC104と、PMOSトランジスタP
104のドレインに一端が連結された抵抗R103と、
及び抵抗R102の他端から出力されるパルス出力信号
PO2をゲートに入力し、抵抗R103の他端にドレイ
ンが連結され、接地VSSにソースが連結されたNMO
SトランジスタN104とから構成される。
路は、図2(b)に示すように入力パルス信号PIがロ
ーレベルからハイレベルに遷移すると、遅延成分がキャ
パシタC103になり、入力パルス信号PIがハイレベ
ルからローレベルに遷移すると、遅延成分が抵抗R10
2とキャパシタC103とになって、遅延時間に差が生
ずる。すなわち、パルス出力信号PO2はハイレベルか
らローレベルへの遷移よりローレベルからハイレベルへ
の遷移において遅延時間が短くなる。即ち、図1(c)
の遅延回路は、入力パルス信号に対する応答は図1
(a)に比べて速いが、出力端のキャパシタにより入力
パルス信号の遅延は(b)より長くできる。
特許第4,947,374号)は、図1(d)に示すよ
うに入力パルス信号PIをゲートに入力し、電源VCC
にソースが連結されたPMOSトランジスタP105
と、入力パルス信号PIをゲートに入力し、PMOSト
ランジスタP105のドレインにソースが連結されたP
MOSトランジスタP106と、入力パルス信号PIを
ゲートに入力し、PMOSトランジスタP106のドレ
インにソースが連結されたPMOSトランジスタP10
7と、入力パルス信号PIをゲートに入力し、PMOS
トランジスタP107のドレインにソースが連結され、
パルス信号出力端PO3にドレインが連結されたPMO
SトランジスタP108と、入力パルス信号PIをゲー
トに入力し、ドレインがPMOSトランジスタP108
のドレインに連結され、接地VSSにソースが連結され
たNMOSトランジスタN105と、PMOSトランジ
スタP108のドレインと接地VSSに連結されたキャ
パシタC105と、パルス出力信号PO3をゲートに入
力し、電源VCCにソースが連結され、ドレインへ最終
パルス出力信号を出力するPMOSトランジスタP10
9と、及びパルス出力信号PO3をゲートに入力し、P
MOSトランジスタP109のドレインにドレインが連
結され、接地VSSにソースが連結されたNMOSトラ
ンジスタN106とから構成される。
回路は、抵抗の代わりに多数のPMOSトランジスタP
106、P107、P108を使用している。この回路
の遅延状態を図2(c)に示す。即ち、入力パルス信号
PIがローレベルからハイレベルに遷移すると、遅延成
分がキャパシタC105になり、入力パルス信号PIが
ハイレベルからローレベルに遷移すると、遅延成分が多
数のPMOSトランジスタP106、P107、P10
8とキャパシタC105になって、遅延時間に差が生ず
る。従って、パルス出力信号PO3は、ハイレベルから
ローレベルに遷移する遅延時間がローレベルからハイレ
ベルに遷移する遅延時間より長くなる。つまり、図1
(d)の遅延回路は、入力パルス信号に対する応答は図
1(a)に比べて速いが、出力端のキャパシタにより入
力パルス信号の遅延は(b)より長くなるので、図2
(c)のような特性となる。
特許第4,931,998号)は、図1(e)に示すよ
うに、入力パルス信号PIをゲートに入力し、電源VC
Cにソースが連結されたPMOSトランジスタP110
と、PMOSトランジスタP110のドレインに一端が
連結され、他端がパルス信号出力端P104に連結され
た抵抗R104と、入力パルス信号PIをゲートに入力
し、抵抗R104の他端にドレインが連結され、接地V
SSにソースが連結されたNMOSトランジスタN10
6と、パルス出力信号PO4をゲートに入力し、電源V
CCにソースが連結されて最終パルス出力信号をドレイ
ンに出力するPMOSトランジスタP111と、PMO
SトランジスタP111のドレインに一端が連結された
抵抗R105と、及びパルス出力信号PO4をゲートに
入力し、抵抗R105の他端にドレインが連結され、接
地VSSにソースが連結されたNMOSトランジスタN
107とから構成される。
回路は、キャパシタを除去した形態であるので、図2
(d)のようにローレベルからハイレベルに遷移するの
は、ほとんど遅延がなく、ハイレベルからローレベルに
遷移するのは抵抗成分による遅延にのみ依存するので遅
延されるが、図1(c)の遅延回路に比べて遅延効果が
少ない。即ち、図1(e)の遅延回路は、入力パルス信
号に対する応答は速いが、遅延成分が抵抗だけなので遅
延時間は短くなる。
路は、入力パルス信号を遅延させるために抵抗とキャパ
シタを用いるので、出力端の抵抗とキャパシタの影響で
遅延を大きくすればするだけ入力されるパルス信号に対
する応答は遅くなるか、或いは応答が速くなると遅延時
間は少なくなるという短所があった。
力パルス信号にすばやく応答し、十分な遅延時間をとる
ことができるパルス伸長回路を提供することにその目的
がある。
に、本発明のパルス伸長回路は入力パルス信号を一定の
幅だけ伸長させるパルス伸長部と、及び前記パルス伸長
部から出力される信号を伸長させる遅延部とから構成さ
れることを特徴とする。
の実施の形態を詳細に説明する。図3は本発明が適用さ
れる半導体メモリ回路の全体構成図である。本発明が適
用される半導体メモリ回路は、図3に示すように、入力
アドレスAIを受けてTTLレベルからCMOSレベル
に変換させるアドレス入力バッファ1と、アドレス入力
バッファ1から出力される信号を受けてデコードする行
アドレスデコーダ2及び列アドレスデコーダ3と、行ア
ドレスデコーダ2及び列アドレスデコーダ3から出力さ
れる信号を受けてメインセルアレー4の一つのセルを選
択するワード線ドライバ5及び列セレクタ6と、アドレ
ス入力バッファ1の変化を感知して内部的なクロックと
して用いるパルスを発生させるATD(Address
Transition Detection)回路1
0と、多数個のATD回路10から発生したパルスを合
算するATD合算部11と、ATD合算部11から出力
される信号を伸長させるATD合算伸長回路12と、A
TD合算伸長回路12から出力される信号に基づいて列
セレクタ6から出力される信号を増幅するセンス増幅部
7と、ATD合算伸長回路12から出力される信号に基
づいてセンス増幅部7から出力される信号の出力を制御
するデータ出力部8と、及びデータ出力部8から出力さ
れるデータを最終的に伝達するデータ出力バッファ9と
から構成される。ここで、本発明によるパルス伸長回路
はATD合算伸長回路12に該当し、ATD合算伸長回
路12から発生された信号はワード線ドライバ5と、セ
ンス増幅部7と、データ出力部8とをパルス期間にのみ
作動させることにより、長期間での消費電力を減少させ
る役割を果たす。
図である。本発明によるパルス伸長回路は図4に示すよ
うにパルス伸長部100と遅延部200から構成され
る。
定の幅だけ伸長させるもので、入力パルス信号を一定の
幅だけ伸長させる一つ又は二つ以上からなる多数個のパ
ルス伸長器110、120と、パルス伸長器110、1
20から出力される信号を安定化させるインバーター部
130とから構成される。
入力パルス信号が正信号の場合には、一定の幅だけ伸長
させる正パルス伸長パルス伸長インバーター111で構
成され、そして入力信号が負信号の場合には、一定の幅
だけ伸長させる負パルス伸長インバーター112で構成
されるか、もしくは入力パルス信号を一定の幅だけ伸長
させる正パルス伸長インバーター111と正パルス伸長
インバーター111から出力される信号を一定の幅だけ
伸長させる負パルス伸長インバーター112で構成され
る。この際、入力パルス信号を負パルス伸長インバータ
ー112で先ず伸長させた後、正パルス伸長インバータ
ー111で後から伸長させるように、正パルス伸長イン
バーター111と負パルス伸長インバーター112の位
置を変更させることもできる。
は、入力パルス信号又は負パルス伸長インバーター11
2の反転出力信号をゲートに入力し、電源VCCにソー
スが連結されたPMOSトランジスタP1と、PMOS
トランジスタP1のドレインに直列連結された抵抗R
1、R2と、抵抗R1、R2と接地VSSに連結された
キャパシタC1と、入力パルス信号又は負パルス伸長イ
ンバーター112の反転出力信号をゲートに入力し、抵
抗R2にソースが連結されたPMOSトランジスタP2
と、及び入力パルス信号又は負パルス伸長インバーター
112の出力信号をゲートに入力し、PMOSトランジ
スタP2のドレインにドレインが連結され、接地VSS
にソースが連結されたNMOSトランジスタN1とから
構成される。
パルス信号又は正パルス伸長インバーター111の反転
出力信号をゲートに入力し、電源VCCにソースが連結
されたPMOSトランジスタP3と、入力パルス信号又
は正パルス伸長インバーター111の出力信号をゲート
に入力し、PMOSトランジスタP3のドレインにドレ
インが連結されたNMOSトランジスタN2と、NMO
SトランジスタN2のソースに直列連結された抵抗R
3、R4と、抵抗R3、R4と接地VSSに連結された
キャパシタC2と、及び入力パルス信号又は正パルス伸
長インバーター111の出力信号をゲートに入力し、抵
抗P4にドレインが連結され、接地VSSにソースが連
結されたNMOSトランジスタN3とから構成される。
0、120の最後の段から出力される信号を反転させて
遅延部200へ出力するインバーター131と、インバ
ーター131から出力される信号をさらに反転させて遅
延部200へ出力するインバーター132とから構成さ
れる。
力される信号を伸長させるものであって、パルス伸長部
100のインバーター131から出力される信号を遅延
させる遅延回路210と、遅延回路210から出力され
る信号とパルス伸長部100のインバーター132から
出力される信号を否定論理和するNORゲート220
と、NORゲート220から出力される信号を遅延させ
る遅延回路230と、遅延回路230から出力される信
号とパルス伸長部100のインバーター132から出力
される信号を否定論理和するNORゲート240と、及
びNORゲート240から出力される信号を反転させて
最終出力するインバーター250とから構成される。
伸長回路の動作を図5、図6、及び図7を参照して詳し
く説明する。図5(a)(b)は正パルス伸長インバー
ター111と負パルス伸長インバーター112をそれぞ
れ示し、図6(a)(b)(c)(d)は図5の正パル
ス伸長インバーター111と負パルス伸長インバーター
112の動作を示す信号波形図である。
11は、正信号である入力パルス信号PI11をNMO
SトランジスタN1に応じて速くイネーブルさせ、PM
OSトランジスタP1、P2と抵抗R1、R2とキャパ
シタC1に応じてゆっくりディスエーブルさせる。
ある入力パルス信号PI11がローレベルからハイレベ
ルに遷移するとき、出力されるパルス出力信号PO11
が速くローレベルに遷移し、入力パルス信号PI11が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号PO11がゆっくりハイレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図6(c)に示すように入力パルス信号PI11が
短いパルス信号の場合にも、入力パルス信号PI11が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号PO11が速くローレベルに遷移し、入
力パルス信号PI11がハイレベルからローレベルに遷
移するとき、出力されるパルス出力信号PO11がゆっ
くりハイレベルに遷移するようにして、伸長されたパル
ス出力信号PO11を出力させる。
ー112は、入力パルス信号PI11の逆位相に負信号
である入力パルス信号PI12をPMOSトランジスタ
P3に応じて速くイネーブルさせ、NMOSトランジス
タN2、N3と抵抗R3、R4とキャパシタC2に応じ
てゆっくりディスエーブルさせる。
ある入力パルス信号PI12がハイレベルからローレベ
ルに遷移するとき、出力されるパルス出力信号PO12
が速くハイレベルに遷移し、入力パルス信号PI12が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号PO12がゆっくりローレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図6(d)に示すように入力パルス信号PI12が
短いパルス信号の場合にも、入力パルス信号PI12が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号PO12が速くハイレベルに遷移し、入
力パルス信号PI12がローレベルからハイレベルに遷
移するとき、出力されるパルス出力信号PO12がゆっ
くりローレベルに遷移するようにして、伸長されたパル
ス出力信号PO12を出力させる。
10、120を図5(a)の正パルス伸長インバーター
111のみで構成する場合には、正入力パルス信号PI
11を伸長させて出力し、図5(b)の負パルス伸長イ
ンバーター112のみで構成する場合には、負入力パル
ス信号PI12を伸長させて出力する。
120が正パルス伸長インバーター111と負パルス伸
長インバーター112で構成される場合には、入力パル
ス信号が正パルス信号でも負パルス信号でも構わず、入
力されるパルス信号を伸長させて遅延効果を倍加させ
る。尚、パルス伸長器110、120を直列に多数個連
結することにより、入力される入力パルス信号をより長
く伸長させることができる。
を正パルス伸長インバーター111と負パルス伸長イン
バーター112で構成する場合の動作を図6を参照して
詳しく説明する。入力パルス信号PIは正パルス伸長イ
ンバーター111により図6(a)のように負パルス信
号として伸長され、その負パルス信号は再び負パルス伸
長インバーター112により図6(b)のように正パル
ス信号に戻されながら伸長される。尚、これをさらにパ
ルス伸長器120に加えさせて処理することにより、遅
延効果を倍加させることができる。
る信号は、インバーター部130のインバーター13
1、132で安定化して一定のパルス幅をもつ信号P2
として出力される。インバーター部130のインバータ
ー131から出力されるパルス出力信号は、一般的な遅
延回路210で遅延した後、NORゲート220でイン
バーター132から出力されるパルス出力信号P2と否
定論理和され、再びNORゲート220から出力される
信号は遅延回路230で遅延した後、NORゲート24
0でインバーター132から出力されるパルス出力信号
P2と否定論理和されることにより、所望のパルス幅だ
け伸長される。NORゲート240から出力される信号
は、さらにインバーター250で反転されて所望のパル
ス幅だけ伸長されたパルス出力信号P3として最終出力
される。
よるパルス伸長器110、120を用いる場合、イネー
ブル時には出力端の抵抗とキャパシタが負荷として作用
しないので、図1の従来の遅延回路を使用するのに比べ
て速くイネーブルされ、ディスエーブル時には抵抗とキ
ャパシタが共に負荷として作用して遅くディスエーブル
されるので、入力信号に対して長いパルス幅をもつ信号
を発生させることができる。尚、図7(b)に示すよう
に、本発明によるパルス伸長器110、120を用いる
場合、短いパルス信号が入力されても一般的なパルス幅
をもつ信号を出力させることができる。
遅延回路を用いるパルス伸長回路に比べて入力信号に対
して速く応答し、しかも遅延効果を増大させる効果があ
る。そして、従来の回路はこの信号を伸長させる回路が
ATDブロックに使用されたが、本発明は自動パワーダ
ウンブロック(Auto Power Down Bl
ock)に適用される。
延回路の構成図である。
(b)(c)(d)(e)の各部の信号波形図である。
構成図である。
る。
構成図、(b)は図4の負パルス伸長インバーターの構
成図である。
(b)の各部の信号波形図である。
た結果の信号波形図である。
3…列アドレスデコーダ、4…メインセルアレー、5…
ワード線ドライバ、6…列セレクタ、7…センス増幅
部、8…データ出力部、9…データ出力バッファ、10
…ATD回路、11…ATD合算部、12…ATD合算
伸長回路、100…パルス伸長部、110,120…パ
ルス伸長器、111,121…正パルス伸長インバータ
ー、112,122…負パルス伸長インバーター、13
0…インバーター部、131,132,250…インバ
ーター、200…遅延部、210,230…遅延回路、
220,240…NORゲート、P1〜P3…PMOS
トランジスタ、N1〜N3…NMOSトランジスタ、R
1〜R4…抵抗、C1,C2…キャパシタ。
Claims (3)
- 【請求項1】 入力パルス信号を一定の幅だけ伸長させ
るパルス伸長部(100)と、 前 記パルス伸長部(100)から出力される信号を伸長
させる遅延部(200)と、 を備え、 前記パルス伸長部(100)は、 入力パルス信号を一定の幅だけ伸長させる多数個のパル
ス伸長器(110,120)と、 前記パルス伸長器(110,120)から出力される信
号を安定化させるインバーター部(130)と、 を含み、 前記パルス伸長器(110,120)は、 入力パルス信号を一定の幅だけ反転させて伸長させる正
パルス伸長インバーター(111)と、 前記正パルス伸長インバーター(111)から出力され
る反転させられた信号を一定の幅だけ反転させて伸長さ
せる負パルス伸長インバーター(112)と、から構成
され、 前記負パルス伸長インバーター(112)は、 電源(VCC)と接地(VSS)の間で直列に接続され
たPMOSトランジスタ(P3)、第1のNMOSトラ
ンジスタ(N2)、第1及び第2の抵抗(R3及びR
4)、並びに第2のNMOSトランジスタ(N3)と、 第1及び第2の抵抗(R3及びR4)の接続点と接地
(VSS)の間に接続されたキャパシタ(C2)と、 全部のトランジスタのゲートに接続された入力端子(P
I12)と、 PMOSトランジスタ(P3)と第1のNMOSトラン
ジスタ(N2)の接続点に接続された出力端子(PO1
2)と、 を有する、 ことを特徴とするパルス伸長回路。 - 【請求項2】 入力パルス信号を一定の幅だけ伸長させ
るパルス伸長部(100)と、 前 記パルス伸長部(100)から出力される信号を伸長
させる遅延部(200)と、 を備え、 前記パルス伸長部(100)は、 入力パルス信号を一定の幅だけ伸長させる多数個のパル
ス伸長器(110,120)と、 前記パルス伸長器(110,120)から出力される信
号を安定化させるインバーター部(130)と、 を含み、 前記パルス伸長器(110,120)は、 入力パルス信号を一定の幅だけ反転させて伸長させる負
パルス伸長インバーター(112)と、 前記負パルス伸長インバーター(112)から出力され
る反転された信号を一定の幅だけ反転させて伸長させる
正パルス伸長インバーター(111)と、 から構成され、 前記負パルス伸長インバーター(112)は、 電源(VCC)と接地(VSS)の間で直列に接続され
たPMOSトランジスタ(P3)、第1のNMOSトラ
ンジスタ(N2)、第1及び第2の抵抗(R3及びR
4)、並びに第2のNMOSトランジスタ(N3)と、 第1及び第2の抵抗(R3及びR4)の接続点と接地
(VSS)の間に接続されたキャパシタ(C2)と、 全部のトランジスタのゲートに接続された入力端子(P
I12)と、 PMOSトランジスタ(P3)と第1のNMOSトラン
ジスタ(N2)の接続点に接続された出力端子(PO1
2)と、 を有する、 ことを特徴とするパルス伸長回路。 - 【請求項3】 前記遅延部(200)は、 前記パルス伸長部(100)から出力される第1信号を
遅延させる第1遅延回路(210)と、 前記第1遅延回路(210)から出力される信号と、前
記パルス伸長部(100)から出力され且つ前記第1信
号を反転させた信号である第2信号とを否定論理和する
第1NORゲート(220)と、 前記第1NORゲート(220)から出力される信号を
遅延させる第2遅延回路(230)と、 前記第2遅延回路(230)から出力される信号と前記
第2信号とを否定論理和する第2NORゲート(24
0)と、 前 記第2NORゲート(240)から出力される信号を
反転させて出力するインバーター(250)と、 を含む ことを特徴とする請求項1又は2記載のパルス伸
長回路。
Priority Applications (1)
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