JP2789318B2 - パルス伸長回路 - Google Patents
パルス伸長回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ回路に
おいて、遅延回路を用いてパルス幅を伸長させるパルス
伸長回路に係り、特に短いパルス幅をもつ信号が入力さ
れたとき、効果的に伸長させて半導体メモリ回路の誤動
作を防止するパルス伸長回路に関する。
おいて、遅延回路を用いてパルス幅を伸長させるパルス
伸長回路に係り、特に短いパルス幅をもつ信号が入力さ
れたとき、効果的に伸長させて半導体メモリ回路の誤動
作を防止するパルス伸長回路に関する。
【０００２】
【従来の技術】通常、パルス伸長回路は遅延回路を用い
てパルス幅を伸長させるので、遅延回路の機能が重要で
ある。パルス伸長回路に用いられる一般的な形態の遅延
回路は、図１（ａ）に示すように、入力パルス信号ＰＩ
をゲートに入力し、電源ＶＣＣにソースが連結されたＰ
ＭＯＳトランジスタＰ１０１と、入力パルス信号ＰＩを
ゲートに入力し、ドレインがＰＭＯＳトランジスタＰ１
０１のドレインに連結され、接地ＶＳＳにソースが連結
されたＮＭＯＳトランジスタＮ１０１と、ＰＭＯＳトラ
ンジスタＰ１０１のドレインに一端が連結され、他端が
パルス信号出力端ＰＯ１−１に連結された抵抗Ｒ１０１
と、抵抗Ｒ１０１の他端と接地ＶＳＳに連結されたキャ
パシタＣ１０１とから構成される。
てパルス幅を伸長させるので、遅延回路の機能が重要で
ある。パルス伸長回路に用いられる一般的な形態の遅延
回路は、図１（ａ）に示すように、入力パルス信号ＰＩ
をゲートに入力し、電源ＶＣＣにソースが連結されたＰ
ＭＯＳトランジスタＰ１０１と、入力パルス信号ＰＩを
ゲートに入力し、ドレインがＰＭＯＳトランジスタＰ１
０１のドレインに連結され、接地ＶＳＳにソースが連結
されたＮＭＯＳトランジスタＮ１０１と、ＰＭＯＳトラ
ンジスタＰ１０１のドレインに一端が連結され、他端が
パルス信号出力端ＰＯ１−１に連結された抵抗Ｒ１０１
と、抵抗Ｒ１０１の他端と接地ＶＳＳに連結されたキャ
パシタＣ１０１とから構成される。
【０００３】他の一般的な形態の遅延回路は、図１
（ｂ）に示すように、入力パルス信号ＰＩをゲートに入
力し、電源ＶＣＣにソースが連結され、ドレインがパル
ス信号出力端ＰＯ１−２に連結されたＰＭＯＳトランジ
スタＰ１０２と、入力パルス信号ＰＩをゲートに入力
し、ドレインがＰＭＯＳトランジスタＰ１０２のドレイ
ンに連結され、接地ＶＳＳにソースが連結されたＮＭＯ
ＳトランジスタＮ１０２と、及びＰＭＯＳトランジスタ
Ｐ１０２のドレインと接地ＶＳＳに連結されたキャパシ
タＣ１０２とから構成される。
（ｂ）に示すように、入力パルス信号ＰＩをゲートに入
力し、電源ＶＣＣにソースが連結され、ドレインがパル
ス信号出力端ＰＯ１−２に連結されたＰＭＯＳトランジ
スタＰ１０２と、入力パルス信号ＰＩをゲートに入力
し、ドレインがＰＭＯＳトランジスタＰ１０２のドレイ
ンに連結され、接地ＶＳＳにソースが連結されたＮＭＯ
ＳトランジスタＮ１０２と、及びＰＭＯＳトランジスタ
Ｐ１０２のドレインと接地ＶＳＳに連結されたキャパシ
タＣ１０２とから構成される。
【０００４】図１（ａ）、（ｂ）のように構成される一
般的な形態の遅延回路は、図２（ａ）に示すように入力
パルス信号ＰＩがインバーター、即ちＰＭＯＳトランジ
スタＰ１０１、Ｐ１０２とＮＭＯＳトランジスタＮ１０
１、Ｎ１０２の出力端の抵抗Ｒ１０１とキャパシタＣ１
０１、Ｃ１０２による時定数により遅延してパルス出力
端ＰＯ１−１、ＰＯ１−２に現れる。ここで、図１
（ａ）のパルス出力信号ＰＯ１−１は図１（ｂ）のパル
ス出力信号ＰＯ１−２に比べて抵抗Ｒ１０１成分による
遅延が現れる。この図１（ａ）、（ｂ）の一般的な遅延
回路は、入力される入力パルス信号に対する応答が遅れ
たり、遅延時間が十分とれない。
般的な形態の遅延回路は、図２（ａ）に示すように入力
パルス信号ＰＩがインバーター、即ちＰＭＯＳトランジ
スタＰ１０１、Ｐ１０２とＮＭＯＳトランジスタＮ１０
１、Ｎ１０２の出力端の抵抗Ｒ１０１とキャパシタＣ１
０１、Ｃ１０２による時定数により遅延してパルス出力
端ＰＯ１−１、ＰＯ１−２に現れる。ここで、図１
（ａ）のパルス出力信号ＰＯ１−１は図１（ｂ）のパル
ス出力信号ＰＯ１−２に比べて抵抗Ｒ１０１成分による
遅延が現れる。この図１（ａ）、（ｂ）の一般的な遅延
回路は、入力される入力パルス信号に対する応答が遅れ
たり、遅延時間が十分とれない。
【０００５】米国特許出願された従来の遅延回路（米国
特許第５，３１９，６０７号）は、図１（ｃ）に示すよ
うに、入力パルス信号ＰＩをゲートに入力し、電源ＶＣ
Ｃにソースが連結されたＰＭＯＳトランジスタＰ１０３
と、ＰＭＯＳトランジスタＰ１０３のドレインに一端が
連結され、他端がパルス信号出力端ＰＯ３に連結された
抵抗Ｒ１０２と、入力パルス信号ＰＩをゲートに入力
し、抵抗Ｒ１０２の他端にドレインが連結され、接地Ｖ
ＳＳにソースが連結されたＮＭＯＳトランジスタＮ１０
３と、抵抗Ｒ１０２の他端と接地ＶＳＳに連結されたキ
ャパシタＣ１０３と、抵抗Ｒ１０２の他端から出力され
るパルス出力信号ＰＯ２をゲートに入力し、電源ＶＣＣ
にソースが連結され、最終パルス信号出力端にドレイン
が連結されたＰＭＯＳトランジスタＰ１０４と、ＰＭＯ
ＳトランジスタＰ１０４のドレインと接地ＶＳＳに連結
されたキャパシタＣ１０４と、ＰＭＯＳトランジスタＰ
１０４のドレインに一端が連結された抵抗Ｒ１０３と、
及び抵抗Ｒ１０２の他端から出力されるパルス出力信号
ＰＯ２をゲートに入力し、抵抗Ｒ１０３の他端にドレイ
ンが連結され、接地ＶＳＳにソースが連結されたＮＭＯ
ＳトランジスタＮ１０４とから構成される。
特許第５，３１９，６０７号）は、図１（ｃ）に示すよ
うに、入力パルス信号ＰＩをゲートに入力し、電源ＶＣ
Ｃにソースが連結されたＰＭＯＳトランジスタＰ１０３
と、ＰＭＯＳトランジスタＰ１０３のドレインに一端が
連結され、他端がパルス信号出力端ＰＯ３に連結された
抵抗Ｒ１０２と、入力パルス信号ＰＩをゲートに入力
し、抵抗Ｒ１０２の他端にドレインが連結され、接地Ｖ
ＳＳにソースが連結されたＮＭＯＳトランジスタＮ１０
３と、抵抗Ｒ１０２の他端と接地ＶＳＳに連結されたキ
ャパシタＣ１０３と、抵抗Ｒ１０２の他端から出力され
るパルス出力信号ＰＯ２をゲートに入力し、電源ＶＣＣ
にソースが連結され、最終パルス信号出力端にドレイン
が連結されたＰＭＯＳトランジスタＰ１０４と、ＰＭＯ
ＳトランジスタＰ１０４のドレインと接地ＶＳＳに連結
されたキャパシタＣ１０４と、ＰＭＯＳトランジスタＰ
１０４のドレインに一端が連結された抵抗Ｒ１０３と、
及び抵抗Ｒ１０２の他端から出力されるパルス出力信号
ＰＯ２をゲートに入力し、抵抗Ｒ１０３の他端にドレイ
ンが連結され、接地ＶＳＳにソースが連結されたＮＭＯ
ＳトランジスタＮ１０４とから構成される。
【０００６】図１（ｃ）のように構成されるこの遅延回
路は、図２（ｂ）に示すように入力パルス信号ＰＩがロ
ーレベルからハイレベルに遷移すると、遅延成分がキャ
パシタＣ１０３になり、入力パルス信号ＰＩがハイレベ
ルからローレベルに遷移すると、遅延成分が抵抗Ｒ１０
２とキャパシタＣ１０３とになって、遅延時間に差が生
ずる。すなわち、パルス出力信号ＰＯ２はハイレベルか
らローレベルへの遷移よりローレベルからハイレベルへ
の遷移において遅延時間が短くなる。即ち、図１（ｃ）
の遅延回路は、入力パルス信号に対する応答は図１
（ａ）に比べて速いが、出力端のキャパシタにより入力
パルス信号の遅延は（ｂ）より長くできる。
路は、図２（ｂ）に示すように入力パルス信号ＰＩがロ
ーレベルからハイレベルに遷移すると、遅延成分がキャ
パシタＣ１０３になり、入力パルス信号ＰＩがハイレベ
ルからローレベルに遷移すると、遅延成分が抵抗Ｒ１０
２とキャパシタＣ１０３とになって、遅延時間に差が生
ずる。すなわち、パルス出力信号ＰＯ２はハイレベルか
らローレベルへの遷移よりローレベルからハイレベルへ
の遷移において遅延時間が短くなる。即ち、図１（ｃ）
の遅延回路は、入力パルス信号に対する応答は図１
（ａ）に比べて速いが、出力端のキャパシタにより入力
パルス信号の遅延は（ｂ）より長くできる。
【０００７】米国特許出願された従来の遅延回路（米国
特許第４，９４７，３７４号）は、図１（ｄ）に示すよ
うに入力パルス信号ＰＩをゲートに入力し、電源ＶＣＣ
にソースが連結されたＰＭＯＳトランジスタＰ１０５
と、入力パルス信号ＰＩをゲートに入力し、ＰＭＯＳト
ランジスタＰ１０５のドレインにソースが連結されたＰ
ＭＯＳトランジスタＰ１０６と、入力パルス信号ＰＩを
ゲートに入力し、ＰＭＯＳトランジスタＰ１０６のドレ
インにソースが連結されたＰＭＯＳトランジスタＰ１０
７と、入力パルス信号ＰＩをゲートに入力し、ＰＭＯＳ
トランジスタＰ１０７のドレインにソースが連結され、
パルス信号出力端ＰＯ３にドレインが連結されたＰＭＯ
ＳトランジスタＰ１０８と、入力パルス信号ＰＩをゲー
トに入力し、ドレインがＰＭＯＳトランジスタＰ１０８
のドレインに連結され、接地ＶＳＳにソースが連結され
たＮＭＯＳトランジスタＮ１０５と、ＰＭＯＳトランジ
スタＰ１０８のドレインと接地ＶＳＳに連結されたキャ
パシタＣ１０５と、パルス出力信号ＰＯ３をゲートに入
力し、電源ＶＣＣにソースが連結され、ドレインへ最終
パルス出力信号を出力するＰＭＯＳトランジスタＰ１０
９と、及びパルス出力信号ＰＯ３をゲートに入力し、Ｐ
ＭＯＳトランジスタＰ１０９のドレインにドレインが連
結され、接地ＶＳＳにソースが連結されたＮＭＯＳトラ
ンジスタＮ１０６とから構成される。
特許第４，９４７，３７４号）は、図１（ｄ）に示すよ
うに入力パルス信号ＰＩをゲートに入力し、電源ＶＣＣ
にソースが連結されたＰＭＯＳトランジスタＰ１０５
と、入力パルス信号ＰＩをゲートに入力し、ＰＭＯＳト
ランジスタＰ１０５のドレインにソースが連結されたＰ
ＭＯＳトランジスタＰ１０６と、入力パルス信号ＰＩを
ゲートに入力し、ＰＭＯＳトランジスタＰ１０６のドレ
インにソースが連結されたＰＭＯＳトランジスタＰ１０
７と、入力パルス信号ＰＩをゲートに入力し、ＰＭＯＳ
トランジスタＰ１０７のドレインにソースが連結され、
パルス信号出力端ＰＯ３にドレインが連結されたＰＭＯ
ＳトランジスタＰ１０８と、入力パルス信号ＰＩをゲー
トに入力し、ドレインがＰＭＯＳトランジスタＰ１０８
のドレインに連結され、接地ＶＳＳにソースが連結され
たＮＭＯＳトランジスタＮ１０５と、ＰＭＯＳトランジ
スタＰ１０８のドレインと接地ＶＳＳに連結されたキャ
パシタＣ１０５と、パルス出力信号ＰＯ３をゲートに入
力し、電源ＶＣＣにソースが連結され、ドレインへ最終
パルス出力信号を出力するＰＭＯＳトランジスタＰ１０
９と、及びパルス出力信号ＰＯ３をゲートに入力し、Ｐ
ＭＯＳトランジスタＰ１０９のドレインにドレインが連
結され、接地ＶＳＳにソースが連結されたＮＭＯＳトラ
ンジスタＮ１０６とから構成される。
【０００８】図１（ｄ）のように構成される従来の遅延
回路は、抵抗の代わりに多数のＰＭＯＳトランジスタＰ
１０６、Ｐ１０７、Ｐ１０８を使用している。この回路
の遅延状態を図２（ｃ）に示す。即ち、入力パルス信号
ＰＩがローレベルからハイレベルに遷移すると、遅延成
分がキャパシタＣ１０５になり、入力パルス信号ＰＩが
ハイレベルからローレベルに遷移すると、遅延成分が多
数のＰＭＯＳトランジスタＰ１０６、Ｐ１０７、Ｐ１０
８とキャパシタＣ１０５になって、遅延時間に差が生ず
る。従って、パルス出力信号ＰＯ３は、ハイレベルから
ローレベルに遷移する遅延時間がローレベルからハイレ
ベルに遷移する遅延時間より長くなる。つまり、図１
（ｄ）の遅延回路は、入力パルス信号に対する応答は図
１（ａ）に比べて速いが、出力端のキャパシタにより入
力パルス信号の遅延は（ｂ）より長くなるので、図２
（ｃ）のような特性となる。
回路は、抵抗の代わりに多数のＰＭＯＳトランジスタＰ
１０６、Ｐ１０７、Ｐ１０８を使用している。この回路
の遅延状態を図２（ｃ）に示す。即ち、入力パルス信号
ＰＩがローレベルからハイレベルに遷移すると、遅延成
分がキャパシタＣ１０５になり、入力パルス信号ＰＩが
ハイレベルからローレベルに遷移すると、遅延成分が多
数のＰＭＯＳトランジスタＰ１０６、Ｐ１０７、Ｐ１０
８とキャパシタＣ１０５になって、遅延時間に差が生ず
る。従って、パルス出力信号ＰＯ３は、ハイレベルから
ローレベルに遷移する遅延時間がローレベルからハイレ
ベルに遷移する遅延時間より長くなる。つまり、図１
（ｄ）の遅延回路は、入力パルス信号に対する応答は図
１（ａ）に比べて速いが、出力端のキャパシタにより入
力パルス信号の遅延は（ｂ）より長くなるので、図２
（ｃ）のような特性となる。
【０００９】米国特許出願された従来の遅延回路（米国
特許第４，９３１，９９８号）は、図１（ｅ）に示すよ
うに、入力パルス信号ＰＩをゲートに入力し、電源ＶＣ
Ｃにソースが連結されたＰＭＯＳトランジスタＰ１１０
と、ＰＭＯＳトランジスタＰ１１０のドレインに一端が
連結され、他端がパルス信号出力端Ｐ１０４に連結され
た抵抗Ｒ１０４と、入力パルス信号ＰＩをゲートに入力
し、抵抗Ｒ１０４の他端にドレインが連結され、接地Ｖ
ＳＳにソースが連結されたＮＭＯＳトランジスタＮ１０
６と、パルス出力信号ＰＯ４をゲートに入力し、電源Ｖ
ＣＣにソースが連結されて最終パルス出力信号をドレイ
ンに出力するＰＭＯＳトランジスタＰ１１１と、ＰＭＯ
ＳトランジスタＰ１１１のドレインに一端が連結された
抵抗Ｒ１０５と、及びパルス出力信号ＰＯ４をゲートに
入力し、抵抗Ｒ１０５の他端にドレインが連結され、接
地ＶＳＳにソースが連結されたＮＭＯＳトランジスタＮ
１０７とから構成される。
特許第４，９３１，９９８号）は、図１（ｅ）に示すよ
うに、入力パルス信号ＰＩをゲートに入力し、電源ＶＣ
Ｃにソースが連結されたＰＭＯＳトランジスタＰ１１０
と、ＰＭＯＳトランジスタＰ１１０のドレインに一端が
連結され、他端がパルス信号出力端Ｐ１０４に連結され
た抵抗Ｒ１０４と、入力パルス信号ＰＩをゲートに入力
し、抵抗Ｒ１０４の他端にドレインが連結され、接地Ｖ
ＳＳにソースが連結されたＮＭＯＳトランジスタＮ１０
６と、パルス出力信号ＰＯ４をゲートに入力し、電源Ｖ
ＣＣにソースが連結されて最終パルス出力信号をドレイ
ンに出力するＰＭＯＳトランジスタＰ１１１と、ＰＭＯ
ＳトランジスタＰ１１１のドレインに一端が連結された
抵抗Ｒ１０５と、及びパルス出力信号ＰＯ４をゲートに
入力し、抵抗Ｒ１０５の他端にドレインが連結され、接
地ＶＳＳにソースが連結されたＮＭＯＳトランジスタＮ
１０７とから構成される。
【００１０】図１（ｅ）のように構成される従来の遅延
回路は、キャパシタを除去した形態であるので、図２
（ｄ）のようにローレベルからハイレベルに遷移するの
は、ほとんど遅延がなく、ハイレベルからローレベルに
遷移するのは抵抗成分による遅延にのみ依存するので遅
延されるが、図１（ｃ）の遅延回路に比べて遅延効果が
少ない。即ち、図１（ｅ）の遅延回路は、入力パルス信
号に対する応答は速いが、遅延成分が抵抗だけなので遅
延時間は短くなる。
回路は、キャパシタを除去した形態であるので、図２
（ｄ）のようにローレベルからハイレベルに遷移するの
は、ほとんど遅延がなく、ハイレベルからローレベルに
遷移するのは抵抗成分による遅延にのみ依存するので遅
延されるが、図１（ｃ）の遅延回路に比べて遅延効果が
少ない。即ち、図１（ｅ）の遅延回路は、入力パルス信
号に対する応答は速いが、遅延成分が抵抗だけなので遅
延時間は短くなる。
【００１１】
【発明が解決しようとする課題】従って、従来の遅延回
路は、入力パルス信号を遅延させるために抵抗とキャパ
シタを用いるので、出力端の抵抗とキャパシタの影響で
遅延を大きくすればするだけ入力されるパルス信号に対
する応答は遅くなるか、或いは応答が速くなると遅延時
間は少なくなるという短所があった。
路は、入力パルス信号を遅延させるために抵抗とキャパ
シタを用いるので、出力端の抵抗とキャパシタの影響で
遅延を大きくすればするだけ入力されるパルス信号に対
する応答は遅くなるか、或いは応答が速くなると遅延時
間は少なくなるという短所があった。
【００１２】かかる短所を改善するための本発明は、入
力パルス信号にすばやく応答し、十分な遅延時間をとる
ことができるパルス伸長回路を提供することにその目的
がある。
力パルス信号にすばやく応答し、十分な遅延時間をとる
ことができるパルス伸長回路を提供することにその目的
がある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパルス伸長回路は入力パルス信号を一定の
幅だけ伸長させるパルス伸長部と、及び前記パルス伸長
部から出力される信号を伸長させる遅延部とから構成さ
れることを特徴とする。
に、本発明のパルス伸長回路は入力パルス信号を一定の
幅だけ伸長させるパルス伸長部と、及び前記パルス伸長
部から出力される信号を伸長させる遅延部とから構成さ
れることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。図３は本発明が適用さ
れる半導体メモリ回路の全体構成図である。本発明が適
用される半導体メモリ回路は、図３に示すように、入力
アドレスＡＩを受けてＴＴＬレベルからＣＭＯＳレベル
に変換させるアドレス入力バッファ１と、アドレス入力
バッファ１から出力される信号を受けてデコードする行
アドレスデコーダ２及び列アドレスデコーダ３と、行ア
ドレスデコーダ２及び列アドレスデコーダ３から出力さ
れる信号を受けてメインセルアレー４の一つのセルを選
択するワード線ドライバ５及び列セレクタ６と、アドレ
ス入力バッファ１の変化を感知して内部的なクロックと
して用いるパルスを発生させるＡＴＤ（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）回路１
０と、多数個のＡＴＤ回路１０から発生したパルスを合
算するＡＴＤ合算部１１と、ＡＴＤ合算部１１から出力
される信号を伸長させるＡＴＤ合算伸長回路１２と、Ａ
ＴＤ合算伸長回路１２から出力される信号に基づいて列
セレクタ６から出力される信号を増幅するセンス増幅部
７と、ＡＴＤ合算伸長回路１２から出力される信号に基
づいてセンス増幅部７から出力される信号の出力を制御
するデータ出力部８と、及びデータ出力部８から出力さ
れるデータを最終的に伝達するデータ出力バッファ９と
から構成される。ここで、本発明によるパルス伸長回路
はＡＴＤ合算伸長回路１２に該当し、ＡＴＤ合算伸長回
路１２から発生された信号はワード線ドライバ５と、セ
ンス増幅部７と、データ出力部８とをパルス期間にのみ
作動させることにより、長期間での消費電力を減少させ
る役割を果たす。
の実施の形態を詳細に説明する。図３は本発明が適用さ
れる半導体メモリ回路の全体構成図である。本発明が適
用される半導体メモリ回路は、図３に示すように、入力
アドレスＡＩを受けてＴＴＬレベルからＣＭＯＳレベル
に変換させるアドレス入力バッファ１と、アドレス入力
バッファ１から出力される信号を受けてデコードする行
アドレスデコーダ２及び列アドレスデコーダ３と、行ア
ドレスデコーダ２及び列アドレスデコーダ３から出力さ
れる信号を受けてメインセルアレー４の一つのセルを選
択するワード線ドライバ５及び列セレクタ６と、アドレ
ス入力バッファ１の変化を感知して内部的なクロックと
して用いるパルスを発生させるＡＴＤ（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）回路１
０と、多数個のＡＴＤ回路１０から発生したパルスを合
算するＡＴＤ合算部１１と、ＡＴＤ合算部１１から出力
される信号を伸長させるＡＴＤ合算伸長回路１２と、Ａ
ＴＤ合算伸長回路１２から出力される信号に基づいて列
セレクタ６から出力される信号を増幅するセンス増幅部
７と、ＡＴＤ合算伸長回路１２から出力される信号に基
づいてセンス増幅部７から出力される信号の出力を制御
するデータ出力部８と、及びデータ出力部８から出力さ
れるデータを最終的に伝達するデータ出力バッファ９と
から構成される。ここで、本発明によるパルス伸長回路
はＡＴＤ合算伸長回路１２に該当し、ＡＴＤ合算伸長回
路１２から発生された信号はワード線ドライバ５と、セ
ンス増幅部７と、データ出力部８とをパルス期間にのみ
作動させることにより、長期間での消費電力を減少させ
る役割を果たす。
【００１５】図４は本発明によるパルス伸長回路の構成
図である。本発明によるパルス伸長回路は図４に示すよ
うにパルス伸長部１００と遅延部２００から構成され
る。
図である。本発明によるパルス伸長回路は図４に示すよ
うにパルス伸長部１００と遅延部２００から構成され
る。
【００１６】パルス伸長部１００は入力パルス信号を一
定の幅だけ伸長させるもので、入力パルス信号を一定の
幅だけ伸長させる一つ又は二つ以上からなる多数個のパ
ルス伸長器１１０、１２０と、パルス伸長器１１０、１
２０から出力される信号を安定化させるインバーター部
１３０とから構成される。
定の幅だけ伸長させるもので、入力パルス信号を一定の
幅だけ伸長させる一つ又は二つ以上からなる多数個のパ
ルス伸長器１１０、１２０と、パルス伸長器１１０、１
２０から出力される信号を安定化させるインバーター部
１３０とから構成される。
【００１７】ここで、パルス伸長器１１０、１２０は、
入力パルス信号が正信号の場合には、一定の幅だけ伸長
させる正パルス伸長パルス伸長インバーター１１１で構
成され、そして入力信号が負信号の場合には、一定の幅
だけ伸長させる負パルス伸長インバーター１１２で構成
されるか、もしくは入力パルス信号を一定の幅だけ伸長
させる正パルス伸長インバーター１１１と正パルス伸長
インバーター１１１から出力される信号を一定の幅だけ
伸長させる負パルス伸長インバーター１１２で構成され
る。この際、入力パルス信号を負パルス伸長インバータ
ー１１２で先ず伸長させた後、正パルス伸長インバータ
ー１１１で後から伸長させるように、正パルス伸長イン
バーター１１１と負パルス伸長インバーター１１２の位
置を変更させることもできる。
入力パルス信号が正信号の場合には、一定の幅だけ伸長
させる正パルス伸長パルス伸長インバーター１１１で構
成され、そして入力信号が負信号の場合には、一定の幅
だけ伸長させる負パルス伸長インバーター１１２で構成
されるか、もしくは入力パルス信号を一定の幅だけ伸長
させる正パルス伸長インバーター１１１と正パルス伸長
インバーター１１１から出力される信号を一定の幅だけ
伸長させる負パルス伸長インバーター１１２で構成され
る。この際、入力パルス信号を負パルス伸長インバータ
ー１１２で先ず伸長させた後、正パルス伸長インバータ
ー１１１で後から伸長させるように、正パルス伸長イン
バーター１１１と負パルス伸長インバーター１１２の位
置を変更させることもできる。
【００１８】ここで、正パルス伸長インバーター１１１
は、入力パルス信号又は負パルス伸長インバーター１１
２の反転出力信号をゲートに入力し、電源ＶＣＣにソー
スが連結されたＰＭＯＳトランジスタＰ１と、ＰＭＯＳ
トランジスタＰ１のドレインに直列連結された抵抗Ｒ
１、Ｒ２と、抵抗Ｒ１、Ｒ２と接地ＶＳＳに連結された
キャパシタＣ１と、入力パルス信号又は負パルス伸長イ
ンバーター１１２の反転出力信号をゲートに入力し、抵
抗Ｒ２にソースが連結されたＰＭＯＳトランジスタＰ２
と、及び入力パルス信号又は負パルス伸長インバーター
１１２の出力信号をゲートに入力し、ＰＭＯＳトランジ
スタＰ２のドレインにドレインが連結され、接地ＶＳＳ
にソースが連結されたＮＭＯＳトランジスタＮ１とから
構成される。
は、入力パルス信号又は負パルス伸長インバーター１１
２の反転出力信号をゲートに入力し、電源ＶＣＣにソー
スが連結されたＰＭＯＳトランジスタＰ１と、ＰＭＯＳ
トランジスタＰ１のドレインに直列連結された抵抗Ｒ
１、Ｒ２と、抵抗Ｒ１、Ｒ２と接地ＶＳＳに連結された
キャパシタＣ１と、入力パルス信号又は負パルス伸長イ
ンバーター１１２の反転出力信号をゲートに入力し、抵
抗Ｒ２にソースが連結されたＰＭＯＳトランジスタＰ２
と、及び入力パルス信号又は負パルス伸長インバーター
１１２の出力信号をゲートに入力し、ＰＭＯＳトランジ
スタＰ２のドレインにドレインが連結され、接地ＶＳＳ
にソースが連結されたＮＭＯＳトランジスタＮ１とから
構成される。
【００１９】負パルス伸長インバーター１１２は、入力
パルス信号又は正パルス伸長インバーター１１１の反転
出力信号をゲートに入力し、電源ＶＣＣにソースが連結
されたＰＭＯＳトランジスタＰ３と、入力パルス信号又
は正パルス伸長インバーター１１１の出力信号をゲート
に入力し、ＰＭＯＳトランジスタＰ３のドレインにドレ
インが連結されたＮＭＯＳトランジスタＮ２と、ＮＭＯ
ＳトランジスタＮ２のソースに直列連結された抵抗Ｒ
３、Ｒ４と、抵抗Ｒ３、Ｒ４と接地ＶＳＳに連結された
キャパシタＣ２と、及び入力パルス信号又は正パルス伸
長インバーター１１１の出力信号をゲートに入力し、抵
抗Ｐ４にドレインが連結され、接地ＶＳＳにソースが連
結されたＮＭＯＳトランジスタＮ３とから構成される。
パルス信号又は正パルス伸長インバーター１１１の反転
出力信号をゲートに入力し、電源ＶＣＣにソースが連結
されたＰＭＯＳトランジスタＰ３と、入力パルス信号又
は正パルス伸長インバーター１１１の出力信号をゲート
に入力し、ＰＭＯＳトランジスタＰ３のドレインにドレ
インが連結されたＮＭＯＳトランジスタＮ２と、ＮＭＯ
ＳトランジスタＮ２のソースに直列連結された抵抗Ｒ
３、Ｒ４と、抵抗Ｒ３、Ｒ４と接地ＶＳＳに連結された
キャパシタＣ２と、及び入力パルス信号又は正パルス伸
長インバーター１１１の出力信号をゲートに入力し、抵
抗Ｐ４にドレインが連結され、接地ＶＳＳにソースが連
結されたＮＭＯＳトランジスタＮ３とから構成される。
【００２０】インバーター部１３０はパルス伸長器１１
０、１２０の最後の段から出力される信号を反転させて
遅延部２００へ出力するインバーター１３１と、インバ
ーター１３１から出力される信号をさらに反転させて遅
延部２００へ出力するインバーター１３２とから構成さ
れる。
０、１２０の最後の段から出力される信号を反転させて
遅延部２００へ出力するインバーター１３１と、インバ
ーター１３１から出力される信号をさらに反転させて遅
延部２００へ出力するインバーター１３２とから構成さ
れる。
【００２１】遅延部２００はパルス伸長部１００から出
力される信号を伸長させるものであって、パルス伸長部
１００のインバーター１３１から出力される信号を遅延
させる遅延回路２１０と、遅延回路２１０から出力され
る信号とパルス伸長部１００のインバーター１３２から
出力される信号を否定論理和するＮＯＲゲート２２０
と、ＮＯＲゲート２２０から出力される信号を遅延させ
る遅延回路２３０と、遅延回路２３０から出力される信
号とパルス伸長部１００のインバーター１３２から出力
される信号を否定論理和するＮＯＲゲート２４０と、及
びＮＯＲゲート２４０から出力される信号を反転させて
最終出力するインバーター２５０とから構成される。
力される信号を伸長させるものであって、パルス伸長部
１００のインバーター１３１から出力される信号を遅延
させる遅延回路２１０と、遅延回路２１０から出力され
る信号とパルス伸長部１００のインバーター１３２から
出力される信号を否定論理和するＮＯＲゲート２２０
と、ＮＯＲゲート２２０から出力される信号を遅延させ
る遅延回路２３０と、遅延回路２３０から出力される信
号とパルス伸長部１００のインバーター１３２から出力
される信号を否定論理和するＮＯＲゲート２４０と、及
びＮＯＲゲート２４０から出力される信号を反転させて
最終出力するインバーター２５０とから構成される。
【００２２】このように構成される本発明によるパルス
伸長回路の動作を図５、図６、及び図７を参照して詳し
く説明する。図５（ａ）（ｂ）は正パルス伸長インバー
ター１１１と負パルス伸長インバーター１１２をそれぞ
れ示し、図６（ａ）（ｂ）（ｃ）（ｄ）は図５の正パル
ス伸長インバーター１１１と負パルス伸長インバーター
１１２の動作を示す信号波形図である。
伸長回路の動作を図５、図６、及び図７を参照して詳し
く説明する。図５（ａ）（ｂ）は正パルス伸長インバー
ター１１１と負パルス伸長インバーター１１２をそれぞ
れ示し、図６（ａ）（ｂ）（ｃ）（ｄ）は図５の正パル
ス伸長インバーター１１１と負パルス伸長インバーター
１１２の動作を示す信号波形図である。
【００２３】図５（ａ）の正パルス伸長インバーター１
１１は、正信号である入力パルス信号ＰＩ１１をＮＭＯ
ＳトランジスタＮ１に応じて速くイネーブルさせ、ＰＭ
ＯＳトランジスタＰ１、Ｐ２と抵抗Ｒ１、Ｒ２とキャパ
シタＣ１に応じてゆっくりディスエーブルさせる。
１１は、正信号である入力パルス信号ＰＩ１１をＮＭＯ
ＳトランジスタＮ１に応じて速くイネーブルさせ、ＰＭ
ＯＳトランジスタＰ１、Ｐ２と抵抗Ｒ１、Ｒ２とキャパ
シタＣ１に応じてゆっくりディスエーブルさせる。
【００２４】即ち、図６（ａ）に示すように、正信号で
ある入力パルス信号ＰＩ１１がローレベルからハイレベ
ルに遷移するとき、出力されるパルス出力信号ＰＯ１１
が速くローレベルに遷移し、入力パルス信号ＰＩ１１が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号ＰＯ１１がゆっくりハイレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図６（ｃ）に示すように入力パルス信号ＰＩ１１が
短いパルス信号の場合にも、入力パルス信号ＰＩ１１が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号ＰＯ１１が速くローレベルに遷移し、入
力パルス信号ＰＩ１１がハイレベルからローレベルに遷
移するとき、出力されるパルス出力信号ＰＯ１１がゆっ
くりハイレベルに遷移するようにして、伸長されたパル
ス出力信号ＰＯ１１を出力させる。
ある入力パルス信号ＰＩ１１がローレベルからハイレベ
ルに遷移するとき、出力されるパルス出力信号ＰＯ１１
が速くローレベルに遷移し、入力パルス信号ＰＩ１１が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号ＰＯ１１がゆっくりハイレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図６（ｃ）に示すように入力パルス信号ＰＩ１１が
短いパルス信号の場合にも、入力パルス信号ＰＩ１１が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号ＰＯ１１が速くローレベルに遷移し、入
力パルス信号ＰＩ１１がハイレベルからローレベルに遷
移するとき、出力されるパルス出力信号ＰＯ１１がゆっ
くりハイレベルに遷移するようにして、伸長されたパル
ス出力信号ＰＯ１１を出力させる。
【００２５】尚、図５（ｂ）の負パルス伸長インバータ
ー１１２は、入力パルス信号ＰＩ１１の逆位相に負信号
である入力パルス信号ＰＩ１２をＰＭＯＳトランジスタ
Ｐ３に応じて速くイネーブルさせ、ＮＭＯＳトランジス
タＮ２、Ｎ３と抵抗Ｒ３、Ｒ４とキャパシタＣ２に応じ
てゆっくりディスエーブルさせる。
ー１１２は、入力パルス信号ＰＩ１１の逆位相に負信号
である入力パルス信号ＰＩ１２をＰＭＯＳトランジスタ
Ｐ３に応じて速くイネーブルさせ、ＮＭＯＳトランジス
タＮ２、Ｎ３と抵抗Ｒ３、Ｒ４とキャパシタＣ２に応じ
てゆっくりディスエーブルさせる。
【００２６】即ち、図６（ｂ）に示すように、負信号で
ある入力パルス信号ＰＩ１２がハイレベルからローレベ
ルに遷移するとき、出力されるパルス出力信号ＰＯ１２
が速くハイレベルに遷移し、入力パルス信号ＰＩ１２が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号ＰＯ１２がゆっくりローレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図６（ｄ）に示すように入力パルス信号ＰＩ１２が
短いパルス信号の場合にも、入力パルス信号ＰＩ１２が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号ＰＯ１２が速くハイレベルに遷移し、入
力パルス信号ＰＩ１２がローレベルからハイレベルに遷
移するとき、出力されるパルス出力信号ＰＯ１２がゆっ
くりローレベルに遷移するようにして、伸長されたパル
ス出力信号ＰＯ１２を出力させる。
ある入力パルス信号ＰＩ１２がハイレベルからローレベ
ルに遷移するとき、出力されるパルス出力信号ＰＯ１２
が速くハイレベルに遷移し、入力パルス信号ＰＩ１２が
ローレベルからハイレベルに遷移するとき、出力される
パルス出力信号ＰＯ１２がゆっくりローレベルに遷移す
るようにして、入力パルス信号を伸長させて出力する。
尚、図６（ｄ）に示すように入力パルス信号ＰＩ１２が
短いパルス信号の場合にも、入力パルス信号ＰＩ１２が
ハイレベルからローレベルに遷移するとき、出力される
パルス出力信号ＰＯ１２が速くハイレベルに遷移し、入
力パルス信号ＰＩ１２がローレベルからハイレベルに遷
移するとき、出力されるパルス出力信号ＰＯ１２がゆっ
くりローレベルに遷移するようにして、伸長されたパル
ス出力信号ＰＯ１２を出力させる。
【００２７】従って、パルス伸長回路のパルス伸長器１
１０、１２０を図５（ａ）の正パルス伸長インバーター
１１１のみで構成する場合には、正入力パルス信号ＰＩ
１１を伸長させて出力し、図５（ｂ）の負パルス伸長イ
ンバーター１１２のみで構成する場合には、負入力パル
ス信号ＰＩ１２を伸長させて出力する。
１０、１２０を図５（ａ）の正パルス伸長インバーター
１１１のみで構成する場合には、正入力パルス信号ＰＩ
１１を伸長させて出力し、図５（ｂ）の負パルス伸長イ
ンバーター１１２のみで構成する場合には、負入力パル
ス信号ＰＩ１２を伸長させて出力する。
【００２８】図４に示すように、パルス伸長器１１０、
１２０が正パルス伸長インバーター１１１と負パルス伸
長インバーター１１２で構成される場合には、入力パル
ス信号が正パルス信号でも負パルス信号でも構わず、入
力されるパルス信号を伸長させて遅延効果を倍加させ
る。尚、パルス伸長器１１０、１２０を直列に多数個連
結することにより、入力される入力パルス信号をより長
く伸長させることができる。
１２０が正パルス伸長インバーター１１１と負パルス伸
長インバーター１１２で構成される場合には、入力パル
ス信号が正パルス信号でも負パルス信号でも構わず、入
力されるパルス信号を伸長させて遅延効果を倍加させ
る。尚、パルス伸長器１１０、１２０を直列に多数個連
結することにより、入力される入力パルス信号をより長
く伸長させることができる。
【００２９】図４のようにパルス伸長器１１０、１２０
を正パルス伸長インバーター１１１と負パルス伸長イン
バーター１１２で構成する場合の動作を図６を参照して
詳しく説明する。入力パルス信号ＰＩは正パルス伸長イ
ンバーター１１１により図６（ａ）のように負パルス信
号として伸長され、その負パルス信号は再び負パルス伸
長インバーター１１２により図６（ｂ）のように正パル
ス信号に戻されながら伸長される。尚、これをさらにパ
ルス伸長器１２０に加えさせて処理することにより、遅
延効果を倍加させることができる。
を正パルス伸長インバーター１１１と負パルス伸長イン
バーター１１２で構成する場合の動作を図６を参照して
詳しく説明する。入力パルス信号ＰＩは正パルス伸長イ
ンバーター１１１により図６（ａ）のように負パルス信
号として伸長され、その負パルス信号は再び負パルス伸
長インバーター１１２により図６（ｂ）のように正パル
ス信号に戻されながら伸長される。尚、これをさらにパ
ルス伸長器１２０に加えさせて処理することにより、遅
延効果を倍加させることができる。
【００３０】パルス伸長器１１０、１２０から出力され
る信号は、インバーター部１３０のインバーター１３
１、１３２で安定化して一定のパルス幅をもつ信号Ｐ２
として出力される。インバーター部１３０のインバータ
ー１３１から出力されるパルス出力信号は、一般的な遅
延回路２１０で遅延した後、ＮＯＲゲート２２０でイン
バーター１３２から出力されるパルス出力信号Ｐ２と否
定論理和され、再びＮＯＲゲート２２０から出力される
信号は遅延回路２３０で遅延した後、ＮＯＲゲート２４
０でインバーター１３２から出力されるパルス出力信号
Ｐ２と否定論理和されることにより、所望のパルス幅だ
け伸長される。ＮＯＲゲート２４０から出力される信号
は、さらにインバーター２５０で反転されて所望のパル
ス幅だけ伸長されたパルス出力信号Ｐ３として最終出力
される。
る信号は、インバーター部１３０のインバーター１３
１、１３２で安定化して一定のパルス幅をもつ信号Ｐ２
として出力される。インバーター部１３０のインバータ
ー１３１から出力されるパルス出力信号は、一般的な遅
延回路２１０で遅延した後、ＮＯＲゲート２２０でイン
バーター１３２から出力されるパルス出力信号Ｐ２と否
定論理和され、再びＮＯＲゲート２２０から出力される
信号は遅延回路２３０で遅延した後、ＮＯＲゲート２４
０でインバーター１３２から出力されるパルス出力信号
Ｐ２と否定論理和されることにより、所望のパルス幅だ
け伸長される。ＮＯＲゲート２４０から出力される信号
は、さらにインバーター２５０で反転されて所望のパル
ス幅だけ伸長されたパルス出力信号Ｐ３として最終出力
される。
【００３１】従って、図７（ａ）に示すように本発明に
よるパルス伸長器１１０、１２０を用いる場合、イネー
ブル時には出力端の抵抗とキャパシタが負荷として作用
しないので、図１の従来の遅延回路を使用するのに比べ
て速くイネーブルされ、ディスエーブル時には抵抗とキ
ャパシタが共に負荷として作用して遅くディスエーブル
されるので、入力信号に対して長いパルス幅をもつ信号
を発生させることができる。尚、図７（ｂ）に示すよう
に、本発明によるパルス伸長器１１０、１２０を用いる
場合、短いパルス信号が入力されても一般的なパルス幅
をもつ信号を出力させることができる。
よるパルス伸長器１１０、１２０を用いる場合、イネー
ブル時には出力端の抵抗とキャパシタが負荷として作用
しないので、図１の従来の遅延回路を使用するのに比べ
て速くイネーブルされ、ディスエーブル時には抵抗とキ
ャパシタが共に負荷として作用して遅くディスエーブル
されるので、入力信号に対して長いパルス幅をもつ信号
を発生させることができる。尚、図７（ｂ）に示すよう
に、本発明によるパルス伸長器１１０、１２０を用いる
場合、短いパルス信号が入力されても一般的なパルス幅
をもつ信号を出力させることができる。
【００３２】
【発明の効果】本発明によるパルス伸長回路は、従来の
遅延回路を用いるパルス伸長回路に比べて入力信号に対
して速く応答し、しかも遅延効果を増大させる効果があ
る。そして、従来の回路はこの信号を伸長させる回路が
ＡＴＤブロックに使用されたが、本発明は自動パワーダ
ウンブロック（Ａｕｔｏ Ｐｏｗｅｒ Ｄｏｗｎ Ｂｌ
ｏｃｋ）に適用される。
遅延回路を用いるパルス伸長回路に比べて入力信号に対
して速く応答し、しかも遅延効果を増大させる効果があ
る。そして、従来の回路はこの信号を伸長させる回路が
ＡＴＤブロックに使用されたが、本発明は自動パワーダ
ウンブロック（Ａｕｔｏ Ｐｏｗｅｒ Ｄｏｗｎ Ｂｌ
ｏｃｋ）に適用される。
【図１】 （ａ）（ｂ）（ｃ）（ｄ）（ｅ）は従来の遅
延回路の構成図である。
延回路の構成図である。
【図２】 （ａ）（ｂ）（ｃ）（ｄ）は図１（ａ）
（ｂ）（ｃ）（ｄ）（ｅ）の各部の信号波形図である。
（ｂ）（ｃ）（ｄ）（ｅ）の各部の信号波形図である。
【図３】 本発明が適用される半導体メモリ回路の全体
構成図である。
構成図である。
【図４】 本発明によるパルス伸長回路の構成図であ
る。
る。
【図５】 （ａ）は図４の正パルス伸長インバーターの
構成図、（ｂ）は図４の負パルス伸長インバーターの構
成図である。
構成図、（ｂ）は図４の負パルス伸長インバーターの構
成図である。
【図６】 （ａ）（ｂ）（ｃ）（ｄ）は図５（ａ）
（ｂ）の各部の信号波形図である。
（ｂ）の各部の信号波形図である。
【図７】 （ａ）（ｂ）は図１及び図５を図４に適用し
た結果の信号波形図である。
た結果の信号波形図である。
１…アドレス入力バッファ、２…行アドレスデコーダ、
３…列アドレスデコーダ、４…メインセルアレー、５…
ワード線ドライバ、６…列セレクタ、７…センス増幅
部、８…データ出力部、９…データ出力バッファ、１０
…ＡＴＤ回路、１１…ＡＴＤ合算部、１２…ＡＴＤ合算
伸長回路、１００…パルス伸長部、１１０，１２０…パ
ルス伸長器、１１１，１２１…正パルス伸長インバータ
ー、１１２，１２２…負パルス伸長インバーター、１３
０…インバーター部、１３１，１３２，２５０…インバ
ーター、２００…遅延部、２１０，２３０…遅延回路、
２２０，２４０…ＮＯＲゲート、Ｐ１〜Ｐ３…ＰＭＯＳ
トランジスタ、Ｎ１〜Ｎ３…ＮＭＯＳトランジスタ、Ｒ
１〜Ｒ４…抵抗、Ｃ１，Ｃ２…キャパシタ。
３…列アドレスデコーダ、４…メインセルアレー、５…
ワード線ドライバ、６…列セレクタ、７…センス増幅
部、８…データ出力部、９…データ出力バッファ、１０
…ＡＴＤ回路、１１…ＡＴＤ合算部、１２…ＡＴＤ合算
伸長回路、１００…パルス伸長部、１１０，１２０…パ
ルス伸長器、１１１，１２１…正パルス伸長インバータ
ー、１１２，１２２…負パルス伸長インバーター、１３
０…インバーター部、１３１，１３２，２５０…インバ
ーター、２００…遅延部、２１０，２３０…遅延回路、
２２０，２４０…ＮＯＲゲート、Ｐ１〜Ｐ３…ＰＭＯＳ
トランジスタ、Ｎ１〜Ｎ３…ＮＭＯＳトランジスタ、Ｒ
１〜Ｒ４…抵抗、Ｃ１，Ｃ２…キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−110396（ＪＰ，Ａ) 特開 平７−95024（ＪＰ，Ａ) 特開 平３−220914（ＪＰ，Ａ) 特公 平６−3869（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 5/00
Claims (3)
- 【請求項１】 入力パルス信号を一定の幅だけ伸長させ
るパルス伸長部（１００）と、 前 記パルス伸長部（１００）から出力される信号を伸長
させる遅延部（２００）と、 を備え、 前記パルス伸長部（１００）は、 入力パルス信号を一定の幅だけ伸長させる多数個のパル
ス伸長器（１１０，１２０）と、 前記パルス伸長器（１１０，１２０）から出力される信
号を安定化させるインバーター部（１３０）と、 を含み、 前記パルス伸長器（１１０，１２０）は、 入力パルス信号を一定の幅だけ反転させて伸長させる正
パルス伸長インバーター（１１１）と、 前記正パルス伸長インバーター（１１１）から出力され
る反転させられた信号を一定の幅だけ反転させて伸長さ
せる負パルス伸長インバーター（１１２）と、から構成
され、 前記負パルス伸長インバーター（１１２）は、 電源（ＶＣＣ）と接地（ＶＳＳ）の間で直列に接続され
たＰＭＯＳトランジスタ（Ｐ３）、第１のＮＭＯＳトラ
ンジスタ（Ｎ２）、第１及び第２の抵抗（Ｒ３及びＲ
４）、並びに第２のＮＭＯＳトランジスタ（Ｎ３）と、 第１及び第２の抵抗（Ｒ３及びＲ４）の接続点と接地
（ＶＳＳ）の間に接続されたキャパシタ（Ｃ２）と、 全部のトランジスタのゲートに接続された入力端子（Ｐ
Ｉ１２）と、 ＰＭＯＳトランジスタ（Ｐ３）と第１のＮＭＯＳトラン
ジスタ（Ｎ２）の接続点に接続された出力端子（ＰＯ１
２）と、 を有する、 ことを特徴とするパルス伸長回路。 - 【請求項２】 入力パルス信号を一定の幅だけ伸長させ
るパルス伸長部（１００）と、 前 記パルス伸長部（１００）から出力される信号を伸長
させる遅延部（２００）と、 を備え、 前記パルス伸長部（１００）は、 入力パルス信号を一定の幅だけ伸長させる多数個のパル
ス伸長器（１１０，１２０）と、 前記パルス伸長器（１１０，１２０）から出力される信
号を安定化させるインバーター部（１３０）と、 を含み、 前記パルス伸長器（１１０，１２０）は、 入力パルス信号を一定の幅だけ反転させて伸長させる負
パルス伸長インバーター（１１２）と、 前記負パルス伸長インバーター（１１２）から出力され
る反転された信号を一定の幅だけ反転させて伸長させる
正パルス伸長インバーター（１１１）と、 から構成され、 前記負パルス伸長インバーター（１１２）は、 電源（ＶＣＣ）と接地（ＶＳＳ）の間で直列に接続され
たＰＭＯＳトランジスタ（Ｐ３）、第１のＮＭＯＳトラ
ンジスタ（Ｎ２）、第１及び第２の抵抗（Ｒ３及びＲ
４）、並びに第２のＮＭＯＳトランジスタ（Ｎ３）と、 第１及び第２の抵抗（Ｒ３及びＲ４）の接続点と接地
（ＶＳＳ）の間に接続されたキャパシタ（Ｃ２）と、 全部のトランジスタのゲートに接続された入力端子（Ｐ
Ｉ１２）と、 ＰＭＯＳトランジスタ（Ｐ３）と第１のＮＭＯＳトラン
ジスタ（Ｎ２）の接続点に接続された出力端子（ＰＯ１
２）と、 を有する、 ことを特徴とするパルス伸長回路。 - 【請求項３】 前記遅延部（２００）は、 前記パルス伸長部（１００）から出力される第１信号を
遅延させる第１遅延回路（２１０）と、 前記第１遅延回路（２１０）から出力される信号と、前
記パルス伸長部（１００）から出力され且つ前記第１信
号を反転させた信号である第２信号とを否定論理和する
第１ＮＯＲゲート（２２０）と、 前記第１ＮＯＲゲート（２２０）から出力される信号を
遅延させる第２遅延回路（２３０）と、 前記第２遅延回路（２３０）から出力される信号と前記
第２信号とを否定論理和する第２ＮＯＲゲート（２４
０）と、 前 記第２ＮＯＲゲート（２４０）から出力される信号を
反転させて出力するインバーター（２５０）と、 を含む ことを特徴とする請求項１又は２記載のパルス伸
長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247071A JP2789318B2 (ja) | 1995-09-01 | 1995-09-01 | パルス伸長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247071A JP2789318B2 (ja) | 1995-09-01 | 1995-09-01 | パルス伸長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983314A JPH0983314A (ja) | 1997-03-28 |
| JP2789318B2 true JP2789318B2 (ja) | 1998-08-20 |
Family
ID=17158003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7247071A Expired - Fee Related JP2789318B2 (ja) | 1995-09-01 | 1995-09-01 | パルス伸長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789318B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7920798B2 (en) * | 2007-06-18 | 2011-04-05 | Micrel, Inc. | PON burst mode receiver with fast decision threshold setting |
| JP2013021388A (ja) * | 2011-07-07 | 2013-01-31 | Seiko Npc Corp | Ｃｍｏｓインバータ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH05110396A (ja) * | 1991-10-16 | 1993-04-30 | Olympus Optical Co Ltd | 信号遅延回路 |
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1995
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