KR20070064857A - 이미지 센서 및 그 제조방법 - Google Patents

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KR20070064857A
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김상영
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매그나칩 반도체 유한회사
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Abstract

본 발명은 포토 다이오드에 모인 전자의 전송 효율을 향상시키면서 암전류를 억제할 수 있는 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 도전형의 기판 내에 국부적으로 형성된 제2 도전형의 포토 다이오드용 제1 확산영역과, 상기 제1 확산영역의 상부 표면에 형성된 상기 제1 도전형의 제2 확산영역과, 상기 제2 확산영역으로 인해 형성되는 포텐셜 베리어를 일정하게 유지하기 위해 상기 제1 확산영역의 일측에 얼라인되어 상기 기판 상에 형성된 베리어용 제1 게이트 전극과, 상기 제1 게이트 전극과 전기적으로 분리되도록 상기 제1 게이트 전극과 이웃하여 상기 기판 상에 형성된 트랜스퍼 트랜지스터용 제2 게이트 전극과, 상기 제2 게이트 전극의 일측에 얼라인되도록 상기 기판 내에 형성된 상기 제2 도전형의 플로팅 확산영역을 포함하는 이미지 센서를 제공한다.
CMOS, 이미지센서, 베리어 게이트 전극, 포텐셜 베리어, 트랜스퍼 트랜지스터.

Description

이미지 센서 및 그 제조방법{IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 보편적인 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소를 도시한 평면도.
도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 4a 내지 도 4c는 도 3에 도시된 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법의 일례를 도시한 공정 단면도.
도 5a 내지 도 5c는 도 3에 도시된 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법의 다른 예를 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : P- 에피층
11, 111 : 소자분리막
12, 112 : 게이트 산화막
13, 113 : 게이트 도전막
14, 114 : 게이트 전극
114a : 트랜스퍼 트랜지스터용 게이트 전극
114b : 베리어용 게이트 전극
16, 116 : 스페이서
17, 117 : P0 확산영역
18, 118 : 플로팅 확산영역
PB : 포텐셜 베리어
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서와, 상기 CMOS 이미지 센서의 포텐셜 베리어(Potential Barrier)를 조절하는 방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같 은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부를 포함하여 이루어진다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 단위화소를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
한편, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시스날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
도 1은 보편적인 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도이다. 여기서는, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해 설명하기로 한다.
도 1을 참조하면, 종래의 CMOS 이미지 센서는 빛을 받아 광전하를 생성하는 포토 다이오드(Photo Diode)용 N- 확산영역(15)이 P- 에피층(10, P-_epi)이 성장된 기판(미도시) 내에 형성되어 있고, N- 확산영역(15)에서 모아진 광전하를 플로팅확산영역(Floating Diffusion, 18)으로 운송하기 위한 트랜스퍼 트랜지스터의 게이트 전극(14)이 N- 확산영역(15)의 일측에 얼라인되도록 P- 에피층(10) 상에 형성되어 었다. 이로써, P- 에피층(10)/N- 확산영역(15)으로 이루어진 PN 접합 포토 다이오드가 제공된다.
이때, N- 확산영역(15) 상부 표면에는 P0 확산영역(17)이 형성되는데, 이는 N- 확산영역(15)과 반대의 도전형으로 이루어져 포토 다이오드로 유입되는 암전류(Dark current)를 방지하기 위해 형성된다. 이러한, P0 확산영역(17)의 형성으로 인해 N- 확산영역(15) 내에는 포텐셜 베리어(Potential Barrier, PB)가 형성된다.
이러한 포텐셜 베리어는 동작 특성상 P0 확산영역(17)의 도핑 농도와 트레이드 오프(Trade-off) 관계를 갖는다. 예컨대, P0 확산영역(17)의 도핑 농도는 어느 정도 높은 것이 좋으나, 도핑 농도가 지나치게 증가할 경우에는 포텐셜 베리어가 급격히 높아져 포토 다이오드, 즉 N- 확산영역(15)에 모인 전자가 플로팅 확산영역(18)으로 이동하는데 어려움이 따른다. 따라서, 포토 다이오드의 전자 전송효율이 저하된다.
한편, 포텐셜 베리어를 낮추기 위해 P0 확산영역(17)의 도핑 농도를 감소시키면 P0 확산영역(17)의 도펀트(Dopant)가 부족하여 암전류를 증가시키게 된다. 이와 같은 암전류 발생은 이미지 센서의 특성을 열화시키는 주요 원인이 된다.
도 1에 있어서, 미설명된 '11'은 소자분리막이고, '12' 및 '13'은 게이트 전극(14)을 구성하는 게이트 산화막 및 게이트 도전막이며, '16'은 스페이서(16)이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 포토 다이오드에 모인 전자의 전송 효율을 향상시키면서 암전류를 억제할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 도전형의 기판 내에 국부적으로 형성된 제2 도전형의 포토 다이오드용 제1 확산영역과, 상기 제1 확산영역의 상부 표면에 형성된 상기 제1 도전형의 제2 확산영역과, 상기 제2 확산영역으로 인해 형성되는 포텐셜 베리어를 일정하게 유지하기 위해 상기 제1 확산영역의 일측에 얼라인되어 상기 기판 상에 형성된 베리어용 제1 게이트 전극과, 상기 제1 게이트 전극과 전기적으로 분리되도록 상기 제1 게이트 전극과 이웃하여 상기 기판 상에 형성된 트랜스퍼 트랜지스터용 제2 게이트 전극과, 상기 제2 게이트 전극의 일측에 얼라인되도록 상기 기판 내에 형성된 상기 제2 도전형의 플로팅 확산영역을 포함하는 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 도전형의 기판 상에 제1 게이트 전극을 형성하는 단계와, 상기 제1 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 확산영역을 형성하는 단계와, 상기 제1 확산영역의 상부 표면에 상기 제1 도전형의 제2 확산영역을 형성하는 단계와, 상기 제1 게이트 전극의 타측으로 노출된 상기 기판 내에 상기 제2 도전형의 플로팅 확산영역을 형성하는 단계와, 상기 제1 게이트 전극의 일부를 식 각하여 서로 일정 거리 이격된 베리어 용 제2 게이트 전극 및 트랜스퍼 트랜지스터용 제3 게이트 전극을 각각 형성하는 단계와, 상기 제2 및 제3 게이트 전극이 서로 전기적으로 분리되도록 상기 제2 및 제3 게이트 전극 사이의 빈 공간을 매립시키는 절연막을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 제1 도전형의 기판 상에 서로 일정 거리 이격된 베리어용 제1 게이트 전극 및 트랜스퍼 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계와, 상기 제1 및 제2 게이트 전극을 서로 전기적으로 분리시키키 위해 상기 제1 및 제2 게이트 전극 사이의 빈 공간을 매립시키는 절연막을 형성하는 단계와, 상기 제1 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 확산영역을 형성하는 단계와, 상기 제1 확산영역의 상부 표면에 상기 제1 도전형의 제2 확산영역을 형성하는 단계와, 상기 제2 게이트 전극의 일측으로 노출된 상기 기판 내에 상기 제2 도전형의 플로팅 확산영역을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소를 도시한 평면도이고, 도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도이다. 여기서는, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해 설명하기로 한다.
먼저, 도 2을 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소는 빛을 받아 광전하를 생성하는 하나의 포토 다이오드(PD, 115)와, 포토 다이오드(PD)에서 모아진 광전하를 플로팅 확산영역(FD, 118)으로 전송하기 위해 포토 다이오드(PD)와 플로팅 확산영역(FD) 사이에 대응되도록 형성되되, 절연막(121)을 통해 서로 전기적으로 분리된 베리어용 게이트 전극(이하, 제1 게이트 전극이라 함; 114a) 및 트랜스퍼 트랜지스터용 게이트 전극(이하, 제2 게이트 전극이라 함; 114b, GT)과, 리셋 트랜지스터용 게이트 전극(GR), 드라이브 트랜지스터용 게이트 전극(GD) 및 셀렉트 트랜지스터용 게이트 전극(GS)을 포함한다.
구체적으로는, 본 발명의 실시예에 따른 CMOS 이미지 센서는 도 3에 도시된 바와 같이, P- 에피층(110, P-_epi)이 상부에 성장된 P형 기판(미도시)과, P- 에피 층(110)내에 국부적으로 형성된 포토 다이오드용 N- 확산영역(115)과, N- 확산영역(115)의 상부 표면에 형성된 P0 확산영역(117)과, P0 확산영역(117)으로 인해 형성되는 포텐셜 베리어(Potential Barrier, PB)를 일정하게 유지하기 위해 N- 확산영역(115)의 일측에 얼라인(Align)되어 P- 에피층(110) 상에 형성된 베리어용 게이트 전극(114b; 이하, 제1 게이트 전극이라 함)과, 제1 게이트 전극(114b)과 전기적으로 분리되도록 제1 게이트 전극(114b)과 이웃하여 P- 에피층(110) 상에 형성된 트랜스퍼 트랜지스터용 게이트 전극(114a; 이하, 제2 게이트 전극이라 함)과, 제2 게이트 전극(114a)의 일측에 얼라인되도록 P- 에피층(110) 내에 형성된 N- 플로팅 확산영역(118)을 포함한다.
이로써, P- 에피층(110)/N- 확산영역(115)으로 이루어진 PN 접합 포토 다이오드가 제공된다. 이때, N- 확산영역(115) 상부 표면에 P0 확산영역(117)이 형성되는 이유는 N- 확산영역(115)과 반대의 도전형으로 이루어져 포토 다이오드, 즉 N- 확산영역(115)으로 유입되는 암전류를 방지하기 위함이다. 이러한, P0 확산영역(117)의 형성으로 인해 N- 확산영역(115) 내에는 포텐셜 베리어(PB)가 형성된다.
이때, 상기와 같이 형성되는 CMOS 이미지 센서의 동작 원리는 다음과 같다.
전술한 바와 같이, P0 확산영역(17, 도 1 참조)의 도핑 농도가 지나치게 증가할 경우에는 포텐셜 베리어(PB)가 급격히 높아져 포토 다이오드, 즉 N- 확산영역(15, 도 1 참조)에 모인 전자가 플로팅 확산영역(18, 도 1 참조)으로 이동하는데 어려움이 따르고, 포텐셜 베리어를 낮추기 위해 P0 확산영역(17)의 도핑 농도를 감소시키면 P0 확산영역(17)의 도펀트(Dopant)가 부족하여 암전류를 증가시키게 된다.
이에 따라, 본 발명의 실시예에서는 제1 게이트 전극(114b)에 포텐셜 베리어를 일정하게 유지하기 위하여 양(+) 또는 음(-)의 바이어스(Bias) 전압(Vbarrier)을 인가한다. 예컨대, P0 확산영역(117)의 도핑 농도가 급격히 증가하여 포텐셜 베리어(PB)가 기준치보다 높아진 경우에는 제1 게이트 전극(114b)에 양(+)의 바이어스 전압(Vbarrier)을 인가하여 포텐셜 베리어(PB)를 기준치로 낮추게 된다.
한편, P0 확산영역(117)의 도핑 농도가 현저히 감소하여 포텐셜 베리어(PB)가 기준치보다 낮아진 경우에는 제1 게이트 전극(114b)에 음(-)의 바이어스 전압(Vbarrier)을 인가하여 포텐셜 베리어(PB)를 기준치로 끌어 올리게 된다.
이때, 제2 게이트 전극(114a)은 제1 게이트 전극(114b)과는 별도의 전압(VTX)을 인가받아 동작하게 된다.
결국, 본 발명의 실시예에서는 제1 게이트 전극(114b)을 형성시킴으로써, P0 확산영역(117)의 도핑 농도에 관계 없이 포텐셜 베리어가 일정(기준치로)하게 유지 된다. 이로써, 암전류를 억제할 수 있을 만큼의 충분한 도핑 농도로 P0 확산영역(117)을 형성할 수 있게 된다. 따라서, 이미지 센서의 포토 다이오드, 즉 N- 확산영역(115)에 모인 전자의 전송 효율을 증가시키면서 암전류를 효과적으로 억제할 수 있다.
여기서, 제1 및 제2 게이트 전극(114b, 114a)은 제1 및 제2 게이트 전극(114b, 114a) 사이에 개재된 절연막(121), 예컨대 산화막으로 인해 서로 전기적으로 분리될 수 있다.
P0 확산영역(117)은 제1 및 제2 게이트 전극(114b, 114a)의 일측벽에 각각 형성된 스페이서(119)의 폭만큼 제1 게이트 전극(114b)과 이격되어 N- 확산영역(115)의 상부 표면에 형성되는 것이 바람직하다.
도 3에 있어서, 미설명된 '111'은 액티브 영역과 필드 영역을 정의하기 위한 소자분리막이다.
제조방법의 일례
이하, 도 4a 내지 도 4c를 참조하여 도 3에 도시된 CMOS 이미지 센서 제조방법의 일례를 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 기판(미도시) 상에 P- 에피층(110)을 에피택셜(Epitaxial) 성장시킨 후, P- 에피층(110) 내에 국부적으로 소자분리막(111)을 형성한다. 이로써, 액티브 영역과 필드 영역이 정의된다.
이어서, P- 에피층(110) 상에 게이트 산화막(112) 및 게이트 도전막(113)을 차례로 형성한 후, 이를 건식식각하여 게이트 전극(114; 이하, 제1 게이트 전극이라 함)을 형성한다. 이때, 제1 게이트 전극(114)은 베리어용 게이트 전극과 트랜스퍼 트랜지스터용 게이트 전극을 동시에 형성하기 위한 것으로서, 기존의 도 1에서 형성되는 게이트 전극(14)의 폭(W1)보다 넓은 폭(W2)으로 형성한다.
이어서, 마스크 공정 및 이온주입공정을 실시하여 제1 게이트 전극(114)과 소자분리막(111) 사이의 P- 에피층(110) 내에 포토 다이오드용 N- 확산영역(115)을 형성한다. 예컨대, 5족 물질인 인(P) 또는 비소(As)를 주입하여 N- 확산영역(115)을 형성한다.
이어서, 제1 게이트 전극(114)을 포함한 P- 에피층(110) 상부의 단차를 따라 스페이서용 절연막을 증착한 후, 이를 건식식각하여 제1 게이트 전극(114)의 양측벽에 스페이서(116)를 형성한다.
이어서, 스페이서(116)를 이온주입 마스크로 이용한 이온주입공정을 실시하여 N- 확산영역(115)의 상부 표면에 P0 확산영역(117)을 형성한다. 이때, 스페이서(116) 저부에 대응되는 N- 확산영역(115) 내에는 포텐셜 베리어가 형성된다. 이러한 포텐셜 베리어는 P0 확산영역(117)의 도핑 농도와 트레이드 오프 관계를 갖기 때문 에 P0 확산영역(117)의 도핑 농도가 증가할 수록 포텐셜 베리어는 낮아지게 된다.
이러한 이온주입공정시에는 N- 확산영역(115)을 오픈시키는 구조로 형성된 별도의 감광막 패턴(미도시)을 스페이서(116)와 함께 이온주입 마스크로 사용한다. 이러한 감광막 패턴과 스페이서(116)를 이용하여 3족 물질인 보론(B)을 주입한다.
이어서, 마스크 공정 및 이온주입공정을 실시하여 스페이서(116)의 일측으로 노출된 P- 에피층(110) 내에 플로팅 확산영역(118)을 형성한다. 예컨대, 저농도의 N- 이온주입공정을 실시하여, 즉 5족 물질인 인(P) 또는 비소(As)를 주입하여 N- 플로팅 확산영역(118)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 사진(Photo)공정을 통해 제1 게이트 전극(114, 도 4a 참조)의 중앙부를 오픈시키는 구조의 감광막 패턴(119)을 형성한다.
이어서, 감광막 패턴(119)을 이용하여 제1 게이트 전극(114)의 중앙부를 식각하여 제1 게이트 전극(114) 저부의 P- 에피층(110)의 일부를 노출시키는 컨택홀(120)을 형성한다. 이로써, 컨택홀(120)의 폭만큼 서로 이격된 베리어용 게이트 전극(114b; 이하, 제2 게이트 전극이라 함) 및 트랜스퍼 트랜지스터용 게이트 전극(114a; 이하, 제3 게이트 전극이라 함)이 형성된다.
이어서, 도 4c에 도시된 바와 같이, 제2 및 제3 게이트 전극(114b, 114a)을 서로 전기적으로 분리시키기 위해 컨택홀(120)이 매립되도록 절연막(121)으로 산화막을 증착한다. 그런 다음, 스트립(Strip) 공정을 실시하여 감광막 패턴(119, 도 4b 참조)을 제거한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제2 및 제3 게이트 전극(114b, 114a)의 상부까지 절연막(121)을 평탄화한다.
제조방법의 다른예
이하, 도 5a 내지 도 5c를 참조하여 도 3에 도시된 CMOS 이미지 센서 제조방법의 다른 예를 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 기판(미도시) 상에 P- 에피층(110)을 에피택셜 성장시킨 후, P- 에피층(110) 내에 국부적으로 소자분리막(111)을 형성한다. 이로써, 액티브 영역과 필드 영역이 정의된다.
이어서, P- 에피층(110) 상에 게이트 산화막(112) 및 게이트 도전막(113)을 차례로 형성한 후, 이를 건식식각하여 트랜스퍼 트랜지스터용 게이트 전극(114a; 이하, 제1 게이트 전극이라 함)을 형성한다. 이때, 제1 게이트 전극(114a)은 기존의 도 1에서 형성되는 게이트 전극(14)의 폭(W1)보다 좁은 폭(W3)으로 형성한다.
이어서, 도 5b에 도시된 바와 같이, 제1 게이트 전극(114a)을 포함한 P- 에피층(110) 상에 다시 게이트 산화막(112) 및 게이트 도전막(113)을 형성한 후, 마스크 공정 및 식각공정을 통해 게이트 도전막(113) 및 게이트 산화막(112)을 차례로 식각한다. 이로써, 제1 게이트 전극(114a)과 일정 거리 이격되어 제1 게이트 전극(114a)의 일측으로 노출된 P- 에피층(110) 상에 베리어용 게이트 전극(114b; 이 하, 제2 게이트 전극이라 함)이 형성된다.
이어서, 제1 및 제2 게이트 전극(114a, 114b)을 서로 전기적으로 분리시키기 위해 제1 및 제2 게이트 전극(114a, 114b) 사이의 빈 공간을 매립시키는 절연막(121)을 형성한다. 예컨대, 제1 및 제2 게이트 전극(114a, 114b) 사이의 빈 공간이 매립되도록 절연막(121)으로 산화막을 증착한 후, CMP 공정을 실시하여 절연막(121)을 제1 및 제2 게이트 전극(114a, 114b)의 상부까지 평탄화한다.
이어서, 마스크공정 및 이온주입공정을 실시하여 제1 게이트 전극(114a)의 일측으로 노출된 P- 에피층(110) 내에 포토 다이오드용 N- 확산영역(115)을 형성한다.
이어서, 도 5c에 도시된 바와 같이, 제1 및 제2 게이트 전극(114a, 114b)을 포함한 P- 에피층(110) 상부의 단차를 따라 스페이서용 절연막을 증착한 후, 이를 건식식각하여 제1 및 제2 게이트 전극(114a, 114b)의 양측벽에 스페이서(116)를 형성한다.
이어서, 스페이서(116)를 이온주입 마스크로 이용한 이온주입공정을 실시하여 N- 확산영역(115)의 상부 표면에 P0 확산영역(117)을 형성한다. 이때, 스페이서(116) 저부에 대응되는 N- 확산영역(115) 내에는 포텐셜 베리어가 형성된다. 이러한 포텐셜 베리어는 P0 확산영역(117)의 도핑 농도와 트레이드 오프 관계를 갖기 때문 에 P0 확산영역(117)의 도핑 농도가 증가할 수록 포텐셜 베리어는 낮아지게 된다.
여기서, 이온주입공정시에는 N- 확산영역(115)을 오픈시키는 구조로 형성된 별도의 감광막 패턴(미도시)을 스페이서(116)와 함께 이온주입 마스크로 사용한다.
이어서, 마스크 공정 및 이온주입공정을 실시하여 제1 게이트 전극(114a)의 일측벽에 형성된 스페이서(116)의 일측으로 노출된 P- 에피층(110) 내에 플로팅 확산영역(118)을 형성한다. 예컨대, 저농도의 N- 이온주입공정을 실시하여 N- 플로팅 확산영역(118)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 포토 다이오드의 일측에 얼라인되도록 기판 상에 베리어 전극을 형성하고 베리어 전극과 전기적으로 분리된 트랜스퍼 트랜지스터용 게이트 전극을 베리어 전극의 일측 기판 상에 형성하여 베리어 전극에 트랜스퍼 트랜지스터용 게이트 전극과는 별도로 바이어스 전압을 인가함으로써, 포토 다이오드 상부에 상기 포토 다이오드와 반대 도전형으로 형성되는 확산영역의 도핑 농도에 관계 없이 포텐셜 베리어가 일정(기준치로)하게 유지되도록 할 수 있다.
따라서, 암전류를 억제할 수 있을 만큼의 충분한 도핑 농도로 확산영역을 형성할 수 있게 된다. 이를 통해, 이미지 센서의 포토 다이오드에 모인 전자의 전송 효율을 증가시키면서 암전류를 효과적으로 억제할 수 있다.

Claims (14)

  1. 제1 도전형의 기판 내에 국부적으로 형성된 제2 도전형의 포토 다이오드용 제1 확산영역;
    상기 제1 확산영역의 상부 표면에 형성된 상기 제1 도전형의 제2 확산영역;
    상기 제2 확산영역으로 인해 형성되는 포텐셜 베리어를 일정하게 유지하기 위해 상기 제1 확산영역의 일측에 얼라인되어 상기 기판 상에 형성된 베리어 용 제1 게이트 전극;
    상기 제1 게이트 전극과 전기적으로 분리되도록 상기 제1 게이트 전극과 이웃하여 상기 기판 상에 형성된 트랜스퍼 트랜지스터용 제2 게이트 전극; 및
    상기 제2 게이트 전극의 일측에 얼라인되도록 상기 기판 내에 형성된 상기 제2 도전형의 플로팅 확산영역
    을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제1 게이트 전극에는 상기 포텐셜 베리어를 일정하게 유지하기 위하여 양(+) 또는 음(-)의 바이어스 전압이 인가되는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제1 게이트 전극에는 상기 포텐셜 베리어가 기준치보다 높아지는 경우에는 상기 양의 바이어스 전압이 인가되는 이미지 센서.
  4. 제 3 항에 있어서,
    상기 제1 게이트 전극에는 상기 포텐셜 베리어가 기준치보다 낮아지는 경우에는 상기 음의 바이어스 전압이 인가되는 이미지 센서.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 게이트 전극 사이에 개재된 절연막으로 인해 서로 전기적으로 분리되는 이미지 센서.
  6. 제 5 항에 있어서,
    상기 제2 확산영역은 상기 제1 게이트 전극과 일정 거리 이격되어 상기 제1 확산영역 상부 표면에 형성된 이미지 센서.
  7. 제1 도전형의 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 확산영역을 형성하는 단계;
    상기 제1 확산영역의 상부 표면에 상기 제1 도전형의 제2 확산영역을 형성하는 단계;
    상기 제1 게이트 전극의 타측으로 노출된 상기 기판 내에 상기 제2 도전형의 플로팅 확산영역을 형성하는 단계;
    상기 제1 게이트 전극의 일부를 식각하여 서로 일정 거리 이격된 베리어 용 제2 게이트 전극 및 트랜스퍼 트랜지스터용 제3 게이트 전극을 각각 형성하는 단계; 및
    상기 제2 및 제3 게이트 전극이 서로 전기적으로 분리되도록 상기 제2 및 제3 게이트 전극 사이의 빈 공간을 매립시키는 절연막을 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 확산영역의 일측에 얼라인되도록 형성하는 이미지 센서 제조방법.
  9. 제 8 항에 있어서,
    상기 제3 게이트 전극은 상기 제2 게이트 전극을 통해 상기 제1 확산영역과 일정 거리 이격되도록 형성하는 이미지 센서 제조방법.
  10. 제 7 항 내지 제 9 항 중 어느 하나의 항에 있어서,
    상기 제1 확산영역을 형성한 후, 상기 제1 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 이미지 센서 제조방법.
  11. 제 10 항에 있어서,
    상기 제2 확산영역은 상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 형성하는 이미지 센서 제조방법.
  12. 제1 도전형의 기판 상에 서로 일정 거리 이격된 베리어용 제1 게이트 전극 및 트랜스퍼 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계;
    상기 제1 및 제2 게이트 전극을 서로 전기적으로 분리시키키 위해 상기 제1 및 제2 게이트 전극 사이의 빈 공간을 매립시키는 절연막을 형성하는 단계;
    상기 제1 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 확산영역을 형성하는 단계;
    상기 제1 확산영역의 상부 표면에 상기 제1 도전형의 제2 확산영역을 형성하는 단계; 및
    상기 제2 게이트 전극의 일측으로 노출된 상기 기판 내에 상기 제2 도전형의 플로팅 확산영역을 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  13. 제 12 항에 있어서,
    상기 절연막을 형성한 후, 상기 제1 및 제2 게이트 전극의 일측벽에 각각 스페이서를 형성하는 단계를 더 포함하는 이미지 센서 제조방법.
  14. 제 13 항에 있어서,
    상기 제2 확산영역은 상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 형성하는 이미지 센서 제조방법.
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