KR100757654B1 - 시모스 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 포토 다이오드의 크기를 유지시켜 필 팩터(fill factor)를 감소시키지 않으면서 단위 화소의 크기를 감소시킬 수 있는 CMOS 이미지 센서를 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 형성된 포토 다이오드와, 상기 기판 상에 형성된 제1 내지 제4 게이트 전극과, 상기 제1 내지 제4 게이트 전극의 양측벽에 각각 형성되되, 상기 제3 및 제4 게이트 전극 사이가 매립되도록 형성된 스페이서와, 상기 제3 및 제4 게이트 전극 사이로 노출되는 상기 기판 내에 형성된 제1 이온주입영역과, 상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 형성된 제2 이온주입영역을 포함하는 CMOS 이미지 센서를 제공한다.
CMOS 이미지 센서, 드라이브 트랜지스터, 셀렉트 트랜지스터, 스페이서, 필 팩터

Description

시모스 이미지 센서 및 그 제조 방법{CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도.
도 2는 도 1에 도시된 CMOS 이미지 센서의 단위 화소를 도시한 평면도.
도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 4는 도 3에 도시된 'A' 부위를 확대하여 도시한 단면도.
도 5는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소를 도시한 단면도.
도 6은 도 5에 도시된 'B' 부위를 확대하여 도시한 단면도.
도 7a 내지 도 7c는 도 5에 도시된 CMOS 이미지 센서의 제조방법을 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
PD : 포토 다이오드 FD : 플로팅 확산영역
Tx : 트랜스퍼 트랜지스터 Rx : 리셋 트랜지스터
Dx : 드라이브 트랜지스터 Sx : 셀렉트 트랜지스터
11, 111 : p++ 기판 12, 112 : p-에피층
13, 113 : 소자 분리막 14, 114 : p-웰
15, 115 : 게이트 산화막 16, 116 : 폴리실리콘막
17A~17D, 117A~117D : 게이트 전극
18, 118 : n-확산층 19, 119 : LDD 영역
20, 120 : 할로 영역 21, 121 : 스페이서
22, 122 : p0 확산층
23A~23D, 123A~123D : 고농도 이온주입영역
본 발명은 반도체 소자 및 그 제조 기술에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서 및 그 제조방법에 관한 것이다.
디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같 은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부 상부에 칼라필터가 정렬되어 있다. 이러한 칼라필터 어레이(Color Filter Array, CFA)는 레드(Red; R), 그린(Green; G) 및 블루(Blue; B) 또는, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)의 3가지 칼라로 이루어진다. 통상적으로, CMOS 이미지 센서의 칼라필터 어레이에는 레드(R), 그린(G) 및 블루(B)의 3가지 칼라가 많이 사용된다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
그러나, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시그날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
통상, CMOS 이미지 센서는 빛을 감지하는 광감지부와, 광감지부를 통해 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로부로 구성되어 있으며, 광감도를 높이기 위하여 전체 이미지 센서 소자에서 광감지부의 면적이 차지하는 비율(fill factor)(이하, 필 팩터라 함)을 크게 하려는 노력이 진행되고 있다. 하지만, 근본적으로 로직회로부를 제거할 수 없기 때문에 제한된 면적 하에서 이러한 노력에는 한계가 있다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도이다.
도 1을 참조하면, CMOS 이미지 센서의 단위 화소는 하나의 포토 다이오 드(Photo Diode, PD)와 4개의 NMOS 트랜지스터(Tx, Rx, Dx, Sx)로 이루어진다. 구체적으로, 입사되는 광을 수광하여 광전하를 생성하는 포토 다이오드(PD)와, 포토 다이오드(PD)에서 모아진 광전하를 플로팅 확산영역(FD)으로 전송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅 확산영역(FD)의 전위를 세팅하고, 전하를 배출하여 플로팅 확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx)와, 플로팅 확산영역(FD)의 전압이 게이트로 인가되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하는 드라이브 트랜지스터(Dx)와, 스위칭(switching)으로 어드레싱(addressing) 역할을 수행하는 셀렉트 트랜지스터(Sx)로 구성된다.
도 2는 도 1에 도시된 일반적인 CMOS 이미지 센서의 단위 화소를 간략하게 도시한 평면도(layout)이고, 도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 2 및 도 3을 참조하여 일반적인 CMOS 이미지 센서의 제조방법을 설명하면 다음과 같다.
먼저, 고농도의 p형 불순물이 도핑된 p+ 기판(11) 상에 저농도 p형 불순물이 도핑된 p-에피층(12)을 성장시킨 후 p-에피층(12)의 소정 부분에 STI(Shallow Trench Isolation) 공정을 실시하여 단위 화소 간 격리를 위한 소자 분리막(13)을 형성한다.
이어서, 후속 열처리 공정에 의한 측면 확산을 통해 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)를 내포할 수 있도록 p-웰(14)을 p-에피층(12)의 소정 영역에 형성한다.
이어서, p-웰(14) 상에 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 게이트 전극(17C, 17D)을 형성하고, p-에피층(12) 상에 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)의 게이트 전극(17A, 17B)을 형성한다. 이때, 4개의 트랜지스터의 게이트 전극(17A, 17B, 17C, 17D)은 게이트 산화막(15)과 폴리실리콘막(16)으로 이루어진다.
이어서, 게이트 전극(17A, 17B, 17C, 17D) 중 트랜스퍼 트랜지스터(Tx)의 게이트 전극(17A)의 일측-포토 다이오드가 형성될 영역-으로 노출되는 p-에피층(12)에 높은 이온주입에너지로 n형 불순물을 이용한 저농도 이온주입공정을 실시하여 n-확산층(18)을 형성한다.
이어서, 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 각 게이트 전극(17C, 17D)의 양측벽으로 노출되는 기판(11)에 n형 불순물을 이용한 저농도 이온주입공정을 실시하여 저농도 이온주입영역인 LDD(Lightly Doped Drain) 영역(19)을 형성한다. 이때, 도시되진 않았지만 이러한 LDD 영역은 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)의 각 게이트 전극(17A, 17B)의 양측으로 노출된 기판(11)에도 형성할 수 있다.
이어서, 이온주입 경사각(tilt)를 갖고, p형 불순물을 이용한 저농도 이온주입공정을 실시하여 LDD 영역(19) 간에 저농도 이온주입영역인 할로(halo) 영역(20)을 형성한다.
상기에서 LDD 영역(19)과 할로 영역(20)을 형성하는 이유는 트랜지스터의 단 채널 효과를 방지하기 위함이다.
이어서, 트랜지스터의 각 게이트 전극(17A, 17B, 17C, 17D)를 덮도록 전체 구조 상부에 스페이서용 절연막을 증착한 후 에치백(etch back)과 같은 전면식각공정을 실시하여 게이트 전극(17A, 17B, 17C, 17D)의 양측벽에 각각 스페이서(spacer)(21)를 형성한다.
이어서, 트랜스퍼 트랜지스터(Tx)의 일측으로 노출되는 기판(11)에 낮은 이온주입에너지로 p형 불순물을 이온주입하여 n-확산층(18) 내에 p0 확산층(22)을 형성한다. 이로써, p0 확산층(22)과 n-확산층(18)으로 이루어진 얕은(shallow) PN 접합이 형성되고, p-에피층(12), p0 확산층(22) 및 n-확산층(18)으로 이루어진 PNP형 포토 다이오드(PD)가 형성된다.
이어서, 트랜지스터의 각 게이트 전극(17A, 17B, 17C, 17D)의 양측으로 노출되는 기판(11)에 n형 불순물을 이용한 고농도 이온주입공정을 실시하여 고농도 이온주입영역(23A, 23B, 23C, 23D)을 형성한다. 여기서, '23A'는 플로팅 확산영역(FD)이 된다.
이어서, 금속배선, 칼라필터 및 마이크로 렌즈 형성공정을 실시하여 이미지 센서를 완성한다.
전술한 바와 같이, CMOS 이미지 센서는 CMOS 제조기술을 통해 제조되기 때문에 CCD에 비해 공정을 단순화할 수 있는 이점이 있다. 그리고, CMOS 제조기술에 사용되는 반도체 제조장비가 허용하는 범위 내에서 단위 화소의 크기를 최소화하여 고밀도 화소를 구현할 수 있다.
하지만, CMOS 이미지 센서의 경쟁성을 확보하기 위해서는 더 높은 고밀도 화소가 필요하다. 이처럼 고밀도 화소를 구현하기 위해서는 화소의 크기를 감소시켜야 한다. 그러나, 화소 크기를 감소시키는 경우 상대적으로 포토 다이오드의 크기가 감소하게 되어 필 팩터가 감소하고, 결국에는 소자의 특성이 저하되는 문제가 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 포토 다이오드의 크기를 유지시켜 필 팩터를 감소시키지 않으면서 단위 화소의 크기를 감소시킬 수 있는 CMOS 이미지 센서를 제공하는데 그 목적이 있다.
둘째, 본 발명은 단위 화소의 크기를 감소시켜 고밀도 화소를 구현하고, 이를 통해 이미지 센서의 고집적도를 향상시킬 수 있는 CMOS 이미지 센서를 제공하는데 다른 목적이 있다.
셋째, 본 발명은 단위 화소를 구성하는 고농도 이온주입영역에서 발생되는 누설전류를 감소시킬 수 있는 CMOS 이미지 센서를 제공하는데 또 다른 목적이 있다.
넷째, 본 발명은 단위 화소의 크기 증가없이 포토 다이오드의 크기를 증가시 켜 필 팩터를 크게 향상시킬 있는 CMOS 이미지 센서를 제공하는데 또 다른 목적이 있다.
다섯째, 본 발명은 상기한 특성을 갖는 CMOS 이미지 센서의 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 형성된 포토 다이오드와, 상기 기판 상에 형성된 제1 내지 제4 게이트 전극과, 상기 제1 내지 제4 게이트 전극의 양측벽에 각각 형성되되, 상기 제3 및 제4 게이트 전극 사이가 매립되도록 형성된 스페이서와, 상기 제3 및 제4 게이트 전극 사이로 노출되는 상기 기판 내에 형성된 제1 이온주입영역과, 상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 형성된 제2 이온주입영역을 포함하는 CMOS 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 형성된 포토 다이오드와, 상기 기판 상에 형성된 제1 내지 제3 게이트 전극과, 상기 제1 내지 제3 게이트 전극의 양측벽에 각각 형성되되, 상기 제2 및 제3 게이트 전극 사이가 매립되도록 형성된 스페이서와, 상기 제2 및 제3 게이트 전극 사이로 노출되는 상기 기판 내에 형성된 제1 이온주입영역과, 상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 형성된 제2 이온주입영역을 포함하는 CMOS 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 상에 제1 내지 제4 게이트 전극을 형성하는 단계와, 상기 제1 게이트 전극의 일측으로 노출되는 상기 기판 내에 포토 다이오드를 형성하는 단계와, 적어도 상기 제3 및 제4 게이트 전극 사이로 노출되는 상기 기판 내에 제1 이온주입영역을 형성하는 단계와, 상기 제1 내지 제4 게이트 전극의 양측벽에 각각 형성하되, 상기 제3 및 제4 게이트 전극 사이가 매립되도록 스페이서를 형성하는 단계와, 상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 제2 이온주입영역을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 상에 제1 내지 제3 게이트 전극을 형성하는 단계와, 상기 제1 게이트 전극의 일측으로 노출되는 상기 기판 내에 포토 다이오드를 형성하는 단계와, 상기 제2 및 제3 게이트 전극 사이로 노출되는 상기 기판 내에 제1 이온주입영역을 형성하는 단계와, 상기 제1 내지 제3 게이트 전극의 양측벽에 각각 형성하되, 상기 제2 및 제3 게이트 전극 사이가 매립되도록 스페이서를 형성하는 단계와, 상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 제2 이온주입영역을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조방법을 제공한다.
본 발명은 단위 화소를 구성하는 고농도 이온주입영역 중 불필요한 영역을 제거하고, 이를 통해 불필요한 영역이 차지하는 면적만큼 단위 화소의 크기를 감소시킬 수 있다.
본 발명의 기본적 원리를 도 3 및 도 4를 참조하여 설명하기로 한다. 여기 서, 도 4는 설명의 편의를 위해 도 3에 도시된 'A' 부위만을 확대하여 도시한 단면도이다.
도 3 및 4를 참조하면, 일반적인 CMOS 이미지 센서는 4개의 트랜지스터(Tx, Rx, Dx, Sx)-3개의 트랜지스터로 설계될 수도 있음-로 이루어지고, 각 트랜지스터(Tx, Rx, Dx, Sx)는 게이트 전극(17A, 17B, 17C, 17D)과, 각 게이트 전극(17A, 17B, 17C, 17D)의 양측에 형성된 고농도 이온주입영역(23A, 23B, 23C, 23D)으로 이루어진다.
트랜스퍼 트랜지스터(Dx)의 게이트 전극(17A)과 리셋 트랜지스터(Rx)의 게이트 전극(17B) 사이에 형성된 고농도 이온주입영역(23A)은 플로팅 확산영역(FD)으로 사용된다. 그리고, 리셋 트랜지스터(Rx)의 게이트 전극(17b)과 드라이브 트랜지스터(Dx)의 게이트 전극(17c) 사이에 형성된 고농도 이온주입영역(23B)은 전원전압원(VDD)과 연결시키기 위한 오믹 컨택층(omic contact layer)으로 사용된다. 그리고, 셀렉트 트랜지스터(Sx)의 게이트 전극(17D)과 소자 분리막(13) 사이에 형성된 고농도 이온주입영역(23C)은 출력단자(Vout)와 연결시키기 위한 오믹 컨택층으로 사용된다. 이와 같이, 고농도 이온주입영역(23A, 23B, 23D)은 그 기능상 고농도 이온주입영역으로 형성되어야만 한다. 하지만, 드라이브 트랜지스터(Dx)의 게이트 전극(17C)과 셀렉트 트랜지스터(Sx)의 게이트 전극(17d) 사이에 형성된 고농도 이온주입영역(23C)은 다른 고농도 이온주입영역(23B, 23D)과 같이 오믹 컨택층으로 사용되지 않기 때문에 굳이 고농도 이온주입공정을 통해 고농도 이온주입영역으로 형성할 필요가 없다.
따라서, 본 발명은 일반적인 CMOS 이미지 센서의 구조에서 드라이브 트랜지스터(Dx)의 게이트 전극(17C)과 셀렉트 트랜지스터(Sx)의 게이트 전극(17D) 사이에 형성된 고농도 이온주입영역(23C)을 형성하지 않는 대신 게이트 전극(17C, 17D) 사이의 간격을 최소화하여 일반적인 CMOS 이미지 센서의 단위 화소에 비해 단위 화소의 크기를 감소시킨다. 또한, 고농도 이온주입영역(23c)을 형성하지 않고, LDD 영역(19)만 존재하는 경우 게이트 전극(17C, 17D) 간의 저항이 증가할 수 있는데, 이러한 저항 증가는 게이트 전극(17C, 17D)의 간격을 그 만큼 감소시킴으로써 충분히 보상할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 5는 본 발명의 실시예에 따른 CMOS 이미지 센서의 구조를 설명하기 위하여 도시한 단면도이고, 도 6은 도 5에 도시된 'B' 부위만을 확대하여 도시한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서는 드라이브 트랜지스터(Dx)의 게이트 전극(117C)과, 셀렉트 트랜지스터(Sx)의 게이트 전극(117d) 사이가 후속 공정을 통해 형성되는 스페이서(121)에 의해 매립되도록 가깝게 배치된다. 이때, 게이트 전극(117C, 117D) 사이의 간격(SP2)은 최소한 작은 값을 갖도록 하며, 예컨대 선폭이 80nm급 이하의 소자에서는 50~150nm 범위 내로 한다. 또한, 게이트 전극(117C, 117D) 사이에는 LDD 영역(119)과 할로우 영역(120)이 형성된다.
이러한 구조를 갖는 본 발명의 실시예에 따른 CMOS 이미지 센서의 이점을 설명하면 다음과 같다.
첫째, 본 발명은 드라이브 트랜지스터(Dx)의 게이트 전극(117c)과, 셀렉트 트랜지스터(Sx)의 게이트 전극(117D) 사이의 간격(SP2)을 최소화하여 도 3 및 도 4에 도시된 일반적인 CMOS 이미지 센서에 비해 단위 화소의 크기를 감소시킬 수 있다. 즉, 셀렉트 트랜지스터(Sx)의 게이트 전극(117D)을 드라이브 트랜지스터(Dx)의 게이트 전극(117C) 방향으로 이동시켜 게이트 전극(117C, 117D)의 간격(SP2)을 일반적인 CMOS 이미지 센서의 드라이브 트랜지스터(Dx)의 게이트 전극(117C)과, 셀렉트 트랜지스터(Sx)의 게이트 전극(117d) 간의 간격(SP1)(대략 200nm 이상)보다 작게 가져감으로써 작아진 간격만큼 일반적인 CMOS 이미지 센서에 비해 단위 화소의 크기를 감소시킬 수 있다.
둘째, 본 발명은 셀렉트 트랜지스터(Sx)의 게이트 전극(117D)을 드라이브 트랜지스터(Dx)의 게이트 전극(117C) 방향으로 이동시켜 형성함으로써 게이트 전 극(117C)이 이동된 만큼 여유 면적을 확보하고, 이렇게 확보된 여유 면적으로 포토 다이오드를 확장하여 포토 다이오드의 크기를 증대시킬 수 있다. 결국, 본 발명은 일반적인 CMOS 이미지 센서의 단위 화소와 동일 면적을 갖는 단위 화소를 확보하면서 단위 화소 내의 포토 다이오드의 크기를 증대시킴으로써 필 팩터를 향상시킬 수 있다.
셋째, 본 발명은 단위 화소의 크기를 일반적인 CMOS 이미지 센서의 단위 화소보다 감소시킴으로써 고밀도 화소를 구현할 수 있으며, 이를 통해 이미지 센서의 고집적도를 향상시킬 수 있다.
넷째, 본 발명은 드라이브 트랜지스터(Dx)의 게이트 전극(117C)과, 셀렉트 트랜지스터(Sx)의 게이트 전극(117D) 사이의 기판(111) 내에 고농도 이온주입영역을 형성하지 않음으로써, 일반적인 CMOS 이미지 센서의 단위 화소보다 고농도 이온주입영역의 개수(또는, 면적)이 감소하여 그 만큼 고농도 이온주입영역에서 발생되는 누설전류를 감소시킬 수 있다.
이하, 도 5에 도시된 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 도 7a 내지 도 7c를 참조하여 설명하기로 한다. 여기서, 도 7a 내지 도 7c는 공정 단면도.
먼저, 도 7a에 도시된 바와 같이, p-에피층(112), 소자 분리막(113), p-웰(114)이 형성된 기판(111)을 제공한다.
이어서, 기판(111) 상에 게이트 산화막(115)과 폴리실리콘막(116)을 순차적으로 형성한 후 건식식각하여 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극(117A, 117B, 117C, 117D)을 형성한다. 이때, 셀렉트 트랜지스터(Sx)의 게이트 전극(117D)은 드라이브 트랜지스터(Dx)의 게이트 전극(117C)에 근접하게 형성한다. 바람직하게는 게이트 전극(117C, 117D) 사이의 간격(SP2)이 150nm 이하가 되도록 근접하게 형성한다.
이어서, 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극(117A, 117B, 117C, 117D) 중 트랜스퍼 트랜지스터(Tx)의 게이트 전극(117A)의 일측으로 노출되는 p-에피층(112)에 높은 이온주입에너지로 저농도 n형 불순물을 이온주입하여 n- 확산층(118)을 형성한다.
이어서, 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 게이트 전극(117C, 117D)의 양측으로 노출되는 p-에피층(112)과 p-웰(114)에 저농도 이온주입공정을 실시하여 LDD 영역(119)을 형성한다. 이때, LDD 영역(119)은 도시되진 않았지만 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)의 게이트 전극(117A, 117B)의 양측으로 노출된 p-에피층(112)에도 형성할 수도 있다.
이어서, 이온주입 경사각를 갖고, p형 불순물을 이용한 저농도 이온주입공정을 실시하여 LDD 영역(119) 간에 저농도 이온주입영역인 할로 영역(120)을 형성한다.
이어서, 도 7b에 도시된 바와 같이, 게이트 전극(117A, 117B, 117C, 117D)을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 절연막(미도시)을 증착한다. 이때, 스페이서용 절연막은 드라이브 트랜지스터(Dx)의 게이트 전극(117C)과 셀렉트 트랜지스터(Sx)의 게이트 전극(117D) 사이가 완전히 매립되도록 증착되고, 다른 지역은 단차면을 따라 증착된다. 그 이유는 드라이브 트랜지스터(Dx)의 게이트 전극(117C)과 셀렉트 트랜지스터(Sx)의 게이트 전극(117d)의 간격(SP2)이 150nm 이하로 유지되기 때문이다. 즉, 스페이서용 절연막 증착공정시 게이트 전극(117C, 117D) 간의 간격(SP2)이 충분히 작기 때문에 이 부위에서 단차면을 따라 형성되지 못하고 매립된다.
이어서, 에치백 또는 블랭켓(blanket)과 같은 전면식각공정을 실시하여 게이트 전극(117A, 117B, 117C, 117D)의 양측벽에 각각 스페이서(121)를 형성한다. 이때, 게이트 전극(117C, 117D) 사이에는 스페이서(121)가 서로 연결된 구조(매립구조)로 형성된다. 이때, 스페이서(121)는 단일막 또는 2층 이상의 막으로 형성될 수 있으며, 바람직하게는 단일막으로 하여 공정을 단순화하는 것이 바람직하다. 더욱이, 게이트 전극(117C, 117D) 사이의 간격을 가능한 최소화하여 스페이서가 단일막으로도 매립될 수 있도록 하는 것이 공정을 단순화할 수 있다. 그리고, 스페이서(121)는 질화막, 산화막 또는 산화질화막과 같은 절연물질로 형성할 수 있다.
이어서, 트랜스퍼 트랜지스터(Tx)의 게이트 전극(117A)의 일측으로 노출되는 기판(111)에 낮은 이온주입에너지로 p형 불순물을 이온주입하여 n-확산층(118) 내에 p0 확산층(122)을 형성한다. 이로써, p0 확산층(122)과 n-확산층(118)으로 이루어진 얕은 PN 접합이 형성되고, p-에피층(112), p0 확산층(122) 및 n-확산층(118)으로 이루어진 PNP형 포토 다이오드(PD)가 형성된다.
이어서, n형 불순물을 이용한 고농도 이온주입공정을 실시하여 게이트 전 극(117A, 117B) 사이와, 게이트 전극(117B, 117C) 사이와, 게이트 전극(117D)의 일측으로 노출되는 기판(111)에 고농도 이온주입영역(123A, 123B, 123C)을 형성한다. 이때, 게이트 전극(117C, 117D) 사이에는 스페이서(121)가 두껍게 매립되어 있기 때문에 고농도 이온주입공정시 불순물 이온이 기판(111) 내로 주입되지 못하고 차단된다. 결국, 게이트 전극(117C, 117D) 사이의 기판(111) 내에는 고농도 이온주입영역이 형성되지 않게 된다.
이후 공정은 일반적인 공정과 동일함에 따라 여기서는 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 실시예에서는 단위 화소가 4개의 트랜지스터로 이루어진 CMOS 이미지 센서에 대해 기술되었으나, 본 발명은 단위 화소가 3개의 트랜지스터로 이루어진 CMOS 이미지 센서에도 적용할 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 일반적인 CMOS 이미지 센서에 비해 단위 화소의 크 기를 감소시킬 수 있다.
둘째, 본 발명에 의하면, 일반적인 CMOS 이미지 센서의 단위 화소와 동일 면적을 갖는 단위 화소를 확보하면서 단위 화소 내의 포토 다이오드의 크기를 증대시킴으로써 필 팩터를 향상시킬 수 있다.
셋째, 본 발명에 의하면, 단위 화소의 크기를 일반적인 CMOS 이미지 센서의 단위 화소보다 감소시킴으로써 고밀도 화소를 구현할 수 있으며, 이를 통해 이미지 센서의 고집적도를 향상시킬 수 있다.
넷째, 본 발명에 의하면, 일반적인 CMOS 이미지 센서의 단위 화소보다 고농도 이온주입영역의 개수(또는, 면적)이 감소하여 그 만큼 고농도 이온주입영역에서 발생되는 누설전류를 감소시킬 수 있다.

Claims (14)

  1. 기판 내에 형성된 포토 다이오드;
    상기 기판 상에 형성된 제1 내지 제4 게이트 전극;
    상기 제1 내지 제4 게이트 전극의 양측벽에 각각 형성되되, 상기 제3 및 제4 게이트 전극 사이가 매립되도록 형성된 스페이서;
    상기 제3 및 제4 게이트 전극 사이에 매립된 스페이서 하부의 상기 기판 내에 형성된 제1 이온주입영역; 및
    상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 형성된 제2 이온주입영역
    을 포함하는 CMOS 이미지 센서.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제3 및 제4 게이트 전극 사이의 간격은 50~150nm인 CMOS 이미지 센서.
  4. 기판 내에 형성된 포토 다이오드;
    상기 기판 상에 형성된 제1 내지 제3 게이트 전극;
    상기 제1 내지 제3 게이트 전극의 양측벽에 각각 형성되되, 상기 제2 및 제3 게이트 전극 사이가 매립되도록 형성된 스페이서;
    상기 제2 및 제3 게이트 전극 사이에 매립된 스페이서 하부의 상기 기판 내에 형성된 제1 이온주입영역; 및
    상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 형성된 제2 이온주입영역
    을 포함하는 CMOS 이미지 센서.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제2 및 제3 게이트 전극 사이의 간격은 50~150nm인 CMOS 이미지 센서.
  7. 기판 상에 제1 내지 제4 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극의 일측으로 노출되는 상기 기판 내에 포토 다이오드를 형성하는 단계;
    상기 제3 및 제4 게이트 전극 사이로 노출되는 상기 기판 내에 제1 이온주입영역을 형성하는 단계;
    상기 제1 내지 제4 게이트 전극의 양측벽에 각각 형성하되, 상기 제3 및 제4 게이트 전극 사이가 매립되도록 스페이서를 형성하는 단계; 및
    상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 제2 이온주입영역을 형성하는 단계
    를 포함하는 CMOS 이미지 센서의 제조방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제3 및 제4 게이트 전극 사이의 간격은 50~150nm가 되도록 형성하는 CMOS 이미지 센서의 제조방법.
  10. 제 7항에 있어서,
    상기 제2 이온주입영역은 상기 스페이서를 이온주입마스크로 이용한 이온주입공정을 실시하여 선택적으로 상기 제1 내지 제3 게이트 전극 사이와 상기 제4 게이트 전극의 일측으로 노출되는 상기 기판 내에만 형성하는 CMOS 이미지 센서의 제조방법.
  11. 기판 상에 제1 내지 제3 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극의 일측으로 노출되는 상기 기판 내에 포토 다이오드를 형성하는 단계;
    상기 제2 및 제3 게이트 전극 사이로 노출되는 상기 기판 내에 제1 이온주입영역을 형성하는 단계;
    상기 제1 내지 제3 게이트 전극의 양측벽에 각각 형성하되, 상기 제2 및 제3 게이트 전극 사이가 매립되도록 스페이서를 형성하는 단계; 및
    상기 스페이서 사이로 노출된 상기 기판 내에 상기 제1 이온주입영역보다 높은 고농도로 제2 이온주입영역을 형성하는 단계
    를 포함하는 CMOS 이미지 센서의 제조방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제2 및 제3 게이트 전극 사이의 간격은 50~150nm가 되도록 형성하는 CMOS 이미지 센서의 제조방법.
  14. 제 11항에 있어서,
    상기 제2 이온주입영역은 상기 스페이서를 이온주입마스크로 이용한 이온주입공정을 실시하여 선택적으로 상기 제1 및 제2 게이트 전극 사이와 상기 제3 게이트 전극의 일측으로 노출되는 상기 기판 내에만 형성하는 CMOS 이미지 센서의 제조방법.
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