KR20070064856A - 이미지 센서 제조방법 - Google Patents
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Abstract
본 발명은 암전류 발생을 억제하여 소자 특성 열화를 방지할 수 있는 이미지 센서 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 도전형의 기판 상부에 게이트 전도막을 증착하는 단계와, 상기 게이트 전도막의 일부를 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 도핑영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막을 증착하는 단계와, 상기 스페이서용 절연막이 상기 기판 상부에 일정 두께 잔류하도록 상기 스페이서용 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 습식식각공정을 실시하여 상기 기판 상에 잔류하는 상기 스페이서용 절연막을 제거하는 단계와, 상기 스페이서의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제2 도핑영역을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
CMOS, 이미지센서, 암전류, 실리콘 산화막, 열산화.
Description
도 1a 내지 도 1d는 종래 기술에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위해 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위하여 도시한 공정단면도.
도 3a 내지 도 3d는 본 발명의 실시예2에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위하여 도시한 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 110, 210 : 반도체 기판
11, 111, 211 : 소자분리막
12, 112, 212 : 채널 스톱영역
13, 113, 213 : 웰 영역
14, 114, 214 : 게이트 절연막
15, 115, 215 : 폴리 실리콘막
15a, 15b, 115a, 115b, 215a, 215b : 게이트 전극
17, 117, 217 : N- 도핑영역
18, 25, 118, 126, 218, 226 : P0 도핑영역
19, 119, 219 : 저농도 접합영역
20, 120, 220 : 실리콘 산화막
21, 121, 221 : 실리콘 질화막
22, 123, 222 : 스페이서
23, 124, 224 : 소스/드레인 영역
223 : 열산화막 223a : 질화 산화막
본 발명은 이미지 센서 제조방법에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부 상부에 칼라필터가 정렬되어 있다. 이러한 칼라필터 어레이(Color Filter Array, CFA)는 레드(Red; R), 그린(Green; G) 및 블루(Blue; B) 또는, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)의 3가지 칼라로 이루어진다. 통상적으로, CMOS 이미지 센서의 칼라필터 어레이에는 레드(R), 그린(G) 및 블루(B)의 3가지 칼라가 많이 사용된다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
그러나, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시스날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
보편적으로, CMOS 이미지 센서는 빛을 감지하는 광감지부와, 광감지부를 통해 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로부로 구성되어 있으며, 광감도를 높이기 위하여 전체 이미지 센서에서 광감지부의 면적이 차지하는 비율(Fill Facter)을 크게 하려는 노력이 진행되고 있다. 하지만, 근본적으로 로직회로부를 제거할 수 없기 때문에 제한된 면적 하에서 이러한 노력에는 한계가 있다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 CMOS 이미지 센서의 제조방법을 설명하기로 한다. 도 1a 내지 도 1c에는 설명의 편의를 위해 포토 다이오드(PD), 트랜스퍼 트랜지스터(Tx) 그리고 로직회로부의 복수의 트랜지스터 중 한 개만 도시하였다.
먼저, 도 1a에 도시된 바와 같이, 로직회로가 형성되는 영역(이하, 로직영역 이라 함)과, 광감지부를 포함하는 화소가 형성되는 영역(이하, 화소영역이라 함)으로 정의되고, 화소영역은 포토 다이오드가 형성되는 영역(이하, PD라 함)과 트랜스퍼 트랜지스터가 형성되는 영역(이하, Tx라 함)으로 정의되는 반도체 기판(10)을 제공한다. 이때, 기판(10)은 P+ 영역과 P-에피층이 적층된 구조로 이루어진다.
이어서, STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리용 트렌치(trench, 미도시)를 형성하고, 마스크 공정 및 채널 스톱 이온주입공정을 실시하여 소자분리막(11)을 둘러싸는 채널 스톱영역(12)을 형성한다. 예컨대, N 채널 스톱영역(12)을 형성한다. 그런 다음, 트렌치가 매립되는 소자분리막(11)을 형성한다.
이어서, 웰 이온주입공정을 실시하여 로직영역에 로직소자용 웰 영역(13)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 기판(10) 상부에 게이트 전극으로 사용될 게이트 절연막(14) 및 폴리 실리콘막(15)을 순차적으로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 건식식각공정을 통해 폴리 실리콘막(15)을 식각하여 로직영역과 Tx 영역에 각각 게이트 전극(15a, 15b)을 형성한다. 이러한 게이트 전극(15a, 15b) 형성시 게이트 절연막(14)을 남겨두는 이유는 PD가 바로 노출되어 후속 공정시 데미지(Damage)를 입는 것을 방지하기 위함이다.
이어서, 마스크 공정 및 딥 N 이온주입 공정을 실시하여 PD의 기판(10) 내에 포토 다이오드를 구성하는 N- 도핑영역(17)을 형성한다.
이어서, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 N- 도핑영역(17) 내에 p0 도핑영역(18)을 형성한다. 이때, p0 도핑영역(18)은 비교적 얇게 형성한다.
이어서, LDD(Lightly Doped Drain) 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(15a, 15b)의 양측으로 노출되는 기판(10)내에 저농도 접합영역(19)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 세정공정을 실시하여 게이트 전극(15a, 15)의 양측으로 노출된 게이트 절연막(14)을 제거한다.
이어서, 게이트 전극(15a, 15b)을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막으로 실리콘 산화막(20)과 실리콘 질화막(21)을 순차적으로 증착한다. 예컨대, 실리콘 산화막(20)은 100~200Å의 두께로 증착하고, 실리콘 질화막(21)은 700~900Å의 두께로 증착하여 후속으로 형성될 스페이서의 최종 길이(L)가 0.1㎛가 되도록 한다.
이어서, 건식식각공정을 실시하여 실리콘 질화막(21)과 실리콘 산화막(20)을 차례로 식각하여 게이트 전극(15a, 15b)의 양측벽에 각각 스페이서(22)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 소스/드레인 이온주입마스크(미도시)를 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(16a, 16b)의 양측으로 노출되는 로직영역과 플로팅 확산영역(이하, FD라 함)에 비교적 고농도인 N+ 소스/드레인 영역(23)을 형성한다. 이때, 소스/드레인 영역(23)은 LDD 영역(19)보다 깊게 형성된다.
이어서, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실시하여 N- 도핑영역(17) 내에 p0 도핑영역(18)보다 깊은 po 도핑영역(25)을 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
그러나, 도 1c에서와 같은 건식식각공정시에는 실리콘 질화막(21) 및 실리콘 산화막(20) 간의 식각 선택비가 낮아 기판(10)의 표면이 약 200Å 정도 식각('h' 부위 참조)되게 된다. 이로써, 기판(10) 표면이 결함(Defect)을 갖게 된다. 이러한 기판(10) 결함은 암전류(Dark current) 발생의 주요 원인이 되고, 첫번째 P0 도핑영역(18)의 표면도 결함을 갖게 되므로 암전류에 대한 충분한 포텐셜 베리어층(Ptential Barrier Layer)을 확보할 수 없게 된다.
특히, 이와 같은 암전류 발생은 이미지 센서의 특성을 열화시키는 주요 원인 이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 암전류 발생을 억제하여 소자 특성 열화를 방지할 수 있는 이미지 센서 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 도전형의 기판 상부에 게이트 전도막을 증착하는 단계와, 상기 게이트 전도막의 일부를 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 도핑영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막을 증착하는 단계와, 상기 스페이서용 절연막이 상기 기판 상부에 일정 두께 잔류하도록 상기 스페이서용 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 습식식각공정을 실시하여 상기 기판 상에 잔류하는 상기 스페이서용 절연막을 제거하는 단계와, 상기 스페이서의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제2 도핑영역을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
본 발명의 일측면에 있어서, 상기 스페이서를 형성한 후, 상기 스페이서 형 성시 발생된 상기 스페이서용 절연막의 데미지를 제거하기 위해 상기 기판 상에 잔류하는 상기 스페이서용 절연막을 일정 두께 제거하는 단계를 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 도전형의 기판 상부에 게이트 전도막을 증착하는 단계와, 상기 게이트 전도막의 일부를 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 도핑영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서 형성시 발생된 기판의 결함을 보상하기 위해 열산화공정을 실시하여 상기 게이트 전극을 포함한 전체 구조 상부의 단차를 따라 열산화막을 형성하는 단계와, 상기 스페이서의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제2 도핑영역을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
본 발명의 다른 측면에 있어서, 상기 열산화막을 형성한 후, 플라즈마 질화공정을 실시하여 상기 열산화막을 질화막 계열의 물질로 변환시키는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 있어서, 상기 열산화 공정을 실시한 후, 열처리를 실시하는 단계를 더 포함할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2a 내지 도 2d는 본 발명의 실시예1에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 2a 내지 도 2d는 설명의 편의를 위해 포토 다이오드(PD), 트랜스퍼 트랜지스터(Tx) 그리고 로직회로부의 복수의 트랜지스터 중 한 개만 도시하였다.
먼저, 도 2a에 도시된 바와 같이, 로직회로가 형성되는 영역(이하, 로직영역이라 함)과, 광감지부를 포함하는 화소가 형성되는 영역(이하, 화소영역이라 함)으로 정의되고, 화소영역은 포토 다이오드가 형성되는 영역(이하, PD이라 함)과 트랜스퍼 트랜지스터가 형성되는 영역(이하, Tx라 함)으로 정의되는 반도체 기판(110)을 제공한다. 이때, 기판(110)은 P+ 영역과 P-에피층이 적층된 구조로 이루어진다.
이어서, STI 공정을 실시하여 소자 분리용 트렌치(미도시)를 형성하고, 마스크 공정 및 채널 스탑 이온주입공정을 실시하여 채널 스톱영역(112)을 형성한다. 그런 다음, 트렌치가 매립되는 소자분리막(111)을 형성한다. 이때, 소자분리막 (111)은 매립특성이 우수한 HDP(High Density Plasma) 산화막 또는 에피텍시얼 성장(epitaxial growth)된 폴리 실리콘막으로 형성한다.
이어서, 웰 이온주입공정을 실시하여 로직영역에 로직소자용 웰 영역(113)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 기판(110) 전면 상에 게이트 절연막(114) 및 게이트 전도막으로 기능하는 폴리 실리콘막(115)을 순차적으로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 건식식각공정을 실시하여 폴리 실리콘막(115, 도 2a 참조)을 식각한다. 이로써, 로직영역과 Tx의 게이트 절연막(114) 상에 각각 게이트 전극(115a, 115b)이 형성된다. 이러한 게이트 전극(115a, 115b) 형성시 게이트 절연막(114)을 남겨두는 이유는, 후속으로 이어지는 N- 이온주입공정시 기판(110)의 결함을 방지하기 위함이다.
이어서, N- 이온주입마스크(미도시)를 이용한 N- 이온주입공정을 실시하여 PD의 기판(110) 내에 비교적 깊게 포토 다이오드를 구성하는 N- 도핑영역(117)을 형성한다.
이어서, 도면에 도시하진 않았지만, 열산화공정을 실시하여 게이트 전극(115a, 115b)을 포함한 기판(110) 상부의 단차를 따라 열산화막을 형성한다. 이는, 후속으로 이어지는 P0 이온주입공정시 기판(110)의 결함을 방지하기 위함이다.
이어서, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 N- 도핑영역(117) 내에 p0 도핑영역(118)을 형성한다. 이때, p0 도핑영역(118)은 비교적 얇게 형성한다.
이어서, LDD 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(115a, 115b)의 양측으로 노출되는 기판(110)내에 저농도 접합영역(119)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, N- 도핑영역(117) 및 P0 도핑영역(118) 형성을 위한 이온주입공정시 데미지를 입은 열산화막(미도시) 및 게이트 절연막(114)을 불산용액을 이용한 세정공정(Cleaning)을 실시하여 제거한다.
이어서, 게이트 전극(115a, 115b)을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막으로 실리콘 산화막(120)과 실리콘 질화막(121)을 순차적으로 증착한다. 예컨대, 실리콘 산화막(120)은 기존(100~200Å)보다 두껍게 300~400Å의 두께로 증착하고, 실리콘 질화막(121)은 기존(700~900Å)보다 얇게 500~700Å의 두께로 증착하여 후속으로 형성될 스페이서의 최종 길이(L)가 0.1㎛가 되도록 한다.
이어서, 건식식각공정(122)을 실시하여 실리콘 질화막(121)과 실리콘 산화막(120)을 차례로 식각하여 게이트 전극(115a, 115b)의 양측벽에 각각 스페이서(123)를 형성한다. 이때, 실리콘 질화막(121)과 실리콘 산화막(120)의 식각 선택비는 낮지만 실리콘 산화막(120)에서 식각이 멈추도록 건식식각공정(122)의 시간을 조절한다.
특히, 중요한 것은 실리콘 산화막(120)이 일정 두께 잔류할때까지 건식식각공정(122)을 진행하여 기판(110)이 일정 깊이 식각되는 것을 방지하는 것이다. 예컨대, 잔류하는 실리콘 산화막(120a)의 두께가 150~210Å이 되도록 건식식각공정(122)을 실시한다.
이어서, 불산용액을 이용한 세정공정을 실시하여 잔류하는 실리콘 산화막(120a)의 최종 두께가 80~120Å이 되도록 한다. 이는, 건식식각공정(122)시 실리콘 산화막(120)에 발생한 플라즈마 데미지를 방지하기 위함이다.
즉, 스페이서(123) 형성시 실리콘 산화막(120)을 일정 두께 잔류시킴으로써, 기판(110)이 일정깊이 식각되는 것을 방지하여 기판(110)의 결함을 억제할 수 있다. 따라서, 암전류 흐름을 차단할 수 있다. 또한, 첫번째 P0 도핑영역(118)의 표면 결함을 함께 억제하게 되므로 암전류에 대한 충분한 포텐셜 베리어층을 확보할 수 있게 된다.
이어서, 도 2d에 도시된 바와 같이, 소스/드레인 이온주입마스크(미도시)를 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(115a, 115b)의 양측으로 노출되는 로직영역과 플로팅 확산영역(이하, FD라 함)에 비교적 고농도인 N+ 소스/드레인 영역(124)을 형성한다. 이때, 소스/드레인 영역(124)은 저농도 접합영역(119)보다 깊게 형성된다.
이어서, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실 시하여 N- 도핑영역(117) 내에 p0 도핑영역(118)보다 깊은 po 도핑영역(126)을 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
이후, 이미 공지된 기술을 통해 금속배선 공정, 칼라필터 형성공정, 마이크로 렌즈 형성공정과 같은 후속 공정을 순차적으로 진행하여 CMOS 이미지 센서를 완성한다.
실시예2
도 3a 내지 도 3d는 본 발명의 실시예2에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 3a 내지 도 3d는 설명의 편의를 위해 포토 다이오드(PD), 트랜스퍼 트랜지스터(Tx) 그리고 로직회로부의 복수의 트랜지스터 중 한 개만 도시하였다.
먼저, 도 3a에 도시된 바와 같이, 로직회로가 형성되는 영역(이하, 로직영역이라 함)과, 광감지부를 포함하는 화소가 형성되는 영역(이하, 화소영역이라 함)으로 정의되고, 화소영역은 포토 다이오드가 형성되는 영역(이하, PD이라 함)과 트랜스퍼 트랜지스터가 형성되는 영역(이하, Tx라 함)으로 정의되는 반도체 기판(210) 을 제공한다. 이때, 기판(210)은 P+ 영역과 P-에피층이 적층된 구조로 이루어진다.
이어서, STI 공정을 실시하여 소자 분리용 트렌치(미도시)를 형성하고, 마스크 공정 및 채널 스탑 이온주입공정을 실시하여 채널 스톱영역(212)을 형성한다. 그런 다음, 트렌치가 매립되는 소자분리막(211)을 형성한다. 이때, 소자분리막(211)은 매립특성이 우수한 HDP(High Density Plasma) 산화막 또는 에피텍시얼 성장(epitaxial growth)된 폴리 실리콘막으로 형성한다.
이어서, 웰 이온주입공정을 실시하여 로직영역에 로직소자용 웰 영역(213)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 기판(210) 전면 상에 게이트 절연막(214) 및 게이트 전도막으로 기능하는 폴리 실리콘막(미도시)을 순차적으로 형성한다.
이어서, 건식식각공정을 실시하여 폴리 실리콘막을 식각한다. 이로써, 로직영역과 Tx의 게이트 절연막(214) 상에 각각 게이트 전극(215a, 215b)이 형성된다. 이러한 게이트 전극(215a, 215b) 형성시 게이트 절연막(214)을 남겨두는 이유는, 후속으로 이어지는 N- 이온주입공정시 기판(210)의 결함을 방지하기 위함이다.
이어서, 도 3b에 도시된 바와 같이, N- 이온주입마스크(미도시)를 이용한 N- 이온주입공정을 실시하여 PD의 기판(210) 내에 비교적 깊게 포토 다이오드를 구성하는 N- 도핑영역(217)을 형성한다.
이어서, 도면에 도시하진 않았지만, 열산화공정을 실시하여 게이트 전극(215a, 215b)을 포함한 기판(210) 상부의 단차를 따라 열산화막을 형성한다. 이는, 후속으로 이어지는 P0 이온주입공정시 기판(210)의 결함을 방지하기 위함이다.
이어서, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 N- 도핑영역(217) 내에 p0 도핑영역(218)을 형성한다. 이때, p0 도핑영역(218)은 비교적 얇게 형성한다.
이어서, LDD 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(215a, 215b)의 양측으로 노출되는 기판(210)내에 저농도 접합영역(219)을 형성한다.
이어서, N- 도핑영역(217) 및 P0 도핑영역(218) 형성을 위한 이온주입공정시 데미지를 입은 열산화막(미도시) 및 게이트 절연막(214)을 불산용액을 이용한 세정공정(Cleaning)을 실시하여 제거한다. 예컨대, 게이트 절연막(214)은 게이트 전극(215a, 215b)의 양측으로 노출된 게이트 절연막(214)을 제거한다.
이어서, 게이트 전극(215a, 215b)을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막으로 실리콘 산화막(220)과 실리콘 질화막(221)을 순차적으로 증착한다.
이어서, 건식식각공정을 실시하여 실리콘 질화막(221)과 실리콘 산화막(220)을 차례로 식각하여 게이트 전극(215a, 215b)의 양측벽에 각각 스페이서(222)를 형 성한다.
이어서, 도 3c에 도시된 바와 같이, 스페이서(222) 형성을 위한 건식식각공정시 데미지를 입은 기판(210)의 결함을 보상하기 위해, 열산화 공정을 실시하여 게이트 전극(215a, 215b)을 포함한 전체 구조 상부의 단차를 따라 열산화막(223)을 형성한 후, 열처리 공정을 진행한다.
예컨대, 열산화 공정은 600~1000℃의 온도 범위 내에서 급속열처리(RTP; Rapid Thermal Process) 방식을 이용하거나 확산로 방식을 이용하여 10~200Å의 두께를 갖는 열산화막(223)을 형성한다. 후속으로 이어지는 열처리 공정 또한 600~1000℃의 온도 범위 내에서 급속열처리 방식을 이용하거나 확산로 방식을 이용한다.
즉, 열산화 공정 및 열처리 공정을 통해, 스페이서(222) 형성을 위한 건식식각공정시 기판(210)에 발생하는 결함을 보상하여 암전류의 흐름을 억제할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 플라즈마를 이용한 질화공정을 실시하여 열산화막(223, 도 3c 참조)을 질화 산화막(223a)으로 변환시킨다. 예컨대, 질화공정은 200~600℃의 온도 조건 내에서 N2 또는 NH3 가스를 이용하여 실시한다.
참고로, P0 도핑영역(226)에 주입된 보론 이온은 후속 공정에 의해 외부 확산이 이루어지면 보론 농도가 낮아져 암전류의 유입 통로를 제공하게 된다. 이에 따라, 본 발명의 실시예2에서는 질화 산화막(223a)을 적용하여 후속 공정에 의해서도 보론이 외부로 확산되는 것을 차단하여 기판(210) 표면으로부터 유입되는 암전 류를 억제할 수 있다.
이어서, 소스/드레인 이온주입마스크(미도시)를 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(215a, 215b)의 양측으로 노출되는 로직영역과 플로팅 확산영역(이하, FD라 함)에 비교적 고농도인 N+ 소스/드레인 영역(224)을 형성한다. 이때, 소스/드레인 영역(224)은 저농도 접합영역(219)보다 깊게 형성된다.
이어서, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실시하여 N- 도핑영역(217) 내에 p0 도핑영역(218)보다 깊은 po 도핑영역(226)을 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
이후, 이미 공지된 기술을 통해 금속배선 공정, 칼라필터 형성공정, 마이크로 렌즈 형성공정과 같은 후속 공정을 순차적으로 진행하여 CMOS 이미지 센서를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극의 스페이서 형성시 스페이서를 이루는 실리콘 산화막을 일정 두께 잔류시킴으로써, 스페이서 형성시 기판 결함 및 포텐셜 베리어층의 결함을 억제할 수 있을 뿐만 아니라 기판 표면이 노출되지 않음에 따라 금속 오염을 감소시킬 수 있다.
따라서, 암전류 발생을 억제하여 이미지 센서의 특성을 개선시킬 수 있다.
또한, 일정 두께 잔류된 실리콘 산화막 중 식각공정시 데미지를 입은 부분을 불산 용액을 이용해 제거함으로써, 암전류 발생 원인을 확실히 차단할 수 있다.
또한, 열산화 공정 및 열처리 공정에 의해 스페이서 형성을 위한 건식식각공정시 발생된 기판의 결함 및 포텐셜 베리어층의 결함을 보상할 수 있다.
또한, 포텐셜 베리어층을 포함한 전체 구조 상부의 단차를 따라 질화 산화막(또는, 열산화막)을 형성하여 포텐셜 베리어층에 주입된 불순물 이온이 후속공정을 통해 외부로 확산되는 것을 차단하여 암전류에 대한 통로를 미리 제거할 수 있다. 따라서, 이미지 센서의 신뢰성을 확보할 수 있다.
Claims (17)
- 제1 도전형의 기판 상부에 게이트 전도막을 증착하는 단계;상기 게이트 전도막의 일부를 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 도핑영역을 형성하는 단계;상기 게이트 전극을 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막을 증착하는 단계;상기 스페이서용 절연막이 상기 기판 상부에 일정 두께 잔류하도록 상기 스페이서용 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;습식식각공정을 실시하여 상기 기판 상에 잔류하는 상기 스페이서용 절연막을 제거하는 단계; 및상기 스페이서의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제2 도핑영역을 형성하는 단계를 포함하는 이미지 센서 제조방법.
- 제 1 항에 있어서,상기 습식식각공정은 불산용액을 이용하는 이미지 센서 제조방법.
- 제 2 항에 있어서,상기 스페이서를 형성한 후, 상기 스페이서 형성시 발생된 상기 스페이서용 절연막의 데미지를 제거하기 위해 상기 기판 상에 잔류하는 상기 스페이서용 절연막을 일정 두께 제거하는 단계를 더 포함하는 이미지 센서 제조방법.
- 제 3 항에 있어서,상기 기판 상에 잔류하는 상기 스페이서용 절연막을 일정 두께 제거하는 단계는 불산용액을 이용한 습식식각공정으로 이루어지는 이미지 센서 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 기판 상에 잔류하는 상기 스페이서용 절연막을 일정 두께 제거하는 단계는 상기 기판 상에 상기 스페이서용 절연막이 80~120Å의 두께로 잔류하도록 상기 습식식각공정을 실시하는 이미지 센서 제조방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 스페이서용 절연막은 실리콘 산화막/실리콘 질화막의 적층막으로 형성하는 이미지 센서 제조방법.
- 제 6 항에 있어서,상기 실리콘 산화막은 200~300Å의 두께로 형성하고, 상기 실리콘 질화막은 500~700Å의 두께로 형성하는 이미지 센서 제조방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 포토 다이오드용 제1 도핑영역을 형성한 후, 상기 게이트 전극의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제3 도핑영역을 형성하는 단계를 더 포함하는 이미지 센서 제조방법.
- 제 8 항에 있어서,상기 제3 도핑영역은 상기 제2 도핑영역보다 낮은 깊이로 형성하는 이미지 센서 제조방법.
- 제1 도전형의 기판 상부에 게이트 전도막을 증착하는 단계;상기 게이트 전도막의 일부를 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 일측으로 노출된 상기 기판 내에 제2 도전형의 포토 다이오드용 제1 도핑영역을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 스페이서 형성시 발생된 기판의 결함을 보상하기 위해 열산화공정을 실시하여 상기 게이트 전극을 포함한 전체 구조 상부의 단차를 따라 열산화막을 형성하는 단계; 및상기 스페이서의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제2 도핑영역을 형성하는 단계를 포함하는 이미지 센서 제조방법.
- 제 10 항에 있어서,상기 열산화막을 형성한 후, 플라즈마 질화공정을 실시하여 상기 열산화막을 질화막 계열의 물질로 변환시키는 단계를 더 포함하는 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 플라즈마 질화공정은 200~600℃의 온도 조건 내에서 N2 또는 NH3 가스를 이용하여 실시하는 이미지 센서 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 열산화 공정을 실시한 후, 열처리를 실시하는 단계를 더 포함하는 이미지 센서 제조방법.
- 제 13 항에 있어서,상기 열처리는 600~1000℃의 온도 조건 내에서 급속 열처리 방식 또는 확산로 방식으로 실시하는 이미지 센서 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 열산화 공정은 600~1000℃의 온도 조건 내에서 급속 열처리 방식 또는 확산로 방식으로 실시하는 이미지 센서 제조방법.
- 제 15 항에 있어서,상기 열산화막은 10~200Å의 두께로 형성하는 이미지 센서 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 포토 다이오드용 제1 도핑영역을 형성한 후, 상기 게이트 전극의 일측으로 노출된 상기 제1 도핑영역 상부에 포텐셜 베리어용으로 상기 제1 도전형의 제3 도핑영역을 형성하는 단계를 더 포함하는 이미지 센서 제조방법.
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| KR (1) | KR20070064856A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943488B1 (ko) * | 2007-11-30 | 2010-02-22 | 주식회사 동부하이텍 | 씨모스 이미지 센서의 제조방법 |
| CN112382692A (zh) * | 2020-10-16 | 2021-02-19 | 复旦大学 | 基于双光电栅极结构的半导体波长探测器及其制备方法 |
-
2005
- 2005-12-19 KR KR1020050125405A patent/KR20070064856A/ko not_active Application Discontinuation
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| CN112382692A (zh) * | 2020-10-16 | 2021-02-19 | 复旦大学 | 基于双光电栅极结构的半导体波长探测器及其制备方法 |
| CN112382692B (zh) * | 2020-10-16 | 2022-08-19 | 复旦大学 | 基于双光电栅极结构的半导体波长探测器及其制备方法 |
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Legal Events
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| E601 | Decision to refuse application |