KR100788483B1 - 이미지 센서의 픽셀 구조 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 측면에 따르면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판, 상기 반도체 기판 내의 소정 부분에 리세스되어 형성된 홀, 상기 홀 하부 표면 소정 부분에 형성되는 게이트 산화막, 상기 게이트 산화막 상부에 반도체 기판과 단차가 없도록 형성되는 게이트, 상기 반도체 기판 내의 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함함-을 포함하는 트랜지스터를 제공할 수 있다.
이미지 센서, 트랜지스터
Description
도 1은 종래 4-T(4-Transistor) 구조의 단위 픽셀 회로도를 도시한 도면.
도 2는 종래 이미지 픽셀을 구성하는 트랜지스터의 제조 과정을 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 단면을 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 제조공정을 표현한 도면.
도 5는 본 발명의 다른 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 단면을 도시한 도면.
도 6은 본 발명의 다른 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 제조공정을 표현한 도면.
도 7은 상기 도 6에서의 이미지 센서를 구성하는 트랜지스터를 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
11,121: 반도체 기판 12,122: 절연막
13,124: 게이트 산화막 14,126: 게이트
15: 산화막 16,128: n- 이온
18,129: n+ 이온 123: 홀
125: 사이드 월 127: 게이트 사이드 월
본 발명은 이미지 픽셀을 구성하는 반도체 소자에 관한 것으로, 더욱 상세하게는 이미지 센서의 픽셀 구조 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하 결합소자와 시모스를 포함한다. 상기 전하 결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지 센서는 제어 회로(control circuit) 및 신호 처리 회로(signal processing circuit)를 주변 회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채택하여 사용하는 소자이다.
이러한 이미지 센서는 디지털 카메라, 디지털 캠코더, 이동통신 수단 및 스캐너 등에 주로 사용되어 그 이용이 급증하고 있으며, 이미지 센서에서 사용되는 이미지 정보는 빛의 정보라 할 수 있는데 밝기와 색상으로 구분하여 표현이 가능하다. 이미지 센서는 여러개의 픽셀이 2차원 구조로 배열되어 있으며 각 픽셀은 상기 픽셀에 들어오는 빛의 밝기에 따라서 이를 전기적인 신호로 변환시키게 되는데, 이러한 전기 신호를 측정하면 각 픽셀에 들어오는 빛의 양을 알 수 있고 이를 이용하여 픽셀 단위의 이미지를 구성할 수 있다. 이러한 이미지 센서는 수십만에서 수백만개의 픽셀로 이루어진 픽셀 어레이와 픽셀에서 감지한 아날로그 데이터를 디지털 데이터로 바꿔주는 장치와 수백에서 수천개의 저장장치 등으로 구성된다.
일반적으로 4TR 구조의 씨모스 이미지 센서는 4개의 트랜지스터와 2개의 캐패시턴스 구조로 이루어지고, 광 감지수단인 포토 다이오드(PD)와 4개의 NMOSFET으로 구성된다. 4개의 NMOSFET 중 전송 트랜지스터(Tx)는 포토 다이오드(PD)에서 생성된 광전하를 플로팅 확산노드(FD)로 운송하는 역할을 하고, 리셋 트랜지스터(Rx)는 신호검출을 위해 플로팅 확산노드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브 트랜지스터(Dx)는 소스 팔로워(Source Follower)로서 역할하며, 셀렉트 트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 소자이다. 나머지 하나의 트랜지스터(LD)는 바이어스 전압(Bias Voltage; V b)에 의해 구동되는 로드 트랜지스터이다.
도 1은 종래 4-T(4-Transistor) 구조의 단위 픽셀 회로도를 도시한 도면이 다.
상기 도 1을 참조하면, 단위 픽셀은 빛을 전자(electron)로 바꾸어 주는 1개의 포토 다이오드(Photo Diode : PD)와 4개의 NMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 상기 리셋 게이트 신호에 상응하여 포토 다이오드의 전위를 리셋하는 리셋 트랜지스터(Rx), 상기 전달 신호에 상응하여 포토 다이오드에 충전된 전자를 플로팅 확산 영역으로 넘기는 전송 트랜지스터(Tx), 플로팅 확산 영역의 전극 전압 변화에 따라 소스 팔로워 회로의 전류를 변화시켜 단위 픽셀의 출력 전압을 바꾸어주는 드라이브 트랜지스터(Dx) 및 상기 선택 게이트 신호에 상응하여 플로팅 확신 영역의 전압 변화에 따라 발생된 단위 픽셀의 출력 전압을 아날로그적으로 출력하는 셀렉트 트랜지스터(Sx)로 구성된다.
보다 상세히, 상기 전송 트랜지스터(Tx)의 게이트가 그 일측에 포토 다이오드(PD)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 전송 트랜지스터(Tx)의 게이트 타측 아래 활성영역에는 플로팅 확산노드(FD)가 형성된다. 여기서, 포토 다이오드(PD)는 상대적으로 넓은 면적을 갖고 상기 포토 다이오드(PD)로부터 플로팅 확산노드(FD)로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다. 그리고, 플로팅 확산노드(FD)를 중심으로 시계 방향으로 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 셀렉트 트랜지스터(Sx)가 형성될 활성영역이 연장되어 형성된다. 여기서, 각 트랜지스터의 게이트가 소정 간격을 두고 활성영역의 상부를 가로지르면서 배열된다. 위와 같은 픽셀은 5개의 콘택(M1CT)을 갖는데, 전송 트랜지스터(Tx)의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 플로팅 확산노드 (FD)와 드라이브 트랜지스터(Dx)의 게이트를 연결하기 위한 'FD CT'과 'Dx CT', 전원 전압이 공급되는 'VDD CT', 픽셀출력단을 위한 'output CT'가 있다.
도 2는 종래 이미지 픽셀을 구성하는 트랜지스터의 제조 과정을 도시한 도면이다.
일반적으로, 센서의 광학 수신부는 큰 영역 트랜지스터의 게이트로서 형성된다. 상기 광학 수신부는 종종 포토-게이트(photo-gate) 또는 금속 산화물 반도체 트랜지스터의 소스-드레인 접속부로 일컬어진다. 포토-게이트 트랜지스터의 형성 과정은 빛을 전기 에너지로 변환시키기 위해 빛이 트랜지스터의 실리콘 게이트를 통과하는 것을 요구하고 있다. 결과적으로, 포토-게이트 트랜지스터의 형성 과정은 감도를 감소시켰다. 게다가, 공핍 영역(depletion region)은 일반적으로 얇기 때문에(1 마이크론 이하임) 적색광 흡수(red light absorption)에 의해 유입된 수집효과를 감소시키게 된다. 종래의 포토-게이트 트랜지스터의 형성 과정은 표면 재결합에 의해 만들어진 잡음에 대해 민감하다.
소스-드레인 접속부는 트랜지스터의 동작에 적합한 접속부를 가지고 있다. 그리고 적색광에 의해 유입된 캐리어들을 비효과적으로 수집하는 얇은 접속부를 가지고 있다. 소스-드레인 접속부 형성의 단점은 접속부가 접속 공핍 영역의 폭을 제한하는 고밀도로 도핑된 영역(1016원자/cm3 보다 큼)에서 형성된다는 것이다. 그리하여, 적색광 흡수에 의해 유입된 캐리어들의 수집효과를 감소시키게 된다. 게다 가, 이러한 고밀도로 도핑된 영역 내에서 접속부를 형성하는 것은 광감지 소자로부터 다른 전자소자로 전달되는 전하의 양을 감소시키는 커다란 용량을 발생시키게 된다.
상기 도 2를 참조하면, 도 2a와 같이 반도체 기판(11) 위에 질화막을 증착하여 절연막(12)을 형성하고, 트렌치를 형성할 영역의 질화막을 제거한다. 다음 질화막을 마스크로 하여 n- 이온(16) 깊이에 상당하는 깊이로 반도체 기판(11)에 트렌치를 만들고, 트렌치 하부의 반도체 기판(11)에 쇼트채널현상을 방지하기 위한 불순물(미도시)을 주입한다. 다음으로 도 2b와 같이 산화공정을 실시하여 트렌치 부위의 반도체 기판(11)을 산화시켜서 게이트 산화막(13)을 만들고, 트렌치와 절연막(12)의 전면에 폴리실리콘을 두껍게 증착한 뒤, 질화막이 드러날 정도로 에치백하여 폴리실리콘으로 만든 게이트(14)를 형성한다. 도 2c와 같이 n- 이온(16)을 반도체 기판(11)에 주입하여 도핑시킴으로써 저농도 n형 소스 및 드레인 영역(16)을 형성한다. 이어서 절연막(12)을 제거하고 산화공정을 실시하여 폴리실리콘의 노출부위 및 반도체 기판(11)을 산화시켜서 산화막(15)을 형성한다. 도 2d와 같이 게이트(14) 및 반도체 기판(11) 전체를 산화시켜 산화막(15)을 형성시킨 후, 비등방성식각으로 산화막(15)을 식각한다. 이때 산화속도의 차이에 의하여 폴리실리콘의 주변에 더 두꺼운 산화막(15)이 형성되므로 식각후에는 폴리실리콘 게이트(14) 둘레에만 산화막(15)이 잔류한다. 도 2e와 같이 에피택샬(epi-taxial)공정으로 n+형 에피층을 성장시켜서 고농도의 소스 및 드레인 영역(18)을 만든다.
플로팅 확산노드(FD)에서 가장 큰 캐패시턴스를 가지는 캐패시터는 상기 플 로팅 확산노드(FD)에 연결된 소스 팔로워 부의 트랜지스터에 의해 생기는 캐패시터이다. 기본적으로 LDD 구조를 사용하는 상기 트랜지스터는 게이트(14)와 드레인, 게이트(14)와 소스 간의 캐패시턴스가 클 수 밖에 없다. 상기 소스로부터 드레인으로 전달되는 전하량은 상기 드레인 부분에 형성되는 큰 용량의 캐패시터로 인하여 컨버젼스 게인(convergence gain)이 줄어들 수 밖에 없는 문제점이 존재한다.
본 발명은 이미지 센서의 픽셀 구조에 관한 것으로 플로팅 확산노드(FD) 영역과 전기적으로 연결되어 있는 트랜지스터의 캐패시터를 최소화하여 전하의 컨버젼스 게인(conversion gain)을 최대화하기 위한 이미지 센서의 픽셀 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 주변에 절연 물질로 형성되는 사이드 월을 형성하는 단계; 및 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계-상기 반도체 기판의 하부에 도핑되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함하도록 서로 다른 각도로 각각 주입됨-를 포함하는 트랜지스터 제조 공정을 제공할 수 있다.
본 발명의 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서, 반도체 기판에 질화막을 증착한 후, 질화막의 일부를 상기 반도체 기판이 노출되도록 패터닝하여 질화막 마스크를 형성하고, 상기 질화막 마스크를 이용하여 반도체 기판을 식각하여 홀을 형성하는 단계; 상기 홀의 측벽에 사이드 월을 형성하는 단계; 상기 반도체 기판을 소정의 깊이로 식각하고 상기 반도체 기판 하부에 이온층을 형성하는 단계; 상기 홀의 표면에 게이트 산화막을 형성하고 상기 홀의 상부에 게이트를 형성하는 단계; 상기 사이드 월을 제거하고 절연막으로 구성된 게이트 사이드 월을 형성하는 단계; 및 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계를 포함하는 트랜지스터 제조 공정을 제공할 수 있다.
여기에서, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 복수회 연속하여 반복 주입함으로써 n- 이온을 반도체 기판 하부에 깊게 주입할 수 있다.
또한, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 4회 연속하여 반복 주입할 수 있다.
또한, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 서로 다른 각도를 통해 주입함으로써 상기 게이트와 소스 또는 게이트와 드레인 사이의 캐패시턴스를 줄이거나, 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입하는 것 중 어느 하나에 의해 이루어질 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 주변에 절연 물질로 형성되는 사이드 월을 형성하는 단계; 및 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계-상기 반도체 기판의 하부에 도핑되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-를 포함하는 트랜지스터 제조 공정을 제공할 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 상부에 상기 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함하도록 서로 다른 각도로 각각 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 내의 소정 부분에 리세스되어 형성된 홀; 상기 홀 하부 표면 소정 부분에 형성되는 게이트 산화막; 상기 게이트 산화막 상부에 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 반도체 기판 내의 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함함-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
여기에서, 상기 트랜지스터는 플로팅 확산노드(FD)과 연결된 드라이브 트랜지스터(Dx)일 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 상부에 상기 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
본 발명의 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서, 반도체 기판에 질화막을 증착한 후, 질화막의 일부를 상기 반도체 기판이 노출되도록 패터닝하여 질화막 마스크를 형성하고, 상기 질화막 마스크를 이용하여 반도체 기판을 식각하여 홀을 형성하는 단계; 상기 홀의 측벽에 사이드 월을 형성하는 단계; 상기 반도체 기판을 소정의 깊이로 식각하고 상기 반도체 기판 하부에 이온층을 형성하는 단계; 상기 홀의 표면에 게이트 산화막을 형성하고 상기 홀의 상부에 게이트를 형성하는 단계; 상기 사이드 월을 제거하고 절연막으로 구성된 게이트 사이드 월을 형성하는 단계; 및 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계를 포함하는 트랜지스터 제조 공정을 제공할 수 있다.
여기에서, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 복수회 연속하여 반복 주입함으로써 n- 이온을 반도체 기판 하부에 깊게 주입할 수 있다.
또한, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 4회 연속하여 반복 주입할 수 있다.
또한, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 서로 다른 각도를 통해 주입함으로써 상기 게이트와 소스 또는 게이트와 드레인 사이의 캐패시턴스를 줄이거나, 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입하는 것 중 어느 하나에 의해 이루어질 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 주변에 절연 물질로 형성되는 사이드 월을 형성하는 단계; 및 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계-상기 반도체 기판의 하부에 도핑되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-를 포함하는 트랜지스터 제조 공정을 제공할 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 상부에 상기 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함하도록 서로 다른 각도로 각각 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 내의 소정 부분에 리세스되어 형성된 홀; 상기 홀 하부 표면 소정 부분에 형성되는 게이트 산화막; 상기 게이트 산화막 상부에 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 반도체 기판 내의 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함함-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
여기에서, 상기 트랜지스터는 플로팅 확산노드(FD)과 연결된 드라이브 트랜지스터(Dx)일 수 있다.
본 발명의 또 다른 측면에 의하면, 이미지 센서를 구성하는 트랜지스터에 있어서, 상기 트랜지스터의 기반을 구성하는 반도체 기판; 상기 반도체 기판 상부에 상기 반도체 기판과 단차가 없도록 형성되는 게이트; 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및 상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터를 제공할 수 있다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 본 발명은 이하 제시되는 실시예에 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 범위 내에서 구성요소의 부가, 한정, 삭제, 추가 등에 의하여 동일 범위의 발명이 제시될 수 있을 것이다.
이하 도 3 내지 도 4를 바탕으로 반도체 기판을 식각하여 홀을 형성하고, 상기 홀의 내부에 게이트가 형성되는 트랜지스터의 제조 공정 및 구성를 설명하며, 도 5 내지 도 6을 기초로 평평한 반도체 기판 위에 게이트가 형성되는 트랜지스터의 제조 공정 및 구성을 설명한다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 단면을 도시한 도면이다.
도 3을 참조하면, 전체 회로의 지지대 역할을 담당하는 단결정 실리콘 웨이퍼인 p형 기판과, 고농도로 도핑된 n+ 이온(129) 영역과, 저농도로 도핑된 n- 이온(128) 영역과 상기 기판의 표면 위에 전기적인 절연 특성이 양호한 얇은(0.02~0.1㎛2) 이산화 실리콘(SiO2)층이 성장되어 있으며, 상기 층이 소스와 드레인 영역 사이의 면적을 덮고 있다. 이 산화층 위에 금속이 증착되어 소자의 게이트(gate electrode)(126)를 형성하고 있다. 상기 게이트(126)의 외측면을 산화막인 사이드 월이 감싸고 있다.
상기 고농도로 도핑된 n+ 이온(129) 영역은 저농도로 도핑된 상기 n- 이온(128) 영역 내부에 포함되어 형성됨으로써, 상기 게이트(126)와 드레인, 게이트 (126)와 소스 사이의 캐패시턴스를 대폭 줄이게 된다. 이에 대해서는 이하 상세히 설명한다.
상기 이미지 센서는 반도체 기판(121)에 의해 형성된 하부의 p 형 기판과 그 위에 형성되는 인헨스먼트 층(미도시)을 포함한다. 상기 이미지 센서의 하부 기판 일부분에 웰이 형성된다. 상기 웰의 표면 도핑 농도는 최소한 1 X 1016 원자/cm3 가 된다. 일반적으로 상기 p형 기판에 다른 CMOS 장치들을 형성하기 위해서, 상기 웰의 깊이는 일반적으로 인핸스먼트 층의 깊이보다 얇게 형성된다. 상기 인핸스먼트 층의 깊이는 약 2-4 마이크론 정도이다.
상기 이미지 센서의 광 감지소자 또는 영상포착 소자는 n형 전도영역을 포함한다. 상기 n형 전도영역은 p형 하부 기판과 p-n 접속부를 형성한다. 상기 p-n 접속부는 적색 파장들내에 있는 빛을 쉽게 감지하기 위해서 기판의 표면으로부터 약 0.5 마이크론이 되는 곳에 형성된다. 상기 n형 전도 영역은 n- 이온(128)으로 가볍게 도핑된 부분과, n+ 이온(129)으로 고농도로 도핑된 부분을 포함하며, 상기 n+ 이온(129)과 n- 이온(128) 영역의 제조 공정에 따라, 상기 게이트(126)와 드레인, 게이트(126)와 소스 사이의 캐패시턴스가 달라지게 된다.
전달 트랜지스터(Tx), 즉 CMOS 트랜지스터는 n형 전도영역의 부근에 형성된다. 그러므로, 상기 n형 전도영역의 한 부분은 트랜지스터의 소스를 형성하게 된다. 상기 n형 전도영역은 마스크 작업을 통해 형성된다. 상기 마스크는 트랜지스터의 게이트(126)의 한 부분을 포함하고 있으며, 트랜지스터의 게이트(126)에 이르는 부분의 표면의 부분을 노출시키는 구멍을 가지고 있다.
LDD 구조의 트랜지스터는 사이드 월(Sidewall) 형성 전에 LDD n- 이온(128)을 이온 주입하기 때문에 게이트(126)-드레인 또는 게이트(126)-소스 간의 캐패시턴스가 커질 수 밖에 없다. 이 문제를 해결하기 위하여 사이드 월 형성 후에 n+ 이온(129)을 주입하는 단계에서 연속적으로 4회 반복(rotation)하면서 n- 이온(128)을 게이트(126) 아래로 깊게 주입 하거나 또는 상기 n- 이온(128)의 주입 각을 상대적으로 크게 하고, 상기 n+ 이온(129)은 기존 조건 대로 주입한다면 종래 공정을 통해 제작된 트랜지스터의 물리적 특성은 유지하면서 게이트(126)와 드레인, 게이트(126)와 소스 간의 오버랩(overlap) 캐패시턴스를 크게 줄일 수 있다. 따라서 플로팅 확산노드(FD) 영역의 총 캐패시터도 크게 줄어든다. 상기 플로팅 확산노드(FD) 영역의 총 캐패시터가 줄어들면서 컨버젼스 게인(conversion Gain)을 크게 증가시킬 수 있다.
특히 상기 플로팅 확산노드(FD)과 연결된 드라이브 트랜지스터(Dx)에서 발생하는 캐패시턴스를 최소하기 위해 상기 드라이브 트랜지스터는(Dx)는 전형적인 LDD 구조의 트랜지스터 제조 공정을 채택하는 대신 n+ 이온(129)을 주입하는 단계에서 n+ 이온(129) 과 n- 이온(128)을 반도체 기판(121)에 주입하여 게이트(126)-드레인 게이트(126)-소스 간의 캐패시턴스를 줄이게 된다. 상기 n+ 이온(129) 및 n- 이온(128) 주입 단계에서 농도가 낮은 이온을 주입할 경우에는 농도가 높은 이온을 주입할 경우보다 에너지(energy)를 크게 하여 주입하거나 틸트(tilt) 각을 크게 하여 농도가 낮은 조건에서 게이트(126)와 오버랩(overlap)이 최소화 되도록 조절한다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 제조공정을 표현한 도면이다.
도 4를 참조하면, 도 4a와 같이 반도체 기판(121) 상에 질화막을 증착하여 절연막(122)을 형성한 후, 게이트(126) 패턴을 형성하기 위하여 게이트(126) 영역보다 LDD길이 만큼씩 더 넓은 영역의 포토 레지스트 패턴을 절연막(122) 상에 형성하고 이 패턴을 마스크로 하여서 패턴 하부의 절연막(122)을 상기 반도체 기판(121)이 노출되도록 식각하여 절연막 마스크를 형성한다. 그러므로, 상기 반도체 기판(121)은 소정의 게이트(126) 영역과 상기 게이트(126) 영역의 양측으로 LDD길이의 2배만큼을 합친 영역이 외부로 노출된다. 게이트 패턴을 실제 길이보다 (2×LDD 길이)만큼 길게 형성하기 때문에 공정완료 후 제조되는 게이트(126)는 포토 공정의 한계보다 훨씬 작은 크기로 형성될 수 있다. 상기 포토 레지스트 제거 후, 절연막 마스크를 이용하여서 반도체 기판(121)의 노출된 부분을 소정 깊이로 식각하여 홀(123)을 형성한다. 상기 홀(123)은 노출부위의 반도체 기판(121)을 기판과 n- 이온(128)/n+ 이온(129)의 접합 깊이만큼 식각함으로써 형성되는 데, 식각하는 깊이는 약 0.1μm정도가 된다.
다음으로, 상기 홀(123)의 표면을 포함하는 반도체 기판(121) 상에 CVD 방법으로 산화막을 증착한 후 에치백하여 상기 홀(123)의 측벽을 따라 절연막(122) 보다 높게 사이드 월(125)을 형성한다. 그러므로, 상기 반도체 기판(121)은 상기 사이드 월(125)에 의하여 상기 홀(123)의 중앙의 게이트(126)가 형성될 부분만 노출된다.
이어서 상기 사이드 월(125)을 이용하여서 반도체 기판(121)의 홀(123)저부를 약 0.1μm정도 깊이로 리세스 식각하여 새로운 홀(123)을 형성한다. 상기 홀(123)을 장비의 식각 한계의 폭을 갖도록 형성하였다면 상기 사이드 월(125)을 이용하여서 반도체 기판(121)의 상기 홀(123) 저부를 리세스 식각하여 형성된 새로운 홀(123)은 장비의 식각 한계 이하의 폭을 갖게 될 수 있다.
그리고 펀치쓰루(punch-through) 스톱 이온층을 형성하기 위한 이온주입을 실시하여 게이트(126)를 형성할 영역 즉, 반도체 기판(121)의 홀(123)의 하부에 이온층(미도시)을 형성한다. 이때 펀치쓰루 스톱을 위한 이온주입이 채널영역에서만 실시되므로써 기생 캐패시턴스(n+/p)가 n+ 이온(129) 밑에 발생하지 않도록 하기 위한 것이다. 다음으로 산화공정을 통해 홀(123)과 사이드 월(125)의 표면에 게이트 산화막(124)을 형성한다.
그리고 도 4b와 같이 홀(123)에 폴리실리콘을 채워서 반도체 기판(121)의 표면 보다 높게 게이트(126)를 형성한다. 이때, 게이트(126)는 장비의 식각 한계 이하의 폭을 갖는 리세스 식각된 홀(123) 내에 형성되므로 게이트(126)의 길이는 장비의 식각 한계 이하의 폭을 가질 수 있다.
도 4c와 같이 습식 식각으로 기판 상부의 질화막(122) 및 산화막 사이드 월(125)을 순차적으로 제거한다. 이때, 상기 산화막 사이드 월(125)이 제거된 부분에 홈이 형성된다.
다음 공정은 상기 홈 내에 산화막으로 게이트 사이드 월(127)구조를 형성하는 것이다. 종래 n- 이온(128)을 주입한 뒤 게이트 사이드 월(127)이 형성되어 게이트(126)와 드레인, 게이트(126)와 소스 간의 캐패시턴스가 증가되는 문제점이 있었으나, 상기 게이트 사이드 월(127)을 먼저 형성함으로써, 총 캐패시턴스를 최소화할 수 있다.
다음 공정은 상기 반도체 기판(121)에 n형의 불순물을 저농도로 이온 주입하여 홈의 저면에 LDD구조를 이루는 n- 이온(128) 영역의 저농도 소스 및 드레인 영역(128)을 형성한다. 끝으로 n+ 이온(129)을 주입하여 고농도 소스 및 드레인 영역(129)을 만든다.
본 발명은 트랜지스터의 제조 공정을 변경함으로써 정션 캐패시턴스를 감소시킬 수 있다. 즉 본 발명의 사상에 따른 트랜지스터의 제조공정을 통하여 n 이온으로 도핑된 반도체 기판(121) 아래 기생 캐패시턴스를 줄임으로써 소자의 동작속도가 개선되는 장점이 있다.
도 5는 본 발명의 다른 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 단면을 도시한 도면이다.
상기 도 5를 참조하면, 전체 회로의 기초가 되는 단결정 실리콘 웨이퍼인 p형 기판과, 고농도로 도핑된 n+ 이온(129) 영역과, 저농도로 도핑된 n- 이온(128) 영역과 상기 기판의 표면 위에 전기적인 절연 특성이 양호한 얇은(0.02~0.1㎛)2 이산화 실리콘(SiO2)층이 성장되어 있다. 이 산화층 위에 게이트(gate electrode)(126) 소자가 형성되며, 상기 게이트(126) 소자의 외측면을 산화막인 게이트 사이드 월(127)이 감싸고 있다.
상기 고농도로 도핑된 n+ 이온(129) 영역은 저농도로 도핑된 상기 n- 이온(128) 영역 내부에 포함되어 형성됨으로써, 상기 게이트(126)와 드레인, 게이트(126)와 소스 사이의 캐패시턴스를 대폭 줄이게 된다.
상기 이미지 센서의 광 감지소자 또는 영상포착 소자는 n형 전도영역을 포함한다. 상기 n형 전도영역은 p형 하부 기판과 p-n 접속부를 형성한다. 상기 p-n 접속부는 적색 파장들 내에 있는 빛을 쉽게 감지하기 위해서 기판의 표면으로부터 약 0.5 마이크론이 되는 곳에 형성된다.
상기 n형 전도 영역은 n- 이온(128)으로 가볍게 도핑된 부분과, n+ 이온(129)으로 고농도로 도핑된 부분을 포함하며, 상기 n+ 이온(129)과 n- 이온(128) 영역의 제조 공정에 따라, 상기 게이트(126)와 드레인, 게이트(126)와 소스 사이의 캐패시턴스가 달라지게 된다.
상기 n형 전도영역의 일측은 트랜지스터의 소스를 형성하며, 타측은 드레인을 형성하게 된다. LDD 구조의 트랜지스터는 게이트 사이드 월(Sidewall)(127) 형성 전에 상기 반도체 기판(121)에 LDD n- 이온(128)을 이온 주입하기 때문에 게이트(126)-드레인 또는 게이트(126)-소스 간의 캐패시턴스가 커질 수 밖에 없다. 이 문제를 해결하기 위하여 본 발명은 상기 게이트 사이드 월(127) 형성 후에 n+ 이온(129)을 주입하는 단계에서 연속적으로 4회 반복(rotation)하면서 n- 이온(128)을 게이트(126) 아래로 깊게 주입 하거나 또는 상기 n- 이온(128)의 주입 각을 상대적 으로 크게 하고, 상기 n+ 이온(129)은 기존 조건 대로 주입한다면 종래 공정을 통해 제작된 트랜지스터의 물리적 특성은 유지하면서 게이트(126)와 드레인, 게이트(126)와 소스 간의 오버랩(overlap) 캐패시턴스를 크게 줄일 수 있다. 따라서 플로팅 확산노드(FD) 영역의 총 캐패시터도 크게 줄어든다. 상기 플로팅 확산노드(FD) 영역의 총 캐패시터가 줄어들면서 컨버젼스 게인(conversion Gain)을 크게 증가시킬 수 있다.
특히 상기 플로팅 확산노드(FD)과 연결된 드라이브 트랜지스터(Dx)에서 발생하는 캐패시턴스를 최소하기 위해 상기 드라이브 트랜지스터는(Dx)는 전형적인 LDD 구조의 트랜지스터 제조 공정을 채택하는 대신 n+ 이온(129)을 주입하는 단계에서 n+ 이온(129) 과 n- 이온(128)을 반도체 기판(121)에 주입하여 게이트(126)-드레인 게이트(126)-소스 간의 캐패시턴스를 줄이게 된다.
상기 n+ 이온(129) 및 n- 이온(128) 주입 단계에서 농도가 낮은 이온을 주입할 경우에는 농도가 높은 이온을 주입할 경우보다 에너지(energy)를 크게 하여 주입하거나 틸트(tilt) 각을 크게 하여 농도가 낮은 조건에서 게이트(126)와 오버랩(overlap)이 최소화 되도록 조절한다. 상기 상기 n+ 이온(129)은 n- 이온(128)에 포함되도록 형성되며, 이는 깊이 뿐만 아니라 넓이 면에서도 n- 이온(128)이 n+ 이온(129)을 포함하게 된다.
도 6은 본 발명의 다른 실시예에 따른 이미지 센서를 구성하는 트랜지스터의 제조공정을 표현한 도면이다.
상기 도 6을 참조하면, 도 6a와 같이 반도체 기판(121)의 식각 없이 게이트(126)는 상기 반도체 기판(121) 상에 형성된다. 다음 도 6b와 같이 상기 반도체 기판(121) 상에 형성되는 상기 게이트(126)의 측벽에 게이트 사이드 월(127)을 형성한다. 이어서 도 6c와 같이 상기 게이트 사이드 월(127) 저부에 고농도의 n+ 이온(129)와 저농도의 n- 이온(128)을 주입한다. 이로써, 반도체 기판(121)의 게이트(126) 하부에 이온층이 형성된다. 종래 n- 이온(128)을 주입한 뒤 게이트 사이드 월(127)이 형성되어 게이트(126)와 드레인, 게이트(126)와 소스 간의 캐패시턴스가 증가되는 문제점이 있었으나, 상기 게이트 사이드 월(127)을 먼저 형성하고 n+ 이온(129)과 n- 이온(128)을 주입함으로써, 총 캐패시턴스를 최소화할 수 있다.
즉, 상기 반도체 기판(121)에 n형의 불순물을 저농도로 이온 주입하여 홈의 저면에 LDD구조를 이루는 n- 이온(128) 영역의 저농도 소스 및 드레인 영역(128)을 형성한다. 끝으로 n+ 이온(129)을 주입하여 고농도 소스 및 드레인 영역(129)을 만든다.
도 7은 상기 도 6에서의 이미지 센서를 구성하는 트랜지스터를 도시한 평면도이다.
상기 도 7을 참조하면, 단결정 실리콘 웨이퍼인 p형 기판 상에 고농도로 도핑된 n+ 이온(129) 영역과, 저농도로 도핑된 n- 이온(128) 영역이 형성된다. 상기 n+ 이온(129)은 상기 n- 이온(128)에 깊이 뿐만 아니라 넓이 면에서도 포함되도록 형성되며, 이 때 상기 n- 이온(128)은 상기 기판 하부의 액티브 영역(active region) 과 일치하게 된다. 상기 액티브 영역 상부에 게이트(gate electrode)(126) 소자가 형성되며, 상기 게이트(126) 소자의 외측면을 산화막인 게이트 사이드 월이 감싸고 있다.
상기 저농도로 도핑된 상기 n- 이온(128) 영역은 고농도로 도핑된 n+ 이온(129) 영역에 비하여 주입 에너지가 커 접합 깊이가 깊을 수도 있으며, 상기 도 7에서와 같이 평면도상 보다 큰 면적을 가지게 된다.
본 발명은 트랜지스터의 제조 공정을 변경함으로써 정션 캐패시턴스를 감소시킬 수 있다. 즉 본 발명의 사상에 따른 트랜지스터의 제조공정을 통하여 n 이온으로 도핑된 반도체 기판(121) 아래 기생 캐패시턴스를 줄임으로써 소자의 동작속도가 개선되는 장점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명은 이미지 센서의 픽셀 구조에 관한 것으로 플로팅 확산노드(FD) 영역과 전기적으로 연결되어 있는 트랜지스터의 캐패시터를 최소화하여 전하의 컨버젼스 게인(conversion gain)을 최대화하기 위한 이미지 센서의 픽셀 구조 및 그 제조 방법을 제공하는 효과가 있다.
Claims (10)
- 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서,반도체 기판 상에 게이트를 형성하는 단계;상기 게이트의 주변에 절연 물질로 형성되는 사이드 월을 형성하는 단계; 및상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계-상기 반도체 기판의 하부에 도핑되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함하도록 서로 다른 각도로 각각 주입됨-를 포함하는 트랜지스터 제조 공정.
- 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서,반도체 기판에 질화막을 증착한 후, 질화막의 일부를 상기 반도체 기판이 노출되도록 패터닝하여 질화막 마스크를 형성하고, 상기 질화막 마스크를 이용하여 반도체 기판을 식각하여 홀을 형성하는 단계;상기 홀의 측벽에 사이드 월을 형성하는 단계;상기 반도체 기판을 소정의 깊이로 식각하고 상기 반도체 기판 하부에 이온층을 형성하는 단계;상기 홀의 표면에 게이트 산화막을 형성하고 상기 홀의 상부에 게이트를 형성하는 단계;상기 사이드 월을 제거하고 절연막으로 구성된 게이트 사이드 월을 형성하는 단계; 및상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계를 포함하는 트랜지스터 제조 공정.
- 제 1항 또는 제 2항에 있어서,상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 복수회 연속하여 반복 주입함으로써 n- 이온을 반도체 기판 하부에 깊게 주입하는 것을 특징으로 하는 트랜지스터 제조 공정.
- 제 3항에 있어서,상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 4회 연속하여 반복 주입하는 것을 특징으로 하는 트랜지스터 제조 공정.
- 제 2항에 있어서,상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계는, 상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 서로 다른 각도를 통해 주입함으로써 상기 게이트와 소스 또는 게이트와 드레인 사이의 캐패시턴스를 줄이거나, 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입하는 것 중 어느 하나에 의해 이루어지는 것을 특징으로 하는 트랜지스터 제조 공정.
- 이미지 센서를 구성하는 트랜지스터의 제조 공정에 있어서,반도체 기판 상에 게이트를 형성하는 단계;상기 게이트의 주변에 절연 물질로 형성되는 사이드 월을 형성하는 단계; 및상기 반도체 기판의 하부에 저농도의 n- 이온과 고농도의 n+ 이온을 도핑하는 단계-상기 반도체 기판의 하부에 도핑되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-를 포함하는 트랜지스터 제조 공정.
- 이미지 센서를 구성하는 트랜지스터에 있어서,상기 트랜지스터의 기반을 구성하는 반도체 기판;상기 반도체 기판 상부에 형성되는 게이트;상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함하도록 서로 다른 각도로 각각 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터.
- 이미지 센서를 구성하는 트랜지스터에 있어서,상기 트랜지스터의 기반을 구성하는 반도체 기판;상기 반도체 기판 내의 소정 부분에 리세스되어 형성된 홀;상기 홀 하부 표면 소정 부분에 형성되는 게이트 산화막;상기 게이트 산화막 상부에 형성되는 게이트;상기 반도체 기판 내의 상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 저농도의 n- 이온은 고농도로 도핑된 n+ 이온을 포함함-을 포함하는 것을 특징으로 하는 트랜지스터.
- 제 7항 또는 제 8항에 있어서,상기 트랜지스터는 플로팅 확산노드(FD)과 연결된 드라이브 트랜지스터(Dx)인 것을 특징으로 하는 트랜지스터.
- 이미지 센서를 구성하는 트랜지스터에 있어서,상기 트랜지스터의 기반을 구성하는 반도체 기판;상기 반도체 기판 상부에 형성되는 게이트;상기 게이트 주변에 절연 물질로 형성되는 게이트 사이드 월; 및상기 게이트의 양측에 형성되는 소스와 드레인-상기 소스와 드레인에 주입되는 상기 저농도의 n- 이온은 고농도의 n+ 이온보다 에너지(energy)를 크게 하여 주입됨-을 포함하는 것을 특징으로 하는 트랜지스터.
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| KR1020050032802A KR100788483B1 (ko) | 2005-04-20 | 2005-04-20 | 이미지 센서의 픽셀 구조 및 그 제조 방법 |
Applications Claiming Priority (1)
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| KR1020050032802A KR100788483B1 (ko) | 2005-04-20 | 2005-04-20 | 이미지 센서의 픽셀 구조 및 그 제조 방법 |
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Citations (1)
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Non-Patent Citations (2)
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| 일본 공개특허공보 평07-007147호(1995.01.10) |
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