KR20070044680A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 화질불량을 억제할 수 있는 차폐 전극을 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 교차되게 형성되어 화소 영역을 마련하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 폴리 실리콘형 박막 트랜지스터와; 상기 폴리 실리콘형 박막 트랜지스터와 접속되며 투명 도전막으로 형성되는 화소 전극과; 상기 화소 전극과 동일 평면 상에 동일 금속으로 형성되며 상기 화소 전극과 수평 전계를 이루는 공통 전극과; 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나의 신호라인과 상기 화소 전극 사이에 형성되며 상기 공통 전극과 중첩되는 차폐 전극을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 종래 수평 전계형 액정 표시 패널을 나타내는 단면도.
도 2는 본 발명의 제1 실시 예에 따른 수평 전계형 박막 트랜지스터 기판을 나타내는 평면도.
도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.
도 4a 및 도 4b는 도 3에 도시된 차폐 전극의 다른 형태를 나타내는 단면도.
도 5a 및 도 5b는 종래와 본 발명에 따른 박막 트랜지스터 기판의 액정 배열을 나타내는 도면.
도 6a 내지 도 6f는 도 3에 도시된 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도.
도 7은 본 발명의 제2 실시 예에 따른 수평 전계형 박막 트랜지스터 기판을 나타내는 평면도.
도 8은 도 7에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 라인 104 : 데이터 라인
106 : 게이트 전극 108 : 소스전극
110 : 드레인전극 111 : 버퍼막
112 : 게이트 절연막 114 : 활성층
118 : 보호막 119 : 층간 절연막
122 : 화소 전극 124 : 공통 전극
126 : 공통라인 130 : 차폐 전극
154, 158 : 콘택홀
본 발명은 수평 전계를 이용하는 박막 트랜지스터 기판에 관한 것으로, 특히 수직 크로스토크에 의한 화질불량을 억제할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
종래 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 상부기판 상에 형성된 공통 전극과 하부기판 상에 형성된 화소 전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
이에 따라, 최근에는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; IPS) 모드의 액정을 구동하여 160도 정도의 넓은 시야각을 가지는 수평 전계형 액정 표시 장치가 제안되었다.
수평 전계형 액정 표시 장치는 도 1에 도시된 바와 같이 액정(26)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(40) 및 칼러 필터 기판(30)을 구비한다.
칼라 필터 기판(30)에는 빛샘 방지를 위한 블랙 매트릭스(12)와, 칼러 구현을 위한 칼러 필터(14)와, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(40)에는 서로 교차되게 형성된 게이트 라인 및 데이터 라인(4)과, 그들의 교차부에 형성된 박막 트랜지스터와, 박막 트랜지스터와 접속된 화소 전극(22)과, 그 화소 전극(22)과 수평전계를 이루는 공통 전극(24)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막 트랜지스터 어레이가 하부기판(1) 상에 형성된다.
이러한 종래 수평 전계형 액정 표시 패널의 화소 전극(22) 및 공통 전극(24) 개구율을 높히기 위해 동일 평면 상에 투명 도전막으로 형성된다. 이 경우, 종래 수평 전계형 액정 표시 패널은 화소 전극(22)과 공통 전극(24) 사이에 기생 캐패시터가 형성되며, 박막 트랜지스터의 드레인 전극(10)과 데이터 라인(4) 사이에 기생 캐패시터가 형성된다. 특히, 블랙매트릭스(12)가 블랙 도전 금속으로 형성되는 경우 화소 전극(22)[공통 전극(24), 드레인 전극(10), 데이터 라인(4)]과 블랙매트릭스(12) 사이에도 기생캐패시터가 형성된다. 이러한 기생 캐패시터로 인해 화소 전극(22), 데이터 라인(4) 및 드레인 전극(10)에 공급되는 화소 전압 신호 및 공통 전극(24)에 공급되는 공통 전압 신호가 불안정해진다. 이로 인해 액정 배열이 균일해져 수직 크로스 토크가 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 전극 간에 형성되는 기생 커패시터의 용량을 감소시킴으로써 액정 트위스트 현상을 방지하여 화질불량을 억제할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 교차되게 형성되어 화소 영역을 마련하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 폴리 실리콘형 박막 트랜지스터와; 상기 폴리 실리콘형 박막 트랜지스터와 접속되며 투명 도전막으로 형성되는 화소 전극과; 상기 화소 전극과 동일 평 면 상에 동일 금속으로 형성되며 상기 화소 전극과 수평 전계를 이루는 공통 전극과; 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나의 신호라인과 상기 화소 전극 사이에 형성되며 상기 공통 전극과 중첩되는 차폐 전극을 구비하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막 트랜지스터는 상기 게이트 라인과 접속되며 게이트 절연막 상에 형성된 게이트 전극과; 상기 게이트 전극을 덮도록 형성된 층간 절연막 상에 상기 데이터 라인과 접속된 소스 전극과; 상기 층간 절연막 상에 상기 화소 전극과 접속된 드레인 전극과; 상기 게이트 전극과 중첩된 채널 영역, 상기 소스 전극과 접속된 소스 영역, 상기 드레인 전극과 접속된 드레인 영역을 가지는 폴리 실리콘형 액티브층을 포함하는 것을 특징으로 한다.
상기 차폐 전극은 상기 데이터 라인과 화소 전극 사이의 상기 게이트 절연막 상에 형성되며 상기 게이트 전극과 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 한다.
상기 차폐 전극은 상기 데이터 라인과 화소 전극 사이의 상기 액티브층이 형성된 기판 상에 상기 액티브층과 동일 재질로 형성되는 것을 특징으로 한다.
상기 차폐 전극은 상기 데이터 라인과 화소 전극 사이의 상기 액티브층이 형성된 기판 상에 상기 액티브층과 동일 재질로 동일 평면 상에 형성되는 제1 차폐 전극과; 상기 데이터 라인과 화소 전극 사이의 상기 게이트 절연막 상에 상기 게이트 전극과 동일 재질로 형성되는 제2 차폐 전극을 포함하는 것을 특징으로 한다.
상기 차폐 전극은 상기 데이터 라인과 중첩되는 공통 전극 이하의 폭으로 상 기 데이터 라인과 중첩되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 폴리 실리콘형 액티브층을 형성하는 단계와; 상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 전극, 게이트 라인 및 차폐 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와; 상기 제1 도전 패턴군을 덮도록 층간 절연막을 형성하는 단계와; 상기 층간 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와; 상기 제2 도전 패턴군을 덮도록 보호막을 형성하는 단계와; 상기 보호막 상의 상기 화소 영역에 화소 전극을 형성함과 아울러 상기 화소 영역에서 상기 화소 전극과 수평 전계를 이루며 상기 차폐 전극과 인접한 상기 데이터 라인과 중첩되게 형성되는 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막 트랜지스터 기판의 제조방법은 상기 기판 상에 폴리 실리콘형 액티브층을 형성시 상기 액티브층과 동일 재질로 동일 평면 상에 보조 차폐 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 차폐 전극을 형성하는 단계는 상기 데이터 라인과 중첩되는 공통 전극 이하의 폭으로 상기 데이터 라인과 중첩되게 상기 차폐 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 8을 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 수평 전계형 박막 트랜지스터 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 수평 전계형 박막 트랜지스터는 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(124)과, 데이터 라인(104)과 화소 전극(122) 사이에 위치하는 차폐 전극(130)을 구비한다.
박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 화소 전압 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이러한 박막 트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다.
게이트 라인(102)과 접속된 게이트 전극(106)은 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)과 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역 (114D) 각각과 접속된다. 또한, 액티브층(114)은 하부 기판(101) 위에 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D)을 포함하도록 형성된다. 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
화소 전극(122)은 보호막(118)을 관통하는 콘택홀(120)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 공통 전극(124)과 나란하게 형성된 제1 및 제2 화소부(122a,122b)와, 제1 및 제2 화소부(122a,122b) 사이에 형성되며 드레인 전극(110)과 접속된 제3 화소부(122c)를 구비한다. 이러한 화소 전극(122)은 개구율 향상을 위하여 ITO 등의 투명금속으로 형성된다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(124)은 화소 전극의 제1 및 제2 화소부(122a,122b) 사이에 그들과 나란하게 형성된다. 또한, 공통 전극(124)은 데이터 라인(104)보다 넓은 폭으로 데이터 라인(104)과 중첩되게 형성된다. 이와 같이 데이터 라인(104)보다 넓은 폭으로 형성되는 공통 전극(124)에 의해 액정은 데이터 라인(104)의 화소 전압 신호로부터 받는 영향이 감소되고, 게이트 라인(102)의 게이트신호로부터 받는 영향이 감소하게 된다. 이러한 공통 전극(124)은 개구율 향상을 위하여 ITO 등의 투명금속으로 형성된다.
이와 같은 박막 트랜지스터 기판은 박막 트랜지스터를 통해 화소 신호가 공 급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
차폐 전극(130)은 화소 전극(122)의 제1 및 제2 화소부(122a,122b) 각각과 데이터 라인(104) 사이에 공통 전극(124)과 중첩되게 형성됨과 아울러 공통라인(126)과 중첩되게 형성된다. 이러한 차폐 전극(130)은 게이트 절연막(112) 상에 게이트 라인(102) 및 게이트 전극(106)과 동일한 재질로 형성된다. 또는 도 4a에 도시된 바와 같이 버퍼막(111) 상에 액티브층(114)과 동일한 재질로 형성된다. 즉, 차폐 전극(130)은 n+불순물 또는 n- 불순물이 주입된 폴리 실리콘으로 형성된다. 또는 도 4b에 도시된 바와 같이 버퍼막(111) 상에 액티브층(114)과 동일한 재질로 형성되는 제1 차폐 전극(130a)과, 게이트 절연막(112) 상에 게이트 전극(106)과 동일한 재질로 형성되는 제2 차폐 전극(130b)으로 형성된다. 여기서, 제1 차폐 전극(130a)은 불순물이 주입되지 않은 폴리 실리콘으로 형성된다.
이 차폐 전극(130)에는 액정 구동시 기준이 되는 공통 전압(Vcom) 또는 그라운드 전압(GND)을 포함하는 바이어스전압이 공급된다. 이렇게 바이어스전압이 공급된 차폐 전극(130)은 데이터 라인(104)과 중첩되는 공통 전극(124)과 함께 데이터 라인(104)의 화소 전압 신호 및 게이트 라인(102)의 게이트신호를 차폐함으로써 데이터 라인(104)과 화소 전극(122) 간의 커플링 현상을 억제한다. 차폐 전극 (130)은 층간 절연막(119)을 사이에 두고 데이터 라인(104)과 인접되게 형성됨으로써 종래보다 데이터 라인(104)의 화소 전압 신호를 차폐할 수 있는 차폐효과가 높아진다. 이러한 차폐 전극(130)에 의해 데이터 라인(104)과 중첩되는 공통 전극(124)의 폭을 줄일 수 있다. 예를 들어, 데이터 라인(104)을 끝단으로부터 화소 전극(122)쪽으로 신장되는 공통 전극(124)의 폭이 종래에는 약 10㎛이상인 반면, 본 발명에서는 약 3~5㎛, 바람직하게는 4㎛이다. 줄어든 공통 전극(124)에 의해 개구율이 종래에 비해 향상된다. 또한, 차폐 전극(130)은 박막 트랜지스터 기판과 칼라필터 기판 합착시 얼라인 마크로 이용가능하므로 합착 마진이 향상된다.
이와 같은 차폐 전극에 의해 데이터 라인과 화소 전극 사이의 위치하는 도 5a에 도시된 본 발명에 따른 액정은 도 5b에 도시된 종래 액정에 비해 액정의 트위스트 모션이 억제됨을 알 수 있다.
도 6a 내지 도 6f는 본 발명의 제1 실시 예에 따른 수평 전계형 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다. 여기서는 도 3에 도시된 구조를 예로 들어 설명하기로 한다.
도 6a를 참조하면, 하부기판(101) 상에 버퍼막(111)이 형성되며, 그 버퍼막(111) 상에 액티브층(114)층이 형성된다.
버퍼막(111)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(111) 상에 아몰퍼스-실리콘을 증착한 후 그 아몰퍼스-실리콘을 레이져로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 6b를 참조하면, 액티브층(114)이 형성된 버퍼막(111) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106), 게이트 라인(102) 및 차폐 전극(130)을 포함하는 제1 도전 패턴군이 형성된다.
게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(111) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106), 게이트 라인(102) 및 차폐 전극(130)을 포함하는 제1 도전 패턴군은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 게이트 전극(106)과 비중첩된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 6c를 참조하면, 제1 도전 패턴군이 형성된 게이트 절연막(112) 상에 층간 절연막(119)이 형성되고, 층간 절연막(119) 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(154S, 154D)이 형성된다.
층간 절연막(119)은 제1 도전 패턴군이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(119) 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(154S, 154D)이 형성된다. 소스 및 드레인 콘택홀(154S, 154D)은 층간 절연막(119) 및 게이트 절연막(112)을 관통하여 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시킨다.
도 6d를 참조하면, 층간 절연막(119) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다.
데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 제2 도전 패턴군은 층간 절연막(119) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 콘택홀(154S, 154D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
도 6e를 참조하면, 제2 도전 패턴군이 형성된 층간 절연막(119) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 콘택홀(158)이 형성된다.
보호막(118)은 제2 도전 패턴군이 형성된 층간 절연막(119) 상에 포토 아크릴 등과 같은 유기 절연 물질 또는 무기 절연 물질이 전면 증착된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(118)을 관통하는 화소 콘택홀(158)이 형성된다. 화소 콘택홀(158)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시킨다.
도 6f를 참조하면, 보호막(118) 상에 화소 전극(122), 공통 라인(126) 및 공 통 전극(124)을 포함하는 제3 도전 패턴군이 형성된다.
화소 전극(122), 공통 라인(126) 및 공통 전극(124)을 포함하는 제3 도전 패턴군은 보호막(118) 상에 ITO 등의 투명 도전막을 증착한 후, 그 투명 도전막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 7은 본 발명의 제2 실시 예에 따른 수평 전계형 박막 트랜지스터 기판을 나타내는 평면도이며, 도 8은 도 7에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 7 및 도 8에 도시된 본 발명의 제2 실시 예에 따른 수평 전계형 박막 트랜지스터 기판은 도 2 및 도 3에 도시된 박막 트랜지스터 기판과 대비하여 차폐 전극이 데이터 라인과 중첩되게 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 7 및 도 8에 도시된 차폐 전극(130)은 데이터 라인(104)과 중첩되게 형성되어 데이터 라인(104)과 중첩되는 공통 전극(124)과 함께 데이터 라인(104)과 화소 전극(122) 간의 커플링 현상을 억제한다. 차폐 전극(130)은 층간 절연막(119)을 사이에 두고 데이터 라인(104)과 중첩되게 형성됨으로써 종래보다 데이터 라인(104)의 화소 전압 신호를 차폐할 수 있는 차폐효과가 높아진다. 이러한 차폐 전극(130)에 의해 데이터 라인(104)과 중첩되는 공통 전극(124)의 폭을 줄일 수 있다. 줄어든 공통 전극(124)에 의해 개구율이 종래에 비해 향상된다. 또한, 차폐 전극(122)은 박막 트랜지스터 기판과 칼라필터 기판 합착시 얼라인 마크로 이용가능하므로 합착 마진이 향상된다.
이와 같은 구조를 가지는 본 발명의 제2 실시예에 따른 수평 전계형 박막 트랜지스터 기판은 데이터 라인(104) 하부 영역에 데이터 라인(104) 이상의 폭을 가지는 차폐 전극(130)을 구비한다. 이러한 차폐 전극에 의해 액정의 트위스트 모션을 억제할 수 있다.
한편, 본 발명에 따른 수평 전계형 박막 트랜지스터 기판은 데이터 라인과 화소 전극 사이에 차폐 전극이 형성되는 것을 예로 들어 설명하였지만 이외에도 게이트 라인과 화소 전극 사이에도 차폐 전극이 형성가능하다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 데이터 라인과 화소 전극 사이에 형성되거나 데이터 라인과 중첩되는 차폐 전극을 구비한다. 이 차폐 전극에 의해 액정이 배향된 화소 영역에서 데이터 라인과 공통 전극, 화소 전극 및 드레인 전극과 상부 칼라필터 어레이 기판에 형성된 블랙 매트릭스 간에 형성되는 기생 커패시터를 억제함으로써, 액정의 트위스트 모션을 방지할 수 있게 된다. 결과적으로, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 액정의 트위스트 모션을 방지함으로써, 수직 크로스토크를 억제하고 화질불량을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 기판 상에 형성되는 게이트 라인과;
    상기 게이트 라인과 교차되게 형성되어 화소 영역을 마련하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 폴리 실리콘형 박막 트랜지스터와;
    상기 폴리 실리콘형 박막 트랜지스터와 접속되며 투명 도전막으로 형성되는 화소 전극과;
    상기 화소 전극과 동일 평면 상에 동일 금속으로 형성되며 상기 화소 전극과 수평 전계를 이루는 공통 전극과;
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나의 신호라인과 상기 화소 전극 사이에 형성되며 상기 공통 전극과 중첩되는 차폐 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘형 박막 트랜지스터는,
    상기 게이트 라인과 접속되며 게이트 절연막 상에 형성된 게이트 전극과;
    상기 게이트 전극을 덮도록 형성된 층간 절연막 상에 상기 데이터 라인과 접속된 소스 전극과;
    상기 층간 절연막 상에 상기 화소 전극과 접속된 드레인 전극과;
    상기 게이트 전극과 중첩된 채널 영역, 상기 소스 전극과 접속된 소스 영역, 상기 드레인 전극과 접속된 드레인 영역을 가지는 폴리 실리콘형 액티브층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 차폐 전극은,
    상기 데이터 라인과 화소 전극 사이의 상기 게이트 절연막 상에 형성되며 상기 게이트 전극과 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 차폐 전극은
    상기 데이터 라인과 화소 전극 사이의 상기 액티브층이 형성된 기판 상에 상기 액티브층과 동일 재질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 2 항에 있어서,
    상기 차폐 전극은
    상기 데이터 라인과 화소 전극 사이의 상기 액티브층이 형성된 기판 상에 상기 액티브층과 동일 재질로 동일 평면 상에 형성되는 제1 차폐 전극과;
    상기 데이터 라인과 화소 전극 사이의 상기 게이트 절연막 상에 상기 게이트 전극과 동일 재질로 형성되는 제2 차폐 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 차폐 전극은
    상기 데이터 라인과 중첩되는 공통 전극 이하의 폭으로 상기 데이터 라인과 중첩되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 상에 폴리 실리콘형 액티브층을 형성하는 단계와;
    상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 전극, 게이트 라인 및 차폐 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와;
    상기 제1 도전 패턴군을 덮도록 층간 절연막을 형성하는 단계와;
    상기 층간 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군을 형성하는 단계와;
    상기 제2 도전 패턴군을 덮도록 보호막을 형성하는 단계와;
    상기 보호막 상의 상기 화소 영역에 화소 전극을 형성함과 아울러 상기 화소 영역에서 상기 화소 전극과 수평 전계를 이루며 상기 데이터 라인과 중첩되는 공통 전극을 형성하는 단계를 포함하며,
    상기 차폐 전극은 상기 데이터 라인과 상기 화소 전극 사이에서 상기 공통 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 기판 상에 폴리 실리콘형 액티브층을 형성시 상기 액티브층과 동일 재질로 동일 평면 상에 보조 차폐 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 차폐 전극을 형성하는 단계는,
    상기 데이터 라인과 중첩되는 공통 전극 이하의 폭으로 상기 데이터 라인과 중첩되게 상기 차폐 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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