KR0156766B1 - 박막트랜지스터 및 그를 이용한 표시장치 - Google Patents

박막트랜지스터 및 그를 이용한 표시장치 Download PDF

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야스노리 미우라
마코토 시부사와
아츠시 스가하라
마사히로 세이키
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사토 후미오
가부시키가이샤 도시바`
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Abstract

본 발명은 광리크전류(I off)를 충분히 작게 억제하고 이에 따라 높은 ON/OFF 전류비를 달성하는것에 관한 것으로써, 박막트랜지스터(171)에 있어서, 게이트전극(131)의 윤곽선과 드레인전극(141)의 윤곽선의 교차점에서 게이트전극(131)의 윤곽선과 소스전극(151)의 윤곽선의 교차점에 이르는 최단간격중 적어도 하나의 간격이 게이트전극(131)의 윤곽선중 드레인전극(141)과 겹치는 부분과 소스전극(151)과 겹치는 부분의 최단간격보다 크게 구성되어 있는 것을 특징으로 한다.

Description

박막트랜지스터 및 그를 이용한 표시장치
제1도는 본 발명의 제1 실시예에 의한 액티브매트릭스형 액정표시 장치의 일부의 구조를 개략적을 나타내는 평면도.
제2도는 제1도에 나타내는 A-A'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제3도는 제1도에 나타내는 B-B'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제4도는 제1도에 나타내는 액티브매트릭스형 액정표시장치에 설치된 TFT를 설명하기 위한 것이고,
제4(a)도는 TFT의 구조를 개략적으로 나타내는 평면도.
제4(b)도는 TFT의 게이트전극의 구조를 개략적으로 나타내는 평면도.
제5도는 제1도에 나타내는 액티브매트릭스형 액정표시장치를 구동하는 신호의 파형을 나타내는 도면.
제6도는 제1도에 나타내는 액티브매트릭스형 액정표시장치의 한변형예의 구조를 개략적으로 나타내는 평면도.
제7도는 제1도에 나타내는 액티브매트릭스형 액정표시장치의 다른 변형예의 주요부를 개략적으로 나타내는 평면도.
제8도는 본 발명의 제2실시예에 의한 액티브매트릭스형 액정표시장치를 설명하기 위한 것이고,
제8(a)도는 액티브매트릭스형 액정표시장치의 일부의 구조를 개략적으로 나타내는 평면도.
제8(b)도는 제8(a)도에 나타내는 A-A'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제9도는 제8도에 나타내는 액티브매트릭스형 액정표시장치에 설치된 TFT를 설명하기 위한 것이고.
제9(a)도는 TFT의 구조를 개략적으로 나타내는 평면도.
제9(b)도는 제9(a)도에 나타내는 A-A'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제9(c)도는 제9(a)도에 나타내는 B-B'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제9(d)도는 TFT의 게이트전극의 구조를 개략적으로 나타내는 평면도.
제9(e)도는 채널보호막의 구조를 개략적으로 나타내는 평면도.
제10도는 광리크전류(I off)를 설명하기 위한 것이고,
제10(a)도는일반적인 TFT의 구조를 개략적으로 나타내는 평면도.
제10(b)도는 제10(a)도에 나타내는 A-A'선을 따르는 단면구조를 개략적으로 나타내는 단면도.
제11도는 제8도에 나타내는 TFT의 한 변형예를 나타내는 평면도.
제12도는 본 발명의 제3실시예에 의한 액티브매트릭스형 액정표시장치의 일부의 구조를 개략적으로 나타내는 평면도.
제13도는 제12도의 나타내는 TFT를 설명하기 위한 것이고,
제13(a)도는 주사선의 구조를 개략적으로 나타내는 평면도.
제13(b)도는 채널보호막의 구조를 개략적으로 나타내는 평면도.
제14도는 제12도에 나타내는 액티브매트릭스형 액정표시장치의 제조 공정을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
101,401,901 : 어레이기판 171,471,971 : TFT
181,481,981 : 화소전극 201,501 : 대향기판
211,511,1011 : 차광막
301,601,1101 : 액티브매트릭스형 액정표시장치
본 발명은 박막트랜지스터(이하 TFT라고 약칭한다) 및 그를 이용한 액티브매트릭스형 액정표시장치 등의 표시장체에 관한 것이다.
TFT는 여러 가지 디바이스의 구동회로에 있어서 스위치소자로써 널리 이용되고 있다. 예를 들면 액티브매트릭스형 액정표시장치에서는 각 표시화소가 이 TFT에 의해 선택된다.
일반적으로 TFT는 서로 떨어져 형성되는 소스전극 및 드레인전극과, 이 전극에 전기적으로 콘택트하여 형성되는 반도체막과, 이 반도체막상에 형성되는 게이트절연막과, 이 게이트절연막상에 형성되는 게이트전극을 가진다. 이 TFT는 소스 및 드레인전극상에 반도체막, 게이트절연막 및 게이트전극이 차례로 겹쳐지는 스태거형 또는 게이트전극상에 게이트절연막, 반도체막 및 소스, 드레인전극이 차례로 겹쳐지는 역스태거형과 같이 분류할 수 있다.
그런데 최근에는 TFT를보다 높은 주파수범위로 동작시키기 위해서 ON/OFF 전류비의 향상이 요구되고 있다. 이 때문에 소스 및 드레인전극사이의 반도체막부분에 상당하는 채널의 길이를 단축함으로써 ON/OFF전류비를 향상시키는 것이 시도되고 있다. TFT의 반도체막이 아몰퍼스 실리콘(a-Si:H)으로 대표되는 것과 같은 규화물반도체로 구성되는 경우 포토캐리어가 광입사에 의해 반도체막내에 발생한다. 채널길이의 단축은 ON전류(I on)를 증대시킬 수 있지만, 다른 쪽에서 포토캐리어의 이동을 용이하게 하기 위해 OFF전류, 즉 광리크전류(I off)도 증대시킨다. 따라서 ON/OFF전류비는 기대한 바와 같이 향상하지 않는다.
특히 액티브매트릭스형 액정표시장치에 있어서는 광리크전류(I off)의 발생이 직접 화소전극전위의 변동을 초래하고 표시화상의 표시품질을 악화시킨다.
이 때문에 종래에는 복수의 화소전극이 형성되는 어레이기판에 대향하여 배치된 대향기판측에는 크롬(Cr) 등의 금속재료로 이루어지는 차광층을 설치하는 것과 같은 연구가 실시되고 있다. 그러나 이것은 차광층표면으로부터의 반사광의 입사에 따라서 TFT의 반도체층내에 발생하는 포토캐리어 때문에 흐르는 광리크전류(I off)를 방지할 수 없다.
다른 수법으로 어레이기판측에 있어서 TFT의 상부 또는 하부에 인접한 차광층을 설치하는 것도 생각할 수 있지만 역시 본질적으로 광리크전류(I off)를 충분히 줄일 수 없다.
본 발명의 상술한 사정에 비추어 행해진 것으로, 입사광에 대해서 광리크전류(I off)가 줄어드는 TFT를 제공하는 것을 목적으로 하고 있다.
본 발명은 또 TFT의 광리크전류(I off)에 기인한 표시불량을 초래하는 일 없이 표시장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 또 광리크전류(I off)가 줄어드는 동시에 TFT의 게이트·소스 사이에 생기는 기생용량(Cgs) 또느 게이트·드레인사이에 생기는 기생용량(Cgd)이 줄어든 TFT를 제공하는 것을 목적으로 하고 있다.
본 발명은 또 TFT의 기생용량(Cgs)을 기초로하여 TFT가 ON상태에서 OFF상태로 전환되는 순간에 화소전극전위의 전위저하(ΔVp)를 줄이는 동시에, 광리크전류(I off)도 줄임으로써 플리커 등의 표시불량을 초래하는 일 없이 표시장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 박막트랜지스터는, 절연성기판상에 배치된 게이트전극, 게이트 전극상에 적어도 게이트절연막 및 반도체막을 통해서 적층된 소스전극 및 드레인전극을 구비하는 박막트랜지스터에 있어서, 게이트전극의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 게이트전극의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이 게이트전극의 윤곽선중 드레인전극과 겹쳐지는 부분과 소스전극과 겹쳐지는 부분과의 최단 간격보다 큰 것을 특징으로 하고 있다.
또한 본 발명의 박막트랜지스터는, 절연성 기판상에 배치된 게이트전극, 게이트전극상에 적어도 게이트절연막 및 반도체막을 통해서 적층된 소스전극 및 드레인전극을 구비하고 소정의 채널길이가 형성되어 이루어지는 박막 트랜지스터에 있어서, 게이트전극은 채널길이와 거의 평행방향으로 채널길이 보다도 긴 게이트길이를 가지는 게이트영역과, 적어도 게이트영역에서 게이트 길이와 거의 평행방향으로 연장되고, 드레인전극에 일부가 중복하는 드레인측 연장영역과 게이트영역에서 게이트길이와 거의 평행방향으로 연장되며, 소스전극에 일부가 중복하는 소스측 연장영역에서 선택된 어느 한쪽을 구비한 것을 특징으로 하고 있다.
본 발명의 표시장치는, 제1 절연성기판상에 배치된 주사선 및 신호선과, 주사선 및 신호선과 박막트랜지스터를 통해서 접속되는 화소전극을 구비한 제1전극기판과, 제2 절연성기판상에 대향전극을 구비한 제2 전극기판과, 제1 전극기판과 제2 전극기판과의 사이에 유지되는 광변조층을 구비한 표시 장치에 있어서, 박막트랜지스터는 주사선에 전기적으로 접속되는 게이트 전극상에 게이트절연막을 통해서 배치되는 반도체막, 이 반도체막과 신호선을 전기적으로 접속하는 드레인전극, 반도체막과 화소전극을 전기적으로 접속하는 소스전극을 구비하고, 게이트전극의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 게이트전극의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이 게이트전극의 윤곽선 중 드레인전극과 겹쳐지는 부분과 소스전극과 겹쳐지는 부분과의 최단간격보다 큰 것을 특징으로 하고 있다.
또한 본 발명의 박막트랜지스터는, 절연성기판상에 배치된 게이트전극, 게이트전극상에 게이트절연막을 통해서 배치되는 반도체막, 반도체막상에 배치된 채널길이를 결정하는 채널보호막, 반도체막에 전기적으로 접속되는 소스전극 및 드레인전극을 구비하는 박막트랜지스터에 있어서, 채널보호막은 반도체막과 적층되는 영역에 있어서는 게이트전극의 윤곽선과 거의 같거나 작게, 또 채널보호막의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 채널보호막의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이 채널보호막의 윤곽선 중 드레인전극과 겹쳐지는 부분과 소스전극과 겹쳐지는 부분과의 최단간격보다 큰 것을 특징으로 하고 있다.
또한 본 발명의 박막트랜지스터는, 절연성기판상에 배치된 게이트전극, 게이트전극상에 게이트절연막을 통해서 배치되는 반도체막, 반도체막상에 배치되는 채널보호막, 반도체막에 전기적으로 접속되는 소스전극 및 드레인 전극을 구비하는 박막트랜지스터에 있어서, 채널보호막은 채널길이를 결정하는 채널길이 결정영역과, 적어도 채널길이 결정영역에서 채널길이와 대략 평행방향으로 연장되고, 드레인전극과 중복하는 영역에 드레인전극보다도 작은 제1절개부를 가지는 드레인측 연장영역과, 채널길이 결정영역에서 채널길이와 대략 평행방향으로 연장되어 소스전극과 중복하는 영역에 소스전극보다도 작은 제2절개부를 가지는 소스측 연장영역에서 선택되는 한쪽을 구비하고, 게이트전극은 제1절개부 또는 제2절개부를 따르는 절개부를 구비한 것을 특징으로 하고 있다.
또 본 발명의 표시장치는, 제1절연성기판상에 배치되는 주사선 및 신호선과, 주사선 및 신호선과 박막트랜지스터를 통해서 접속되는 화소전극을 구비한 제1전극기판과, 제2절연기판상에 대향전극을 구비한 제2전극기판과, 제1전극기판과 제2전극기판과의 사이에 유지되는 광변조층을 구비한 표시장치에 있어서, 박막트랜지스터는 주사선에 접속되는 게이트 전극상에 게이트절연막을 통해서 배치되는 반도체막, 반도체막상에 배치되어 채널길이를 결정하는 채널보호막, 반도체막과 신호선을 전기적으로 접속하는 드레인전극 및 반도체막과 화소전극을 전기적으로 접속하는 소스전극을 구비하고, 채널보호막은 반도체막과 적층되는 영역에 있어서는 게이트전극의 윤곽선과 거의 같거나 작게, 또 채널보호막의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 채널보호막의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이 채널보호막의 윤곽선 중 드레인전극과 겹쳐지는 부분과 소스전극과 겹쳐지는 부분과의 최단간격보다 큰 것을 특징으로 하고 있다.
본 발명의 TFT에 의하면 게이트전극의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 게이트전극의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이, 게이트전극의 윤곽선 중 드레인 전극과 겹쳐지는 부분과 소스전극과 겹쳐지는 부분과의 최단간격보다 크게 형성되거나, 또는 게이트전극은 채널길이와 거의 평행방향으로 채널길이 보다도 긴 게이트길이를 가지는 게이트영역과, 적어도 게이트영역으로부터 게이트길이와 거의 평행방향으로 연장되어 드레인전극의 일부와 중복하는 드레인측 연장영역과, 게이트영역으로부터 게이트길이와 거의 평행방향으로 연장되어 소스전극의 일부와 중복하는 소스측 연장영역에서 선택된 어느 한쪽을 구비하고 있다.
이것에 의해 게이트전극자체가 종래에 비해서 큰 광차폐효과를 나타내고 TFT의 광리크전류(I off)를 줄이며 우수한 ON/OFF전류비를 얻을 수 있다. 또한 이 구성에 의하면, TFT의 게이트·소스간 기생용량(Cgs) 또는 게이트·드레인간 기생용량(Cgd)의 실효적인 증대를 초래하는 일도 없다.
따라서 이와같은 TFT가 이용된 액티브매트릭스형 액정표시장치에 의하면 TFT의 우수한 ON/OFF전류비가 얻어지는 것에서 그 고정밀화에 따르는 각 화소전극의 선택기간이 짧은 액티브매트릭스형 액정표시장치라도 영상신호를 충분히 화소전극에 입력하는 것이 가능해진다.
또 TFT의 게이트·소스간 기생용량(Cgs) 또는 게이트·드레인간 기생용량(Cgd)의 증대를 초래하는 일도 없기 때문에 화소전극전위의 변동이나 배선의 시정수의 증대를 초래하는 일도 없다.
또 본 발명의 TFT는 반도체막과 적층되는 영역에 있어서는 게이트전극의 윤곽선과 거의 같거나 작은 채널보호막을 가지고, 또 채널보호막의 윤곽선과 드레인전극의 윤곽선의 임의의 교차점에서 채널보호막의 윤곽선과 소스전극의 윤곽선과의 교차점에 이르는 최단간격 중 적어도 하나의 간격이, 채널 보호막의 윤곽선 중 드레인전극과 겹쳐지는 부분과 소스전극과의 겹쳐지는 부분과의 최단간격보다 크게 구성되어 있다. 또한 본 발명의 TFT는 채널 보호막이 채널길이를 결정하는 채널길이 결정영역과, 채널길이 결정영역으로부터 채널길이와 거의 평행방향으로 연장되어 드레인전극과 중복하는 영역에 드레인전극보다도 작은 절개부를 가지는 드레인측 연장영역, 또는 채널길이 결정영역으로부터 채널길이와 거의 평행방향으로 연장되어 소스전극과 중복하는 영역에 소스전극보다도 작은절개부를 가지는 소스측 연장영역을 구비하며 게이트전극은 절개부를 따르는 절개부를 구비하고 있다.
이것에 의해 광리크전류(I off)에 영향하는 사이드채널영역의 경로(Psc)를 크게 하고 광리크전류(I off)를 줄이며 ON/OFF전류비가 큰 TFT를 얻을 수 있다.
또한 이 TFT가 얻어진 액티브매트리스형 액정표시장치에 의하면, TFT의 우수한 ON/OFF전류비가 얻어지는 것으로부터 그 고정밀화에 따르는 각 화소전극의 선택기간이 짧은 액티브매트릭스형 액정표시장치라도 영상신호를 충분히 입력하는 것이 가능하게 된다.
이하 본 발명의 전1실시예에 의한 광투과형의 액티브매트릭스형 액정표시 장치를 도면을 참조하여 설명한다.
제1도는 액티브매트릭스형 액정표시장치(301)의 일부에 관한 개략적 평면구조를 나타내고, 제2도는 제1도의 A-A'선을 따라 개략적 단면구조를 나타내고, 제3도는 제1도의 B-B'선에 따라 개략적 단면구조를 나타낸다. 제1도에서 제3도에 나타내는 액정표시장치(301)는 복수의 화소전극(181)의 매트릭스 어레이 및 이 화소전극에 접속된 복수의 TFT(171)가 유리기판(100)상에 설치된 어레이기판(101)과, ITO(Indium Tin Oxide)로 이루어지는 대향전극(211)이 유리기판(200)상에 설치된 대향기판(201)과, 네마틱액정조성물로 이루어지는 액정층(331)을 구비한다. 어레이기판(101) 및 대향기판(201)은 이것의 표면상에 각각 형성되는 배향막(321)(331)을 내측으로하여 5미크롱의 간격으로 대향되고, 액정층(331)이 이 어레이기판(101) 및 대향기판(201) 사이에 유지된다.
어레이기판(101)은, 제1도에 나타내는 바와같이 화소전극(181)의 행 및 열에 따라 유리기판(100)상에 각각 형성되는 n개의 주사선(111)(Yj:=1,2,…, n) 및 m개의 신호선(121)(Xi:i=1,2,…,m)을 구비한다. TFT(171)는 주사선(111) 및 신호선(121)의 각 교차점근방에 배치된다. 게이트전극(131)은 주사선(111)과 일체로 형성되고, 드레인전극(141)은 신호선(121)과 일체로 형성되며, 소스전극(151)은 화소전극(181)에 콘택트하여 형성된다.
또한 어레이기판(101)은 주사선(111)과 동일재료로 이루어지고 이 주사선(111)과 거의 평행으로 배치되는 보조용량선(191)을 구비한다. 보조용량선(191)은 산화규소(SiO2)막 및 질화규소(SiNX)막을 적층하여 얻어진 제2도에 나타내는 적층게이트절연막(133)을 통해서 화소전극(181)상에 형성된다. 이것에 의해 보조용량(Cs)이 보조용량성(191) 및 화소전극(181)사이에 형성된다.
대향기판(201)은 제2도 및 제3도에 나타내는 바와 같이 유리기판(200) 상에 형성된 격자상의 차광층(211)을 구비한다. 대향전극(231)은 절연막(221)을 통해서 차광층(221)상에 형성된다. 이 차광층(211)은 크롬(Cr)으로 이루어지고 어레이기판(201)측에 설치된 복수의 화소전극(181)의 주위, 즉 TFT(171), 신호선(121) 및 주사선(111)의 형성영역으로부터의 새어나온 빛을 차광한다. 또한 차광층(211)의 표면은 광반사를 줄이기 때문에 산화처리되어도 좋다. 또 차광층(211)은 충분한 차광효과가 얻어지도록 흑색수지 등으로 구성해도 좋다. 또 칼라필터층이 칼라표시를 실현하기 위해서 차광층(211)과 대향전극(231)과의 사이에 설치해도 좋다.
액티브매트릭스형 액정표시장치(301)는 또 액정층(331)과는 반대측에 있어서 기판(100)(200)의 표면상에 피착되는 편광판(341)(351)을 가진다. 이 편광판(341)(351)의 방향은 편광측이 서로 직교하도록 설정된다.
여기서제2도 및 제3도를 참조한다. 종래의 액티브매트릭스형 액정표시장체에서는 대향기판(201)에 입사하여 TFT(171)를 향하는 경사광의 대부분이 차광층(211)에 의해 차단되지만, 어레이기판(101)에 입사하여 차광층(211)에서 반사한 후에 TFT(171)을 향하는 경사광을 차단할 수 없다.
그런데 이 실시예에는 액티브매트릭스형 액정표시장치(301)가 차광층(211)에서반사한 후에 TFT(171)를 향하는 경사광을 충분히 감소시키도록 구성된다. 이 때문에 TFT(171)의 광리크전류(I off)를 억제하고, 높은 ON/OFF전류비를 달성할 수 있다.
즉 이 TFT(171)는 제4도(b)에 나타내는 바와 같은 형상으로 형성되는게이트전극(131)을 가진다. 게이트전극(131)은 Mo-Ta합금으로 이루어지고 14미크롱의 게이트폭(Lg1)의 게이트영역(Gs)을 포함한다. 또한 Mo-W합금, Mo-Ta합금이나 Mo-W합금과 알루미늄(Al)과의 적층막등이 Mo-Ta합금이외에 게이트전극(131)의 재료로서 이용할 수 있다. 제2도에 나타내는 바와같이 TFT(171)는 또 적층게이트절연막(133), 반도체막(135), 드레인전극(141) 및 소스전극(151)을 가진다. 적층게이트절연막(133)은 게이트전극(131)상에 3500옹스트롬의 두께로 형성된 산화규소막(SiO2) 및 이 산화규소막(SiO2)상에 500옹스트롬의 두께로 형성된 질화규소막(SiNX)으로 구성된다. 반도체막(135)은 게이트절연막(133)의 일부상에 3000옹스트롬의 두께로 형성된 아몰퍼스 실리콘(a-Si:H)막으로 구성된다. 드레인전극(141) 및 소스전극(151)은 몰리브덴(Mo)과 알루미늄(Al)과의 적층구조를 가지고 서로 떨어져서 설치된다. 드레인전극(141) 및 소스전극(151)은 각각 저저항 반도체박막(137)을 통해서 반도체막(135)상에 형성되고 이 반도체막(135)에 전기적으로 접속된다. 각 저저항반도체박막(137)은 500옹스트롬의 두께로 형성된 n+형의 아몰퍼스 실리콘(n+a-Si:H)막으로 구성되며, 드레인전극(141) 및 소스전극(151)과 반도체막(135)과의 사이에 양호한 오믹(ohmic)콘택트를 얻기위해서 이용된다.
또한 이 TFT(171)의 채널길이(Lc)는 제4도(a)에 나타내는 바와 같이 드레인전극(141)고 소스전극(151)과의 간격에 의해 결정되는 것으로, 이 실시예에서는 4미크롱으로 설정된다. 또한 TFT(171)의 채널폭(Wc)은 23미크롱으로 설정된다.
또 이 실시예에서는 게이트전극(131)의 윤곽선과 드레인전극(141)의 윤곽선의 임의의 교차점에서 게이트전극(131)의 윤곽선과 소스전극(151)의 윤곽선과의 교차점에 이르는 최단간격, 즉 제4도(a) 및 제4도(b)에 있어서 점b-점b'의 간격 및 점c-점c'의 간격이, 게이트전극(131)의 윤곽선 중 드레인전극(141)과 겹쳐지는 부분과 소스전극(151)과 겹쳐지는 부분과의 최단간격, 즉 점a-점a'의 간격보다 크게 설정된다.
이 설정은 게이트전극(131)이 제4도(a) 및 제4도(b)에 나타내는 바와 같이 채널길이(Lc)보다도 큰 게이트폭(Lg1)의 게이트영역(Gs)과, 게이트영역(Gs)으로부터 게이트폭(Lg1)방향으로 6미크롱의 연장길이(α1)만큼 연장되어 드레인전극(141)과 중복하는 드레인측 연장영역(GDs)과, 게이트영역(Gs)으로부터 게이트폭(Lgl) 방향으로 6미크론의 연장길이(α2) 만큼 연장되어 소스전극(151)과 중복하는 소스측 연장영역(GSs)을 가지고, 소스측 연장영역(GSs) 및 드레인측 연장영역(GDs)이 각각 소스전극(151) 및 드레인전극(141)과의 중복 부분에 있어서, 그 중복부분보다도 작은 게이트전극 절개부(GD1)(GS1)을 가지는 것에 의해 얻어진다.
이것에 의해 채널길이(Lc)를 변화시키지 않고 게이트전극(131)의 실효적인 게이트폭(Lg2)만이 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)의 연장길이(α1)(α2)만큼 연장되게 된다.
이 실시예에서는 제3도에 나타내는 바와 같이 드레인측 연장영역(GDs) 및 소스측연장영역(GSs)이 차고아층(211)표면에서 반사되어 반도체막(135)을 향하는 희망하지 않는 경사광을 방지한다. 이것에 의해 이 실시예의 TFT(171)는 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)을 가지지 않는 종래의 TFT에 비해서 희망하지 않는 경사광을 80%차단할 수 있었다.
또한 본 실시예에서는 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)이 게이트전극(131)의 일부이기 때문에 게이트전극(131)의 형성공정에서 형성할 수 있다. 만약 영역(GDs)및 (GSs)와 같은 차광기능을 얻기 위해서 TFT(171)의 아래쪽 혹은 상방향에서 절연막을 지나 차광막을 형성할 경우 이 차광막은 게이트전극(131)과는 독립된 형성공정으로 형성되기 때문에 차광막의 위치가 TFT(1171)에 대해 일정한 오차범위로 어긋나게 된다. 차광막의 사이즈가 이 어긋남을 흡수하는 마진분만큼 크게 설정되면 이것이 표시장치의 개구율을 저하시키는 결과가 된다. 그러나 이 실시예에서는 차광막의 위치어긋남을 고려할 필요가 없이 때문에 높은 표시장치의 개구율을 확보할 수 있다. 또한 이 실시예에서는 상기한 절연막이 TFT(171)의 하방향 혹은 상방향에서 절연막을 지나 형성되는 경우와 달리 원하지 않은 용량 혹은 전위로의 영향을 무시할 수 있기 때문에 표시동작에 있어서 하등의 장애가 발생하지 않는다.
그런데 제2도 및 제3도에서 이해할 수 있는 바와 같이 각 연장영역(GDs) 및 (GSs)를 포함한 실효적인 게이트폭(Lg2)을 증대하면 보다 많은 원하지 않는 경사광을 차단하는 것이 가능해 진다. 그러나 이것은 표시장치(301)의 개구율을 저하시키는 원인이 되기 때문에 각 연장영역(GDs) 및 (GSs)를 포함한 실효적인 게이트폭(Lg2)의 증대는 제한된다.
본 발명자들의 실험에 의하면 실효적인 게이트폭(Lg2)이 20미크롱이상 특히 바람직하게는 26미크롱 이상이라면 원하지 않는 경사광의 차단효과가 얻어지는 것이 판명되었다. 이 때문에 본 실시예에서는 실효적인 게이트폭(Lg2)이 개구율을 고려해서 26미크롱으로 설정되어 있다. 또한 게이트전극(131)이 형성되는 유리기판(100)의 표면에서 차광층(211)표면까지의 간격을 d미크롱으로 했을 경우 연장영역(GSs) 및 (GDs)를 포함한 실효적인 게이트폭(Lg2)으로서는 3d이상 바람직하게는 4d이상으로 형성해도 좋다. 또한 차광층(211)이 어레이기판(201)측에 설치되는 경우등에서는 대향기판(201)측에 설치되는 경우등에서는 대향기판(201)측에서 광반사가 가장 큰 층을 기준으로 하면 좋다.
또한 특정적인 것은 게이트전극(131)의 소스측 연장영역(GSs) 및 드레인측 연장영역(GDs)이 각각 소스전극(151) 및 드레인전극(141)과의 중복부분에 있어서 그 중복부분보다 작은 게이트전극절개부(GD1) 및 (GS1)를 가지고 있는 것이다. 이것에 의해 각 연장영역(GDs) 및 (GSs)를 포함한 실효적인 게이트폭(Lg2)이 증대해도 TFT(171)에 필연적으로 형성되는 게이트·소스간 기생용량(Cgs)의 증대가 방지되고 화소전극(181)의 전위변동을 작게 억제할 수 있다.
제5도는 이 액티브매트릭스형 액정표시장치(301)를 구동하는 신호의 파형을 나타낸다. 각 주사선(111)(Yj)에는 게이트펄스(VYj:j=1,2,…,n)가 차례로 공급되고 게이트펄스(VYj)의 입력된 주사선(111)(Yj)에 접속되는 TFT(171)는 소정기간 ON된다. 또한 신호선(121)(Xi)에는 영상신호(VXi:i=1,2,…,m)가 공급된다.
이것에 의해 주사선(111)(Yj)과 신호선(121)(Xi)에 접속된 TFT(171)가 ON이 되고 영상신호(VXi)가 이 TFT(171)의 ON기간 대응하는 화소전극(181)(Xi,Yj)에 기입된다. 화소전극(181)(Xi,Yj)의 전위V(Xi,Yj)는 예를들면 1필드기간(1F) 유지된다.
이 도면에서 알수 있는 바와 같이 TFT(171)가 N채널의 경우, 게이트펄스(VYj)의 상승에 따라 화소전극전위V(Xi,Yj)는 마이너스측에 각각 ΔVp만큼 전위저하 한다. 그리고 이 전위저하 ΔVp는 다음식에 나타낸 바와 같이 주사선(111)(Yj) 및 게이트전극(131)과 화소전극(181) 및 소스전극(141)과의 사이의 게이트·소스간 기생용량(Cgs)에 의한 것이 크다.
ΔVp = ΔVXi × Cgs(Clc + Cs + Cgs)
그러나 이 사실예에 의하면 게이트전극(131)과 소스전극(151)과의사이의 게이트·소스간 기생용량(Cgs)이 종래에 비해 실질적으로 변화하지 않기 때문에 전위전하(ΔVp)에 따른 플리커가 발생하지 않는다.
이상과 같이 이 실시예의 액티브매트릭스형 액정표시장치(301)에 의하면 TFT(171)의 채널길이(Lc)를 바꾸지 않고 경사광의 입사저지층으로서 기능하는 게이트전극(131)의 실효적인 게이트폭(Lg2)을 크게 함으로서 종래와 같이 높은 ON전류(Ion)를 유지하면서 광리크전류(I off)를 크게 줄일 수 있고 높은 ON/OFF전류비를 달성할 수 있었다. 이 실시예에 의하면 게이트전극(131)의 소스측 연장영역(GSs) 및 드레인측 연장영역(GDs)을 갖지않고 동일한 채널길이(Lc)와 채널폭(Wc)을 가지는 종래의 TFT와 비교해서 TFT(171)의 ON/OFF전류비를 약 2배 증대시킬수 있었다.
또한 이 실시예에 의하면 게이트전극(131)의 실효적인 게이트폭(Lg2)을 크게 했음에도 불구하고 TFT(131)의 게이트·소스간 기생용량(Cgs)이 작게 억제되어 있기 때문에 화소전극(181)의 전위저하(ΔVp)가 증대되는 일도 있다.
또한 실효적인 게이트폭(Lg2)을 크게 한 것으로 주사선(111)(Yj) 및 게이트 전극(131)의 시정수를 종래보다 작게 할 수 있다. 긴 배선길이를 가진 대형의 액티브매트릭스형 액정표시장치에서는 이것이 게이트펄스(VYj)의 지연에 의한 실효적인 게이트펄스폭의 감소를 해소하고 영상신호(VXi)의 입력을 보다 장시간 실행하는 것을 가능하게 한다.
그런데 이 실시예의 액티브매트릭스형 액정표시장치(301)에서는 TFT(171)의 채널과 주사선(111)(Yj)을 평행하게 설정하기 때문에 게이트전극(131)이 모두 주사선(111)(Yj)의 중심부에서 뻗어나온 부분으로 구성되었다. 그러나 이 TFT(171)의 구성은 TFT(171)의 채널과 주사선(111)(Yj)을 직각으로 설정할 경우에 있어서 제6도에 나타낸 바와 같이 변경할 수 있다. 이 경우 이 게이트전극(131)의 게이트영역(GSs) 및 드레인측 연장영역(GDs)은 주사선(111)(Yj)의 중심부에서 뻗어나온 부분으로 구성된다. 제6도에서는 상기한 실시예와 동일한 부분을 동일부호로 나타낸다.
제6도에서 나타낸 예를들면 250×90㎛2의 화소피치로 대비한 경우 상기한 실시예의 구조보다 액정표시장치(301)의 개구율을 5포인트 향상시킬수 있다. 본 명세서에서는 포인트가 개구율(%)의 차로서 사용된다.
또한 상기한 실시예에서는 각 화소전국(181)이 단일의 TFT(171)에 접속되지만 예를들면 7도에 나타낸 바와 같이 전기적으로 병렬로 형성된 2개의 TFT(171a) 및 (171b)에 접속되어도 좋다. 제7도에 나타낸 구조는 예를들면 소스전극(151a) 및 (151b)와 드레인전극(141)이 패턴이 주사선(111)을 따른 방향으로 어긋나 형성되어 있을때에 TFT(171a) 및 (171b)간에서 발생하는 채널길이(Lc)의 차를 상쇄할 수 있다. 따라서 제조조건의 불균형을 보상할 수 있다.
다음으로 본 발명의 제2실시예에 관계되는 액티브매트릭스형 액정표시장치(601)를 도면을 참조해서 설명한다.
제8(a)도는 이 액티브매트릭스형 액정표시장치(601)의 일부에 관한 개략적 평면구조를 나타내고 제8(b)도는 제8(a)도의 A-A'선을 따라 개략적 단면 구조를 나타낸다. 제9(a)도는 제8(a)도는 제8(b)에 나타낸 TFT(471)의 평면구조를 나타내고 제9(b)도는 제9(a)도의 A-A'선을 따라 TFT(471)의 단면구조를 나타내고 제9(c)도는 제9(a)의 B-B'선을 따라 TFT(471)의 단면 구조를 나타내고 제9(d)도는 제9(a)-제9(c)도에 나타낸 게이트전극(431) 상세한 평면구조를 나타내고 재9(e)도는 제9(a)도-제9(c)도에 나타낸 채널보호막(439)의 상세한 평면구조를 나타낸다.
제8(a)도 및 제8(b)도에 나타낸 액정표시장치(601)는 복수의 화소전극(481)의 매트릭스어레이 및 이들 화소전극(481)에 각각 접속된 복수의 TFT(471)가 유리기판(400)상에 설치된 어레이기판(401)과, ITO(Indium Tin Oxide)로 이루어진 대향전극(531)이 유리기판(500)상에 설치된 대향기판(501)과 네마틱액정조성물로 구성되는 액정층(611)을 구비한다.
어레이기판(401) 및 대향기판(501)은 이들의 표면상에 각각 형성되는 배항막(621, 631)을 내측으로 해서 5미크롱의 간격으로 서로 향하게 되고 액정층(611)이 이들 어레이기판(401) 및 대향기판(501) 간에 유지된다.
어레이기판(401)은 화소전극(481)의 행 및 열을 따라 유리기판(400)상에 형성되는 n개의 주사선(411)(Yj:j=1, 2,…, n) 및 m개의 신호선(421)(Xi:i=1, 2, …, m)을 구비한다. TFT(471)는 주사선(411) 및 신호선(421)의 각 교차점부근에 배치되고 12미크롱의 채널길이(Lc) 및 23미크롱의 채널폭(Wc)을 가진다. 게이트전극(431)은 주사선(411)과 일체로 형성되고 드레인전극(441)은 신호선(421)과 일체로 형성되고 소스전극(451)은 화소전극(481)으로 콘택트해서 형성된다.
이 TFT(471)에 대해 상세히 서술하면 게이트전극(431)은 Mo-Ta합금으로 이루어지며 제9(d)도에 나타낸 바와같이 채널길이(Lc)보다 큰 14미크롱의 게이트폭(Lgl)의 게이트영역(Gs)과 게이트영역(Gs)에서 게이트폭(Lgl)과 대략 평행한 방향으로 6미크롱의 연장길이(α1)만큼 연장되고 드레인전극(441)과 중복되는 드레인측 연장영역(GDs)과 게이트영역(Gs)에서 게이트폭(Lgl)과 대략 평행한 방향으로 6미크롱의 연장길이(α2)만큼 연장되고 소스전극(451)과 중복되는 소스측 연장영역(GSs)을 가진다.
TFT(471)는 다시 적층게이트절연막(433), 반도체막(435), 체널보호막(439), 드레인전극(441) 및 소스전극(451)을 가진다. 적층게이트절연막(433)은 제9(b)도 및 제9(c)도에 나타낸 게이트전극(431)상에 3500옹스트롬의 두께로 형성되는 산화규소막(SiO2)과 이 산화규소막(SiO2)상에 500옹스트롬의 두께로 형성되는 질화규소막(SiNx)으로 형성된다. 반도체막(435)은 게이트 절연막(433)상에 300옹스트롬의 두께로 형성되는 아몰퍼스실리콘(a-Si:H)막으로 구성된다. 채널보호막(439)은 이 반도체막(435)상에 2000옹스트롬의 두께로 형성되는 질화규소막(SiNx)으로 구성되고 TFT(471)의 채널길이(Lc)를 결정한다. 드레인전극(441) 및 소스전극(451)은 몰리브덴(Mo)과 알루미늄(Al)과의 적층구조를 가지고 상호 떨어져 설치된다. 드레인전극(441) 및 소스전극(451)은 각각 저저항반도체박막(437)을 지나 채널보호막(439) 및 반도체막(435)상에 형성되고 반도체막(435)에 전기적으로 접속된다. 각 저저항반도체박막(437)은 500옹스트롬의 두께로 형성되는 (n＋a-Si:H)막으로 형성되고 드레인전극(441) 및 소스전극(451)과 반도체막(435)과의 사이에 기판(401)은 도시하지는 않았지만 주사선(411)과 동일 재료로 이루어진 보조용량선을 구비한다. 이 보조용량선은 산화규소막(SiO2) 및 질화규소막(SiNx)을 적층해서 얻어진 적층게이트절연막(433)을 지나 화소전극(481)상에 형성되고 보조용량(Cs)이 보조용량선 및 화소전극(481)간에 구성된다.
대향기판(501)은 제8(b)도에 나타낸 유리기판(500)상에 형성된 격자형상의 차광층(511)을 구비한다. 대향전극(531)은 절연막(521)을 지나 차광층(511)상에 형성된다. 차광층(511)은 크롬(Cr)으로 이루어지고 어레이기판(401)측에 설치된 복수의 화소전극(481)의 주위, 즉 TFT(471), 신호선(121) 및 주사선(411)의 형성영역으로부터의 새로나오는 빛을 차광한다.
액티브매트릭스형 액정표시장치(601)는 다시 액정층(611)과는 반대측에 있어서 기판(400) 및 (500)의 표면상에 피착되는 편광판(651) 및 (641)을 가진다. 이들 편광판(651) 및 (641)의 방향은 편광측이 상호 직교하도록 설정된다.
TFT(471)의 게이트전극(431)에서는 제9(a)도 및 제9(d)에 나타낸 바와 같이 게이트영역(Gs)이 채널길이(Lc)보다 큰 게이트폭(Lg1)을 가지고 드레인측 연장영역(GDs)이 게이트영역(Gs)에서 게이트폭(Lg1)과 평행한 방향으로 6미크롱의 연장길이(α1)만큼 연장해서 설치되고 드레인전극(441)과 중복하고 소스측 연장영역(GSs)이 게이트영역(Gs)에서 게이트폭(Lg1)과 대략 평행한 방향으로 6미크롱의 연장길이(α2)만큼 연장해서 설치되고 소스전극(451)과 중복한다.
채널보호막(439)은 제9(a)도 및 제9(e)도에 나타낸 바와같이 반도체막(435)에 적층되는 영역에 있어서 게이트전극(431)의 윤곽선보다 작게 형성된다. 또한 채널보호막(439)의 윤곽선과 드레인전극(441)의 윤곽선의 임의의 교차점에서 채널보호막(439)의 윤곽선과 소스전극(451)의 윤곽선과의 교차점에 이르는 최단간격, 즉 점b-점b'의 간격 및 점c-점c'의 간격이 채널 보호막(439)의 윤곽선중 드레인전극(451)과 겹쳐지는 부분과 소스전극(441)과 겹쳐지는 부분과의 최단간격, 즉 점a-점a'의 간격보다 크게 설정된다.
이 설정은 채널보호막(439)이 TFT(471)의 채널길이(Lc)를 결정하는 채널길이 결정영역(Is)과 적어도 채널길이 결정영역(Is)에서 채널길이와 대략 평행한 방향으로 연장길이(β1)만큼 연장되고 드레인전극(441)과 중복하는 드레인측 연장영역(IDs)과 채널길이 결정영역(Is)에서 채널길이와 대략 평행한 방향으로 연장길이(β2)만큼 연장되고 소스전극(451)의 일부와 겹치는 소스측 연장영역을 가지고 또한 연장영역(IDs) 및 (ISs)가 드레인전극(441) 및 소스전극(451)보다 작은 채널보호막절개부(ID1) 및 (IS1)을 각각 가짐으로서 얻어진다.
이것에 의해 채널길이(Lc)를 변화시키지 않고 게이트전국(431)의 실효적인 게이트폭(Lg2)만이 연장영역(GDs) 및 (GSs)의 연장길이(α1) 및 (α2)만큼 연장되고 제1 실시예와 마찬가지로 26미크롱으로 설정된다.
제2 실시예의 TFT(471)에서는 소스전극(451), 드레인전극(441), 게이트전극(431)의 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)이 백라이트 혹은 외광 등의 조명하에서 입사하고 반도체막(435)을 향한 경사광을 저지하기 때문에 제1 실시예와 동일한 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)을 갖지 않은 종래의 TFT에 비해 원하지 않은 경사광을 80% 차단할 수 있었다.
또한 채널보호막(439)은 반도체막(435)과 적층되는 영역에 있어서는 게이트전극(431)의 윤곽선보다 작게 형성되어 있기 때문에 광리크전류(I off)가 반도체막(435)으로의 광조사에 따른 포토캐리어의 여기에 의해 증대하지 않는다.
본 발명자들은 성의를 가지고 연구한 결과로서 얻어진 다음의 이유에서 광리크전류(I off)를 종래에 비해 상당히 낮게 억제되고 우수한 ON/OFF전류비를 달성할 수 있는 TFT(471)를 개발했다.
여기서 광리크전류(I off)가 TFT에 있어서 발생하는 원인을 설명한다. 제10(a)도는 일반적인 TFT(471')의 개략적 단면구조를 나타내고 제10(b)도는 제10(a)도에 나타낸 A-A'선을 따른 TFT(471')의 개략적 단면구조를 나타낸다. 제10(a)도에서는 채널영역이 /선으로 나타내고 사이드채널영역을 ＼선으로 나타낸다. TFT(471')에 있어서 광리크전류(I off)는 채널영역에 존재하는 채널길이(Lc)와 동일한 길이의 경로(Pc)보다 오히려 사이드채널영역에 존재하는 사이드채널길이(Lsc)와 동일한 길이의 경로(Psc)를 흐른다.
즉 사이드채널영역으로 입사하는 광의 광량은 게이트전극(431'), 소스전극(451') 혹은 드레인전극(441')에 이해 차광되는 채널영역에 입사하는 빛의 광량보다 많고 이것이 채널영역보다 큰 광리크전류(I off)를 사이드채널영역으로 흐르게 하는 원인이 된다.
또한 이 사이드채널영역에서는 소스전극(451') 및 드레인전극(441')의 형상으로도 의존하지만 일반적으로 채널영역보다 강한 전계강도가 발생한다. 이것은 광리크전류(I off)의 증대를 조장한다.
또한 TFT(471')는 소스전극(451') 및 드레인전극(441')이 반도체막(435') 및 채널보호막(439')상에 형성되는 구조를 가진다. 제10(b)도에 나타낸 바와 같이 소스전극(451') 및 드레인전극(441')은 채널길이(Lc)방향으로 따라 소정의 중복길이(Od) 및 (Os)만큼 각각 채널영역에서 중복하기 때문에 가령 채널영역에서 캐리어가 발생해도 소스전극(451') 및 드레인전극(441')으로 차광되는 영역에서 캐리어의 대부분이 소멸하고 광리크전류(I off)로서 흐르지 않는다. 이것에 대해 사이드채널영역은 소스전극(451') 및 드레인전극(441')에 중복하지 않기 때문에 여기서 발생하는 캐리어는 광리크전류(I off)로서 흐른다.
상기한 TFT(471')에 있어서 광리크전류(I off)는 채널영역보다 사이드채널영역의 영향을 받기 쉽다.
이것에 대해 본 실시예의 TFT(471)에서는 광리크전류(I off)의 경로(Psc)의 길이(즉 제9(b)도에 나타낸 사이드채널영역의 사이드채널길이(Lsc)가 광리크전류(I off)의 경로(Pc)의 길이(즉 9(c)도에 나타낸 채널영역의 채널길이(Lc)보다 채널보호막(439)의 연장길이(β1)와 연장길이(β2)와의 합 만큼 길게 구성되고 이것에 의해 광리크전류(I off)를 전체로서 줄인다. 또한 TFT(471)는 소스전극(451) 및 드레인전극(441)이 반도체막(435) 및 채널 보호막(439)상에 형성되는 구조를 가진다. 제9(c)도에 나타낸 바와 같다. 소스전극(451) 및 드레인전극(441)은 채널길이(Lc)방향을 따라 3미크롱의 중복길이 Od 및 Os만큼 각각 채널영역에 중복한다. 이 때문에 가령 채널영역에서 캐리어가 발생해도 광리크전류(I off)로서 흐르는 것이 방지된다. 또한 채널영역내의 경로(Pc)를 흐르는 광리크전류(I off)를 완전하게 저지하려면 캐리어의 이동도 등을 고려해서 중복길이 Od 및 Os의 어느 한쪽을 3미크롱 이상으로 설정하지 않으면 안된다. 그러나 이 값이 3미크롱 미만이라도 1미크롱 이상이라면 광리크전류(I off)를 줄이는 효과가 얻어진다.
제2 실시예의 TFT(471)에 의하면 원하지 않은 경사광이 반도체막(435)에 입사하는 것을 효과적으로 저지함과 동시에 입사광에 의해 여기되는 캐리어를 어렵게 하는 특유의 구조에 의해 근본적으로 광리크전류(I off)를 줄일 수 있다.
상기한 TFT(471)를 액티브매트릭스형 액정결정표시장치(601)에서 사용한 경우 채널길이(Lc) 및 채널폭(Wc)에 대해 이 TFT(471)와 동일한 종래의 TFT를 사용한 경우와 비교해서 ON/OFF전류비를 330% 증대시킬수 있다. 이것에 의해 본 실시예의 액티브매트릭스형 액정표시장치(601)에서는 표시화면전체에 걸쳐 균일한 표시화상이 얻어졌다.
그런데 본 실시예의 TFT(471)는 게이트전극(431)의 드레인측 연장영역(GDs) 및 소스측 연장영역(GSs)이 제11도에 나타낸 바와 같이 절개부(GD1) 및 (GS1)을 각각 갖도록 구성해도 좋다. 이 구성은 TFT(471)가 ON상태에서 OFF상태로 교체한 직후에 발생하는 화소전극(481)의 전위저하를 방지하는 것을 가능하게 한다. 또한 게이트전극(431) 및 주사선(421)의 시정수도 저하시킬수 있다. 이것은 특히 긴 배선길이를 가진 대형의 액정표시장치에 있어서 유효하다.
또한 게이트전극(431)를 마스크로 한 이면노광에 의해 채널보호막(439)을 패터닝하면 제11도에 나타낸 바와 같이 게이트전극(431)의 윤곽선과 채널 보호막의 윤곽선을 대략 같은 위치에서 설정할 수 있다. 이것은 TFT(471)의 게이트·소스간 기생용량(Cgs)을 줄이게 된다. 이 때문에 TFT(471)가 ON상태에서 OFF상태로 절개한 직후에 발생하는 화소전극(481)의 전위저하를 방지하는 것을 가능하게 한다. 또한 게이트전극(431) 및 주사선(421)의 시정수도 저하시킬수 있다. 이것은 특히 긴 배선길이를 가진 대형의 액정 표시장치에 있어서 유효하다.
또한 게이트전극(431)을 마스크로 한 이면노광에 의해 채널보호막(439)을 패터닝하면 제11도에 나타낸 바와 같이 게이트전극(431)의 윤곽선과 채널 보호막의 윤곽선을 거의 같은 위치에서 설정할 수 있다. 이것은 TFT(471)의 게이트·소스간 기생용량(Cgs), 게이트·드레인간 기생용량(Cgd)의 줄임을 한층 도와주고 또한 대형의 유리기판에서 복수의 어레이기판을 형성할 때에 각 어레이기판마다 실행되는 노광처리로 발생하는 마스크어긋남(쇼트얼룩)도 해소된다.
또한 본 실시예에서는 채널보호막(439)이 저저항 반도체박막(437)과 반도체막(435)사이에 설치되고 저저항 반도체박막(437)과는 다른 재료로 구성된다. 이 때문에 에칭처리가 저저항 반도체박막(437)을 패터닝하기 위한 실행할 때 채널보호막(439)과 저저항 반도체박막(437)과의 에칭의 차를 이용해서 반도체막(435)이 부분적으로 제거되기 전에 이 에칭처리를 종료시킬수 있다. 따라서 에칭에 의한 제거량을 고려해서 반도체막(435)을 두껍게 형성할 필요가 없고 반도체막(435)의 두께는 300옹스트롬이라는 상당히 얇은 값으로 설정된다. 이렇게 해서 반도체막(435)이 박막화되기 때문에 광리크전류(I off)를 한층 줄일 수 있다. 또한 반도체막(435)의 두께를 얇게 하면 할수록 광리크전류(I off)를 줄일 수 있다.
그러나 충분한 온전류(I on)를 확보함과 동시에 막두께나 막특성의 불균형을 억제하는 것을 고려하면 반도체막(435)의 두께는 100옹스트롬에서 500옹스트롬까지의 범위에 있는 것이 필요하고 100옹스트롬에서 300옹스트롬의 범위에 있는 것이 보다 바람직하다.
다음으로 본 발명의 제3 실시예에 관련된 액티브매트릭스형 액정표시장치(1101)를 제12도 및 제13도를 참조해서 설명한다.
이 액정표시장치(1101)는 기본적인 구조에서 상술한 각 실시예와 동일하기 때문에 중복하는 설명의 대부분을 생략한다. 액정표시장치(1101)는 복수의 화소전극(981)의 매트릭스 및 이들 화소전극(981)에 각각 접속된 복수의 TFT(971)가 유리기판(900)상에 있어서 복수의 화소전극(981)의 행 및 열을 따라 형성되는 주사선(911)과 신호선(921)을 구비한다. TFT(971)는 주사선(911) 및 신호선(921)의 각 교차점근방에 설치된다. 이 TFT(971)에 있어서 게이트전극은 주사선(911)의 중심부에서 구성되고 드레인전극(941)은 신호선(921)과 일체로 형성되고 소스전극(951)은 화소전극에 콘택트해서 형성된다.
도시하지 않았지만 액정표시장치(1101)는 다시 ITO(Indium Tin Oxide)로 이루어진 대향전극이 유리기판상에 설치되어 대향기판과 네마틱액정조성물로 이루어진 액정층을 구비한다. 어레이기판(901) 및 대향기판은 이들의 표면상에 각각 형성되는 배향막을 내측으로 서로 향하게 하고 액정층이 이들 어레이기판(401) 및 대향기판간에 유지된다. 대향기판은 유리기판상에 형성된 격자형상의 차광층(1011)을 구비한다. 대향전극은 절연막을 지나 차광층(1011)상에 형성된다. 차광층(1011)은 크롬(Cr)으로 이루어지고 어레이기판(901)측에 설치된 복수의 화상전극(981)의 주위 즉 TFT(971), 신호선(921) 및 주사선(911)의 형성영역으로 부터의 새어나오는 빛을 차광한다.
액티브매트릭스형 액정표시장치(1101)는 다시 액정층과는 반대측에 있어서 각 유리기판의 표면상에 피착되는 편광판을 가진다.
각 주사선(911)은 몰리브덴(Mo)과 알루미늄(Al)과의 적층구조로 이루어지고 각12도 및 제13(a)도에 나타낸 바와 같이 게이트전극으로서 작용하는 게이트영역(Gs)은 14미크롱의 게이트폭(Lg1)으로 형성되어 있다. 각 주사선(911)은 게이트영역(Gs)에서 채널길이(Lc)방향을 따라 드레인전극(941)측에 6마이크론의 연장길이(α1)마늠 연장하고 드레인전극(941)과 중복하는 드레인전극(941)과의 중복영역에 있어서 드레인전극(941)보다 작은 게이트전극 절개부(GD1)를 구비하고 있다.
여기서 TFT(971)의 게이트전극으로서 기능하는 영역근방의 주사선폭(Lg2)이 20미크롱이 되도록 드레인측 연장영역(GDs)의 연장길이(α1)를 6미크롱으로 한 것은 상기한 실시예와 동일하고 게이트전극으로서 기능하는 영역근방의 주사폭(Lg2)이 20미크롱 이상이면 원하지 않은 경사광을 차단할 수 있고 또한 개구율을 높게 설정할수 있기 때문이다.
물론 이 실시예에 있어서도 상기한 실시예와 동일하게 게이트전극으로서 기능하는 영역근방의 주사선폭(Lg2)이 26미크롱으로 설정해도 좋고 또한 원하지 않는 경사광의 차단을 좀더 고려해 보면 이 실시예의 액티브매트릭스형 액정표시장치(901)의 대향기판측표면에서 광반사가 주로 차광층(1011)표면에 의한 것이기 때문에 차광층(1011)표면에서 주사선(911)이 형성되는 유리기판(900)표면까지의 간격을 d미크롱으로 하면 3d미크롱이상, 더욱 바람직하게는 4d미크롱 이상으로 해도 좋다. 또한 차광층(1011)이 어레이기판(901)측에 설치될 경우에는 대향기판측에 광반사가 가장 큰 층을 기준으로 하면 좋다.
게이트절연막(933)(제14도 참조)은 이와 같은 게이트영역(Gs) 및 소스측연장영역(GDs)상에 3500옹스트롬의 두께로 형성되는 산화규소막(SiO2) 및 이 산화규소막(SiO2)상에 500옹스트롬의 두께로 형성되는 질화규소막(SINx)으로 구성된다. 반도체막(935)은 게이트절연막(933)상에 300옹스트롬의 두께로 형성되는 아몰퍼스실리콘(a-Si:H)막으로 형성된다. 채널보호막(939)은 이 반도체막(935)상에 2000옹스트롬의 두께로 형성되는 질화규소(SiNx)막으로 구성된다.
채널보호막(939)은 TFT(971)의 채널길이(Lc)를 결정하는 것이며 제12도 및 제13(b)도에 나타내는 바와같이 채널길이(Lc)가 12미크론 되도록 반도체막(935)상에 배치되고 반도체막(935)에 적층되는 영역에 있어서는 게이트영역(Gs)의 윤곽선을 따른 형상이 된다.
즉 이 채널보호막(939)은 TFT(971)의 채널길이(Lc)를 결정하는 채널길이 결정영역(Is)과 채널길이결정영역(Is)에서 채널길이(Lc)와 대략 평행한 방향으로 연장길이(β1:β1은 α1과 실질적으로 동등하다.) 만큼 연장되어 드레인전극(941)의 일부와 중복하는 드레인측연장영역(IDs)을 갖고, 또한 드레인측연장영역(IDs)은 드레인전극(941)과의 중복영역에 있어서 드레인전극(941)보다도 작은 절개부(ID1)를 갖는다.
반도체막(935)에 전기적으로 접속되는 신호선(921)과 일체의 드레인전극(941) 및 화소전극(981)에 전기적으로 접속되는 소스전극(951)은 서로 이간하여 배치되어 있다. 반도체막(935)과 드레인전극(941) 및 소스전극(951)의 사이에는 저저항반도체박막(937)(제14도 참조)이 각각 양호한 오믹(ohmic)콘택트를 얻기 위해 설치된다. 이들 저저항반도체박막(937)은 500옹스트롬의 두께로 형성되는 n+형아몰퍼스실리콘(n+i:H)막으로 구성된다.
상기한 바와같이 본 실시예의 TFT(971)에서는 실효적인 게이트폭(Lg2)이 게이트영역(Gs)의 게이트폭(Lg1)과 연장길이(α1)의 합과 동등하기 때문에 드레인측 연장영역(IDs)을 갖지 않은 TFT에 비하여 TFT(971)에 입사하는 비소망의 경사광을 60% 많게 감소시킬 수 있다.
또 채널보호막(939)의 특유의 구성에 의해 TFT(971)의 사이드채널길이(Lsc)가 TFT(971)의 채널길이보다도 채널보호막(939)의 드레인측연장영역(IDs)의 연장길이(β1)만큼 길게 형성된다. 이 때문에 광리크전류(I off)에 크게 영향하는 사이드채널영역에서의 경로(Psc)를 길게 설정할 수 있다. 또한 소스전극(951) 및 드레인전극(941)이 채널보호막(939)상에 각각 3㎛의 중복길이로 배치되기 때문에 가령 채널영역에서 캐리어가 발생해도 광리크전료(I off)가 되지않는다.
이상의 이유에서 본 실시예의 액티브매트릭스형 액정표시장치(901)에서는 주사선(911)이 드레인측연장역(GDs) 및 절개부(GD1)를 갖지 않는 데다가 채널보호막(939)이 드레인측연장영역(IDs) 및 절개부(ID1)를 갖지않는 TFT를 이용한 액티브매트릭스형 액정표시장치에 비하여 TFT(971)의 광리크전류(I off)를 충분히 줄일 수 있다. 또한 이 액티브매트릭스형 액정표시장치(901)에서는 TFT(971)의 ON/OFF전류비를 그 특유의 구성과 어울려서 150% 향상시킬 수 있었다.
또 절개부(GD1)가 주사선(911)의 드레인측연장영역(GDs)에 형성되어 있기 때문에 주사선(911)의 시정수가 절감된다. 이것은 게이트펄스의 파형의 비뚤어짐을 방지하고 TFT(971)의 ON기간을 충분히 길게 하는 것을 가능하게 한다. 따라서 보다 양호한 표시화상이 얻어진다.
또한 본 실시예에서는 제12도에 나타내는 바와같이 소스전극(951)의 전극폭(Sw)이 주사선(911)의 절개부(GDs) 및 채널보호막(939)의 절개부(IDs)의 채널길이(Lc)방향과 대략 직교하는 방향의 폭(Glw) 및 (Ilw)와 대략 동등하게 형성되고 드레인전극(941)의 전극폭(Dw)이 소스전극(951)의 전극폭(Sw)보다도 크게 형성된다. 이것은 주사선(911) 및 채널보호막(939)에 절개부(GDs) 및 (IDs)를 설치한 경우에도 ON전류(I on)를 저하시키지않게 한다.
다음으로 제3실시예의 액티브매트릭스형 액정표시장치(1101)의 한 제조방법을 제14도를 참조하여 설명한다.
우선 제14(a)도에 나타내는 바와 같이 유리기판(900)상에 Mo-Ta합금을 3000옹스트롬 두께로 퇴적시키고 패터닝함에 따라 여러개의 주사선(911)을 형성한다. 또한 도시하지 않지만 주사선(911)의 형성과 동시에 주사선(911)과 대략 평행하게 배치되는 보조용량선을 형성한다.
이 주사선(911)은 배선폭 14미크롱으로 형성되고 게이트영역(Gs)은 제13(a)도에 나타내는 바와같이 절개부(GD1)를 지닌 6미크롱의 드레인측 연장영역(GDs)을 갖는 형상으로 패터닝된다.
더욱이 게이트절연막(933)으로써 산화규소(SiO2)막 및 질화규소(SiNx)막을 각각 3000옹스트롬, 500옹스트롬이 되도록 퇴적하고, 또한 300옹스트롬두께의 아몰퍼스실리콘(a-Si:H)막(934), 2000옹스트롬두께의 질화규소(SiNx)막(938)을 각각 CVD법에 의하여 연속성막한다.
이후 질화규소(SiNx)막(938)상에 레지스트를 도포하고 주사선(911)을 마스크로하여 뒷면노광하여 패터닝함에 따라 제14(b)도 및 제13(a)도에 나타내는 바와같이 주사선(11)에 자기정합되고 드레인측연장영역(IDs) 및 절개부(ID1)를 갖는 채널보호막(939)을 얻는다.
그리고 제14(c)도에 나타내는 바와같이 이 채널보호막(939)상에 500옹스트롬 두께의 n+a-Si:H막(936)을 CVD법에 의하여 퇴적시킨다.
이후 제14(d)도에 나타내는 바와같이 신호선(921) 및 채널보호막(939)하의 영역을 제거하는 영역의 아몰퍼스실리콘막(934) 및 n+a-Si:H막(936)을 제거하고 반도체막(935) 및 섬모양의 n+a-Si:H막(936)을 형성하고, 또한 ITO막을 퇴적시켜서 소정형상으로 패터닝하여 화소전극(981)을 형성한다.
이후 제14(a)도에 나타내는 바와같이 몰리브덴(Mo)과 알루미늄(Al)을 각각 500옹스트롬의 두께 및 3000옹스트롬의 두께로 퇴적시킴에 따라 신호선(921)(제12도 참조), 소스전극(951) 및 드레인전극(941)이 되는 적층막(961)을 형성한다.
그리고 제14(f)도에 나타내는 바와같이 섬모양의 n+a-Si:H막(936) 및 적층막(961)을 패터닝하고 저저항반도체막(937), 소스전극(951), 드레인전극(941) 및 드레인전극(941)과 일체의 신호선(921)(제12도 참조)을 형성했다.
이후는 도시하지않은 보호막, 배향막을 통상의 방법으로 차례로 형성하여 어레이기판으로 한다. 그리고 대향기판과 어레이기판을 유리기판간격이 5.1미크롱이 되도록 스페이서를 통하여 대향시키고 액정주입구멍을 제거하여 주변을 시일제로 봉지한 후 액정주입구멍에서 내부에 액정조성물을 주입하여 액정주입구멍을 봉지한다.
그리고 편광판을 적절하게 배치하여 본 실시예의 액티브매트릭스형 액정 표시장치(901)를 완성시킨다.
이상과 같이하여 액티브매트릭스형 액정표시장치(901)를 형성하면 채널보호막(939)이 주사선(911)과 자기정합적으로 형성되어 있기 때문에 TFT(971)의 게이트·소스간 기생용량(Cgs)과 소스·드레인간기생용량(Cgd)이 증대되는 일은 없다. 또 채널보호막(939)이 n+a-Si:H막(936)의 패터닝시에 반도체막(935)을 보호하고 있기 때문에 반도체막(935)을 충분한 박막으로 형성할 수 있고 이에 따라 광리크전류(I off)를 줄일 수 있다.
상기한 실시예에 있어서는 반도체막과 전극사이에 오믹콘택트를 얻기위해 반도체막과 전극사이에 저저항반도체막을 개재시켰지만 채널보호막을 마스크로하여 이온주입 등의 처리를 실시하고 반도체막속에 저저항반도체 영역을 형성해도 좋다.
그런데 상기한 실시예의 어느쪽인가에 있어서도 반도체막으로써는 아몰퍼스실리콘(a-Si:H)막을 이용한 경우를 예로 들어 설명했는데 반도체막으로써는 다결정실리콘(p-Si), Cd-Se 등의 화합물반도체막등이어도 좋은 것은 말할 것도 없다.
또 상기한 실시예에서는 액정층으로써 네마틱액정조성물로 이루어지는 경우를 예로 들어 설명했지만 이 밖에도 액정층으로써 고분자수지와 액정재료의 혼합물로 이루어지는 액정층을 이용한 고분자분산형액정(PD-LC)을 이용해도 좋은 것은 말할 것도 없다. 특히 고분자분산형액정(PD-LC)이 이용되는 액티브매트릭스형 액정표시장치에 있어서는 액정층내에서 산란되어 TFT에 입사되는 빛이 존재하기 때문에 광리크전류(I off)가 증대해버린다. 그러나 본 발명에 따르면 고분자분산형액정(PD-LC)이 이용되는 액티브매트릭스형 액정표시장치에 있어서도 광리크전류(I off)를 충분히 줄일 수 있고 이에 따라 우수한 표시화상이 얻어진다.
본 발명에 따르면 박막트랜지스터의 광리크전류(I off)를 충분히 작게 억제할 수 있고 이에 따라 높은 ON/OFF전류비를 달성할 수 있다.
그리고 특히 이와같은 TFT가 이용되어 이루어지는 액티브매트릭스형 액정표시장치에서는 우수한 표시화상의 확보가 가능하게 된다.

Claims (19)

  1. 절연성기판상에 배치된 게이트전극, 상기 게이트전극상에 적어도 게이트절연막 및 반도체막을 통하여 적층된 소스전극 및 드레인전극을 구비하는 박막트랜지스터에 있어서, 상기 게이트전극의 윤곽선과 상기 드레인전극의 윤곽선의 임의의 교차점에서 상기 게이트전극의 윤곽선과 상기 소스전극의 윤곽선의 교차점에 이르는 최단간격중 적어도 하나의 간격이 상기 게이트전극의 윤곽선 중 상기 드레인전극과 겹치는 부분과 상기 소스전극과 겹치는 부분의 최단 간격보다 큰 것을 특징으로하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 반도체막이 규화물 반도체막인 것을 특징으로 하는 박막트랜지스터.
  3. 제2항에 있어서, 상기 규화물 반도체막의 막두께가 100옹스트롬(Å) 이상, 500옹스트롬 이하인 것을 특징으로하는 박막트랜지스터.
  4. 제1항에 있어서, 상기 박막트랜지스터의 채널길이를 결정하는 채널보호막이 상기 반도체막상에 배치되는 것을 특징으로하는 박막트랜지스터.
  5. 제4항에 있어서, 상기 게이트전극과 상기 소스전극 및 상기 드레인 전극의 중복영역에 있어서 상기 게이트전극의 윤곽선과 대략 동등하거나 작은 것을 특징으로하는 박막트랜지스터.
  6. 제5항에 있어서, 상기 채널보호막은 상기 게이트전극과 자기정합적으로 형성되는 것을 특징으로하는 박막트랜지스터.
  7. 절연성기판상에 배치된 게이트전극, 상기 게이트전극상에 적어도 게이트 절연막 및 반도체막을 통하여 적층된 소스전극 및 드레인전극을 구비하여 소정의 채널길이가 형성되어 이루어지는 박막트랜지스터에 있어서, 상기 게이트전극은 상기 채널길이와 대략 평행한 방향을 상기 채널 길이보다 긴 게이트 길이를 갖는 게이트 영역, 적어도 상기 게이트 영역에서 상기 게이트길이와 대략 평행한 방향으로 연장되고 상기 드레인전극에 일부가 중복하는 드레인측 연장영역과, 상기 게이트 영역에서 상기 게이트 길이와 대략 평행한 방향으로 연장되고 상기 소스전극에 일부가 중복하는 소스측 연장영역중에서 선택된 어느쪽인가 한쪽을 구비하는 것을 특징으로하는 박막트랜지스터.
  8. 제1절연성기판상에 배치되는 주사선 및 신호선과 상기 주사선 및 상기 신호선과 박막트랜지스터를 통하여 접속되는 화소전극을 구비한 제1전극기판, 제2절연성기판상에 대향전극을 구비한 제2전극기판, 및 상기 제1전극기판과 상기 제2전극기판사이에서 유지되는 광변조층을 구비하는 표시장치에 있어서, 상기 박막트랜지스터는 주사선에 전기적으로 접속되는 게이트전극 상에 게이트 절연막을 통하여 배치되는 반도체막, 이 반도체막과 상기 신호선을 전기적으로 접속하는 드레인전극, 상기 반도체막과 상기 화소 전극을 전기적으로 접속하는 소스전극을 구비하고, 상기 게이트전극의 윤곽선과 상기 드레인전극의 윤곽선의 임의의 교차점에서 상기 게이트전극의 윤곽선가 상기 소스전극의 윤곽선의 교차점에 이르는 최단간격중 적어도 하나의 간격이 상기 게이트전극의 윤곽선 중 상기 드레인전극과 겹치는 부분과 상기 소스전극과 겹치는 부분의 최단간격보다 큰 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 광변조층이 액정재료를 주체로 한 것을 특징으로하는 표시장치.
  10. 절연성기판상에 배치된 게이트전극, 상기 게이트전극상에 게이트 절연막을하여 배치되는 반도체막, 상기 반도체막상에 배치되어 채널 길이를 결정하는 채널보호막, 상기 반도체막에 전기적으로 접속되는 소스 전극 및 드레인전극을 구비하는 박막트랜지스터에 있어서, 상기 채널보호막은 상기 반도체막과 적층되는 영역에 있어서는 상기 게이트전극의 윤곽선과 대략 동등하거나 작게, 한편 상기 채널보호막의 윤곽선과 상기 드레인전극의 윤곽선의 임의의 교차점에서 상기 채널보호막의 윤곽선과 상기 소스전극의 윤곽선의 교차점에 이르는 최단간격중 적어도 하나의 간격이 상기 채널보호막의 윤곽선 중 상기 드레인전극과 겹치는 부분과 상기 소스전극과 겹치는 부분의 최단간격보다 큰 것을 특징으로하는 박막트랜지스터.
  11. 제10항에 있어서, 상기 채널보호막은 상기 게이트전극과 자기정합적으로 형성되어 있는 것을 특징으로하는 박막트랜지스터.
  12. 제10항에 있어서, 상기 반도체막이 규화물 반도체막인 것을 특징으로하는 박막트랜지스터.
  13. 제12항에 있어서, 상기 규화물 반도체막의 막두께가 100옹스트롬 이상 500옹스트롬 이하인 것을 특징으로하는 박막트랜지스터.
  14. 절연성기판상에 배치된 게이트전극, 상기 게이트전극상에 게이트 절연막을 통하여 배치되는 반도체막, 상기 반도체막상에 배치되는 채널보호막, 상기 반도체막에 전기적으로 접속되는 소스전극 및 드레인전극을 구비하는 박막트랜지스터에 있어서, 상기 채널보호막은 채널길이를 결정하는 채널길이 결정영역과, 적어도 상기 채널길이 결정영역에서 상기 채널길이와 대략 평행한 방향으로 연장되어 상기 드레인전극과 중복하는 영역에 상기 드레인전극보다도 작은 제1절개부를 갖는 드레인측 연장영역과 상기 채널길이 결정영역에서 상기 채널길이와 대략 평행한 방향으로 연장되어 상기 소스전극과 중복하는 영역에 상기 소스전극보다도 작은 제2 절개부를 갖는 소스측 연장영역에서 선택되는 한쪽을 구비하고, 상기 게이트전극은 상기 제1절개부 또는 상기 제2절개부에 따른 절개부를 구비한 것을 특징으로하는 박막트랜지스터.
  15. 제14항에 있어서, 상기 채널보호막은 상기 게이트전극과 자기정합적으로 형성되어 있는 것을 특징으로하는 박막트랜지스터.
  16. 제14항에 있어서, 상기 반도체막이 규화물 반도체막인 것을 특징으로하는 박막트랜지스터.
  17. 제16항에 있어서, 상기 규화물반도체막의 막두께가 100옹스트롬 이상, 500옹스트롬 이하인 것을 특징으로하는 박막트랜지스터.
  18. 제1절연성 기판상에 배치되는 주사선 및 신호선과 상기 주사선 및 상기 신호선과 박막트랜지스터를 통하여 접속되는 화소전극을 구비한 제1전극기판, 제2절연성기판상에 대향전극을 구비하는 제2전극기판, 및 상기 제1전극기판과 상기 제2전극기판사이에서 유지되는 광변조층을 구비한 표시장치에 있어서, 상기 박막트랜지스터는 상기주사선에 접속되는 게이트전극상에 게이트 절연막을 통하여 배치되는 반도체막, 상기 반도체막상에 배치되어 채널 길이를 결정하는 채널보호막, 상기 반도체막과 상기 신호선을 전기적으로 접속하는 드레인전극 및 상기 반도체막과 상기 화소전극을 전기적으로 접속하는 소스전극을 구비하고, 상기 채널보호막은 상기 반도체막과 적층되는 영역에 있어서 상기 게이트전극의 윤곽선과대략 동등하거나 작게, 한편 상기 채널보호막의 윤곽선과 상기 드레인전극의 윤곽선의 임의의 교차점에서 상기 채널보호막의 윤곽선과 상기 소스전극의 윤곽선의 교차점에 이르는 최단간격중 적어도 하나의 간격이 상기 채널보호막의 윤곽선 중 상기 드레인전극과 겹치는 부분과 상기 소스전극과 겹치는 부분의 최단간격보다 큰 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 광변조층이 액정재료를 주체로 한 것을 특징으로하는 표시장치.
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