KR20070039399A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20070039399A
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다케토 후쿠로
마사오 오키하라
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 제조 프로세스에 있어서의 플라즈마 전류에 의해 파괴되는 것을 방지할 수 있고, 또한 다이오드의 내압이 상승하는 것을 회피한 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
(해결 수단) 반도체 장치 (10) 는 지지 기판인 실리콘 기판 (101a) 과, 실리콘 기판 (101a) 상의 산화막 (101b) 과, 산화막 (101b) 상의 실리콘 박막 (101c) 을 갖는 SOI 기판 (101) 을 이용하고, 이것의 실리콘 박막 (101c) 상에 형성된 입력 단자 (IN ; 제 2 상층 배선 (134)) 와, 실리콘 박막 (101c) 상에 형성된 Vss 단자 (Tvss ; 제 1 상층 배선 (139)) 와, 실리콘 박막 (101c) 에 형성되고, 입력 단자 (IN) 와 Vss 단자 (Tvss) 에 접속된 반도체 소자 (예를 들어 인버터 (11)) 와, 실리콘 박막 (101c) 에 형성되고, Vss 단자 (Tvss) 로부터 입력 단자 (IN) 로 순방향으로 접속된 보호 다이오드 (12) 를 갖는다.
반도체 장치, 제조 방법

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1 은 종래 기술에 의한 반도체 장치 (90) 의 구성을 나타내는 회로도이다.
도 2 는 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 구성을 나타내는 회로도이다.
도 3 은 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 층 구조를 나타내는 단면도이다.
도 4 는 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다 (1).
도 5 는 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다 (2).
도 6 은 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다 (3).
도 7 은 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다 (4).
도 8 은 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타 내는 프로세스도이다 (5).
도 9 는 본 발명의 실시예 1 에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다 (6).
도 10 은 본 발명의 실시예 2 에 의한 반도체 장치 (20) 의 구성을 나타내는 회로도이다.
도 11 은 본 발명의 실시예 2 에 의한 반도체 장치 (20) 의 층 구조를 나타내는 단면도이다.
도 12 는 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (1).
도 13 은 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (2).
도 14 는 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (3).
도 15 는 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (4).
도 16 은 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (5).
도 17 은 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다 (6).
도 18 은 본 발명의 실시예 1 에 의한 반도체 장치 (20) 의 제조 방법을 나 타내는 프로세스도이다 (7).
*도면의 주요부분에 대한 부호의 설명*
10, 20 : 반도체 장치
11 : 인버터
12 : 보호 다이오드
13 : 메탈 배선
101 : SOI 기판
101a : 실리콘 기판
101b : 산화막
101c : 실리콘 박막
102 : 소자 분리 절연막
103 : 제 1 패시베이션
104 : 제 2 패시베이션
105 : 제 1 층간 절연막
106 : 제 2 층간 절연막
111a, 112a, 122a, 123a, 124a, 201 : 실리사이드막
111p, 111p' : P 확산 영역
112n, 112n' : N 확산 영역
113 : 저확산 영역
113A, 125, 125A : 웰 영역
114 : 보호막
114A : 실리콘 산화막
121 : 게이트 절연막
122 : 게이트 전극
122A : 폴리실리콘막
123s, 123s' : 소스
124d, 124d' : 드레인
131, 133, 135, 137, 138, 140, 141, 202 : 컨택트 내 배선
132, 136, 139, 142 : 제 1 상층 배선
132a, 132c, 134a, 134c : 질화 티탄막
132b, 134b : 티탄막
134 : 제 2 상층 배선
201 : 기판 컨택트
IN : 입력 단자
N11 : NMOS 트랜지스터
OUT : 출력 단자
P11 : PMOS 트랜지스터
R1, R2, R3, R4, R11, R12, R13, R14, R15 : 레지스트 패턴
Tvss : Vss 단자
Vdd, Vss : 전원선
특허 문헌 1 : 일본 특허 제3415401호
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 SOI 기판을 이용한 반도체 장치 및 반도체 장치의 제조 방법으로서, 제조 프로세스에 있어서의 데미지의 발생을 방지한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래, 벌크 기판을 이용한 반도체 장치에서는, 제조 프로세스에 있어서의 플라즈마 전류에 의해 반도체 소자가 데미지를 받는 것을 방지하기 위해, 회로의 입력 단자와 기판 사이에 순방향으로 보호 다이오드를 접속하고 있었다. 이러한 구성을 갖는 반도체 장치 (90) 의 회로 구성을 도 1 에 나타낸다. 또한, 본 설명에서는, 벌크 기판에 인버터 (91) 가 장착된 반도체 장치 (90) 를 예로 든다.
도 1 에 나타내는 바와 같이, 종래 기술에 의한 반도체 장치 (90) 는 전원선 (Vdd) 과 전원선 (Vss) 사이에 직렬로 접속된 p 형 MOS (Metal-Oxide Semiconductor) 트랜지스터 (이하, PMOS 트랜지스터라고 한다; P91) 및 n 형 MOS 트랜지스터 (이하, NMOS 트랜지스터라고 한다; N91) 를 갖는다. PMOS 트랜지스터 (P91) 의 소스는 전원선 (Vdd) 에 접속된다. NMOS 트랜지스터 (N91) 의 소스는 전원선 (Vss) 에 접속된다. PMOS 트랜지스터 (P91) 와 NMOS 트랜지스터 (N91) 의 드레인은 공통 결선되고, 출력 단자 (OUT) 에 접속된다. 또, PMOS 트랜지스터 (P91) 와 NMOS 트랜지스터 (N91) 의 게이트는 공통 결선되고, 입력 단자 (IN) 에 접속된다. 입력 단자 (IN) 는 반도체 장치 (90) 에 있어서의 상층의 메탈 배선 (93) 에 접속됨과 함께, 순방향으로 접속된 보호 다이오드 (92) 를 통해 벌크 기판에 접속된다.
이와 같이, 종래 기술에 있어서, 보호 다이오드 (92) 는 입력 단자 (IN) 와 벌크 기판 사이에만 형성되어 있었다.
또, 최근의 반도체 장치에서는, 소형화 및 동작의 고속화를 목적으로 하여, 벌크 기판 대신에, SOI (Silicon On Insulator) 구조를 갖는 반도체 기판 (이하, SOI 기판이라고 한다) 이 이용되어 왔다.
또한, 참고로서, 이하에 나타내는 특허 문헌 1 에는 SOI 기판에 장착된 반도체 장치의 동작 중의 서지 전류에 대한 내성을 향상시키기 위해, 입력 단자와 전원 (Vss) 또는 전원 (Vdd) 의 사이에 보호 다이오드를 형성하는 구성이 개시되어 있다.
상기와 같은 벌크 기판에 형성된 반도체 장치는 제조 프로세스 중, 소스와 드레인과 게이트의 전위가 벌크 기판과 동전위로 유지된다. 또한, 게이트는 상기 기술한 바와 같이, 보호 다이오드를 통해 벌크 기판에 접속됨으로써, 이것과 동전위로 유지되어 있다.
이에 대해, SOI 기판을 이용한 반도체 장치에서는, 벌크 기판에 형성된 반도 체 장치와 달리, 소스와 드레인과 게이트가 SOI 기판으로부터 전기적으로 이격된 상태로 되어 있다. 이것은 SOI 기판의 구조상, 반도체 소자의 형성 영역인 실리콘 박막과 기판 사이에 절연층이 개재되기 때문이다. 이러한 구성을 갖는 반도체 장치에 대해서, 벌크 기판을 이용한 반도체 장치와 마찬가지로, 게이트와 기판 사이에 보호 다이오드를 삽입하면, 게이트만이 소스 및 드레인에 대해서 전위를 갖는다. 이 때문에, 제조 프로세스에 있어서의 플라즈마 전류가 게이트에 집중하여 흐르고, 이 결과, 반도체 소자가 파괴된다는 문제가 발생한다.
또한, 상기 기술한 특허 문헌 1 에 의해 개시된 구조도, 입력 단자와 전원 (Vss) 또는 전원 (Vdd) 사이에 보호 다이오드를 형성하는 구성이기 때문에, 상기 문제를 해결할 수는 없다. 또, 이 특허 문헌 1 이 개시하는 보호 트랜지스터는 n 형 또는 p 형 불순물이 확산된 영역 상에 도전성 막이 형성되어 있다. 이와 같이, 불순물 확산 영역 상에 도전막이 존재하면, 예를 들어 완전 공핍형 SOI 기판을 이용한 경우, 이 불순물 확산 영역이 공핍화되어 다이오드의 내압, 즉 브레이크 다운시의 전압이 높아진다. 이 때문에, 플라즈마 전류 등의 서지 전류를 효율적으로 방출하는 것이 곤란해져 보호 성능이 저하된다는 문제가 있다. 또, 이와 같이 다이오드의 내압이 높아지면, 플라즈마 데미지에 대한 제어성이 저하된다는 문제도 발생시킨다.
여기에서, 본 발명은 상기 문제를 감안하여 이루어진 것으로, 제조 프로세스에 있어서의 플라즈마 전류에 의해 파괴되는 것을 방지할 수 있고, 또한 다이오드의 내압이 상승하는 것을 회피한 반도체 장치 및 반도체 장치의 제조 방법을 제공 하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명에 의한 반도체 장치는 지지 기판과, 지지 기판 상의 산화막과, 산화막 상의 반도체 박막과, 반도체 박막 상에 형성된 제 1 단자와, 반도체 박막 상에 형성된 제 2 단자와, 반도체 박막에 형성되고, 제 1 단자와 제 2 단자에 접속된 반도체 소자와, 반도체 박막에 형성되고, 제 2 단자로부터 제 1 단자로 순방향으로 접속된 보호 다이오드를 가지고 구성된다.
예를 들어, 반도체 소자가 반도체 박막에 형성된 소스와 드레인과 게이트를 갖는 트랜지스터를 포함하는 경우, 소스와 드레인과 게이트는 지지 기판으로부터 전기적으로 이격된 상태이다. 여기에서, 소스와 게이트 사이에 순방향으로 보호 다이오드를 접속함으로써, 소스·게이트간의 전위차를 해소하는 것이 가능해진다. 이 결과, 특히 제조 프로세스 중에 있어서 플라즈마 전류가 게이트에 집중하여 흐르는 것을 방지할 수 있고, 이에 의해 반도체 장치가 파괴되는 것을 회피할 수 있다. 또, 본 발명에 의한 보호 다이오드는 p 형 도전성을 갖는 확산 영역과 n 형 도전성을 갖는 확산 영역 사이의 영역 상에 도전성 막을 갖지 않는다. 이에 의해, 보호 다이오드의 내압이 상승하는 것을 회피할 수 있고, 플라즈마 전류 등의 서지 전류의 방전 효율이 저하되는 것, 그리고 제어성이 저하되는 것을 회피할 수 있다.
또, 본 발명에 의한 반도체 장치의 제조 방법은 지지 기판과, 지지 기판 상의 산화막과, 산화막 상의 반도체 박막을 포함하는 SOI 기판을 준비하는 공정과, SOI 기판에 있어서의 반도체 박막을 제 1 소자 형성 영역과 제 2 소자 형성 영역을 구획하는 공정과, 제 1 소자 형성 영역에 p 형 도전성을 갖는 제 1 영역과, n 형 도전성을 갖는 제 2 영역을 갖는 보호 다이오드를 형성하는 공정과, 제 2 소자 형성 영역에 게이트 절연막과 게이트 전극과 한 쌍의 확산 영역을 갖는 트랜지스터를 형성하는 공정과, 보호 다이오드의 제 1 영역과, 트랜지스터의 확산 영역을 전기적으로 접속하는 제 1 배선을 형성하는 공정과, 보호 다이오드의 제 2 영역과, 트랜지스터의 게이트를 전기적으로 접속하는 제 2 배선을 형성하는 공정을 가지고 구성된다.
상기 기술한 바와 같이, 예를 들어 반도체 소자가 반도체 박막에 형성된 소스와 드레인과 게이트를 갖는 트랜지스터를 포함하는 경우, 소스와 드레인과 게이트는 지지 기판으로부터 전기적으로 이격된 상태이다. 여기에서, 반도체 박막에 보호 다이오드를 형성하고, 이것을 트랜지스터에 있어서의 소스와 게이트 사이에 순방향으로 접속함으로써, 소스·게이트간의 전위차를 해소하는 것이 가능해진다. 이 결과, 특히 제조 프로세스 중에 있어서 플라즈마 전류가 게이트에 집중하여 흐르는 것을 방지할 수 있고, 이에 의해 반도체 장치가 파괴되는 것을 회피할 수 있다. 또, 본 발명에 의한 보호 다이오드는 상기 기술한 바와 같이, p 형 도전성을 갖는 확산 영역과 n 형 도전성을 갖는 확산 영역 사이의 영역 상에 도전성 막을 갖지 않는다. 이에 의해, 보호 다이오드의 내압이 상승하는 것을 회피할 수 있고, 플라즈마 전류 등의 서지 전류의 방전 효율이 저하되는 것, 그리고 제어성이 저하되는 것을 회피할 수 있다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태를 도면과 함께 상세하게 설명한다. 또한, 이하의 설명에 있어서, 각 도면은 본 발명의 내용을 이해할 수 있을 정도로 형상, 크기 및 위치 관계를 개략적으로 나타내고 있는 것에 불과하고, 따라서, 본 발명은 각 도면으로 예시된 형상, 크기 및 위치 관계에만 한정되는 것은 아니다. 또, 각 도면에서는 구성의 명료화를 위해 단면에 있어서의 해칭의 일부가 생략되어 있다. 또한, 후술하는 예시 수치는 본 발명의 바람직한 예에 불과하고, 따라서, 본 발명은 예시된 수치로 한정되는 것은 아니다.
(실시예 1)
먼저, 본 발명에 의한 실시예 1 에 대해 도면을 이용하여 상세하게 설명한다. 또한, 본 실시예에서는 SOI 기판에 형성하는 반도체 소자를 인버터로 한 경우를 예로 들어 설명한다.
·전체 구성
도 2 는 본 실시예에 의한 반도체 장치 (10) 의 구성을 나타내는 회로도이다. 도 2 에 나타내는 바와 같이, 반도체 장치 (10) 는 전원선 (Vdd) 과 전원선 (Vss) 사이에 직렬로 접속된 PMOS 트랜지스터 (P11) 및 NMOS 트랜지스터 (N11) 를 갖는다. PMOS 트랜지스터 (P11) 와 NMOS 트랜지스터 (N11) 의 드레인은 공통 결선되고, 출력 단자 (OUT) 에 접속된다. PMOS 트랜지스터 (P11) 의 소스는 전원선 (Vdd) 에 접속된다. NMOS 트랜지스터 (N11) 의 소스는 전원선 (Vss) 에 접속됨과 함께, Vss 단자 (Tvss ; 제 2 단자) 에 접속된다. PMOS 트랜지스터 (P11) 와 NMOS 트랜지스터 (N11) 의 게이트는 공통 결선되고, 입력 단자 (IN ; 제 1 단자) 에 접속된다.
또, 반도체 장치 (10) 는 보호 다이오드 (12) 를 갖는다. 보호 다이오드 (12) 의 애노드는 Vss 단자 (Tvss) 에 접속된다. 또한, 보호 다이오드 (12) 의 캐소드는 입력 단자 (IN) 에 접속됨과 함께, 메탈 배선 (13) 에 접속된다. 즉, 본 실시예에서는, 반도체 소자인 인버터 (11) 의 소스와 게이트 사이에 순방향으로 보호 다이오드 (12) 를 형성한다. 메탈 배선 (13) 은 도시하지 않은 배선을 통해 SOI 기판에 있어서의 지지 기판 (후술하는 실리콘 기판 (101a) 에 상당) 에 접속된다. 이러한 구성으로 함으로써, 메탈 배선 (13) 또는 입력 단자 (IN) 로부터 NMOS 트랜지스터 (N11) 의 소스에, 이것을 차지하는 전류가 흐르는 것을 방지할 수 있고, 인버터 (11) 에 있어서의 소스와 게이트의 전위를 동전위로 유지하는 것이 가능해진다. 그 결과, SOI 기판에 형성된 반도체 소자가 플라즈마 전류에 의해 파손되는 것을 방지할 수 있다. 또한, 보호 다이오드 (12) 의 캐소드와, 인버터 (11) 의 게이트는 신호선인 메탈 배선 (13 ; 메탈층) 에 전기적으로 접속된다.
·반도체 장치의 단면 구조
다음으로, 본 실시예에 의한 반도체 장치 (10) 의 층 구조를 도면과 함께 상세하게 설명한다. 도 3 은 반도체 장치 (10) 의 층 구조를 나타내는 단면도이다. 또한, 도 3 에서는, SOI 기판 (101) 상면에 대해서 수직인 면에서 보호 다이오드 (12) 를 절단했을 때의 단면도를 나타낸다. 또, 도 3 에서는, 설명의 간략화를 위해, PMOS 트랜지스터 (P11) 의 구성을 생략한다.
도 3 에 나타내는 바와 같이, 보호 다이오드 (12) 및 NMOS 트랜지스터 (N11) 는 실리콘 기판 (101a ; 지지 기판) 상에 산화막 (101b) 과 실리콘 박막 (101c ; 반도체 박막) 이 순차 적층된 구조를 갖는 SOI 기판 (101) 의 실리콘 박막 (101c) 에 형성된다. 또한, 산화막 (101b) 은 매립 산화막 (BOX 막) 이어도 된다. 또, 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 의 사이는 SOI 기판 (101) 에 있어서의 소자 형성 영역을 구획하는 소자 분리 절연막 (102) 에 의해 전기적으로 분리되어 있다. 또한, 이 구조는 PMOS 트랜지스터 (P11) 도 동일하다.
··보호 다이오드의 단면 구조
보호 다이오드 (12) 는 p 형 도전성을 갖는 확산 영역 (이하, P 확산 영역이라고 한다; 111p) 과, P 확산 영역 (111p ; 제 1 확산 영역 또는 제 1 영역) 상부에 형성된 실리사이드막 (111a) 과, n 형 도전성을 갖는 확산 영역 (이하, N 확산 영역이라고 한다; 112n) 과, N 확산 영역 (112n ; 제 2 확산 영역 또는 제 2 영역) 상부에 형성된 실리사이드막 (112a) 과, p 형 또는 n 형 도전성을 갖는 저확산 영역 (113 ; 제 3 확산 영역) 을 갖는다. 이와 같이, 본 실시예에 의한 보호 다이오드 (12) 는 SOI 기판 (101) 에 대해서 래터럴한 구조를 갖는다. 즉, 본 실시예에서는, 보호 다이오드 (12) 에 래터럴형 다이오드가 적용된다.
상기 구성에 있어서, P 확산 영역 (111p) 은 실리콘 박막 (101c) 의 소정 영역에 p 형 불순물 이온 (예를 들어 불화 붕소 BF2) 을 예를 들어 1 × 1015/㎠ 정도 의 도즈 (dose) 량이 되도록 주입함으로써 형성된다. 또, 이 P 확산 영역 (111p) 의 상부는 상기 기술한 바와 같이 실리사이드막 (111a) 이 형성됨으로써 저저항화되어 있다.
N 확산 영역 (112n) 은 실리콘 박막 (101c) 의 소정 영역에 n 형 불순물 이온 (예를 들어 인 (P)) 을 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 주입함으로써 형성된다. 또, 이 N 확산 영역 (112n) 의 상부도, P 확산 영역 (111p) 과 마찬가지로, 실리사이드막 (112a) 이 형성됨으로써 저저항화되어 있다.
P 확산 영역 (111p) 과 N 확산 영역 (112n) 의 사이에는 상기 기술한 바와 같이, p 형 또는 n 형 도전성을 갖는 저확산 영역 (113) 이 형성된다. 본 실시예에서는, 이 저확산 영역 (113) 이 p 형 도전성을 갖는 것으로 한다. 이 저확산 영역 (113) 의 불순물 농도는, 예를 들어 p 형 실리콘 기판을 이용하여 SOI 기판 (101) 을 제작한 경우, 기판 농도를 그대로 사용할 수 있다. 또한, 사용하는 실리콘 기판의 기판 저항은, 예를 들어 8 내지 22Ω (옴) 정도로 한다.
또한, 보호 다이오드 (12) 는 P 확산 영역 (111p) 상면의 일부로부터 저확산 영역 (113) 상면을 통해 N 확산 영역 (112n) 상면의 일부에 걸쳐 형성된 보호막 (114) 을 갖는다. 이 보호막 (114) 은 실리사이드막 (111a, 112a 및 122a) 을 형성할 때의 실리사이드화에 대한 보호막이다. 이 보호막 (114) 은, 예를 들어 실리콘 산화막으로 할 수 있다. 또, 그 막두께는, 예를 들어 400Å (옹스트롬) 정도로 할 수 있다.
··NMOS 트랜지스터의 단면 구조
NMOS 트랜지스터 (N11) 는 실리콘 박막 (101c) 상에 형성된 게이트 절연막 (121) 과, 게이트 절연막 (121) 상에 형성된 게이트 전극 (122) 과, 게이트 전극 (122) 상부에 형성된 실리사이드막 (122a) 과, n 형 도전성을 갖는 한 쌍의 소스 (123s) 및 드레인 (124d ; 한 쌍의 확산 영역) 과, 소스 (123s) 상부 및 드레인 (124d) 상부에 각각 형성된 실리사이드막 (123a 및 124a) 과, p 형 도전성을 갖는 웰 영역 (125) 을 갖는다.
상기 구성에 있어서 게이트 절연막 (121) 은, 예를 들어 실리콘 산화막이다. 그 막두께는, 예를 들어 40Å 정도로 할 수 있다. 또한, 이 막두께는 상기 기술한 보호막 (114) 과 동일하게 하면 된다. 이에 의해, 보호막 (114) 과 게이트 절연막 (121) 의 형성을 동일한 공정으로 실시할 수 있다.
게이트 전극 (122) 은, 예를 들어 소정의 불순물을 함유함으로써 도전성을 갖는 폴리실리콘막이다. 그 막두께는, 예를 들어 2000Å 정도로 할 수 있다.
소스 (123s) 및 드레인 (124d) 은 실리콘 박막 (101c) 에 있어서의 게이트 전극 (122) 아래를 사이에 개재시키는 한 쌍의 영역에 형성된 확산 영역이다. 이 소스 (123s) 및 드레인 (124d) 은, 예를 들어 게이트 전극 (122) 을 마스크로 하여 자기 정합적으로 n 형 불순물 (예를 들어 인 (P)) 을 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 실리콘 박막 (101c) 에 주입함으로써 형성할 수 있다. 또, 이 소스 (123s) 및 드레인 (124d) 각각의 상부는 상기 기술한 바와 같이 실리 사이드막 (123a 및 124a) 이 각각 형성됨으로써 저저항화되어 있다.
P 확산 영역 (111p) 과 N 확산 영역 (112n) 의 사이는 p 형 도전성을 갖는 불순물 (예를 들어 붕소 (B)) 이 예를 들어 1 × 1012/㎠ 정도의 도즈량이 되도록 주입됨으로써 형성된 웰 영역 (125) 이다. 이 웰 영역 (125) 은 동작시에 공핍층이 형성되어 전류가 흐르는 영역이다.
이상과 같이 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 가 형성된 SOI 기판 (101) 상에는 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 이 형성되고, 이에 의해 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 가 상층에 있어서의 반도체 소자나 배선 등으로부터 전기적으로 분리된다. 제 1 패시베이션 (103) 은 예를 들어 실리콘 산화막으로 할 수 있다. 그 막두께는, 예를 들어 700Å 정도로 할 수 있다. 제 2 패시베이션 (104) 은 예를 들어 실리콘 산화막으로 할 수 있다. 그 막두께는, 예를 들어 1000Å 정도로 할 수 있다. 제 1 층간 절연막 (105) 은 예를 들어 실리콘 산화막으로 할 수 있다. 그 막두께는, 예를 들어 8000Å 정도로 할 수 있다. 또, 제 1 층간 절연막 (105) 상에는 제 2 층간 절연막 (106) 이 형성된다. 이 제 2 층간 절연막 (106) 은, 예를 들어 실리콘 산화막으로 할 수 있다. 그 막두께는, 예를 들어 8000Å 정도로 할 수 있다.
보호 다이오드 (12) 의 N 확산 영역 (112n) 은 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 관통하도록 형성된 컨택트 내 배선 (131) 과, 제 1 층간 절연막 (105) 상에 형성된 제 1 상층 배선 (132) 과, 제 2 층간 절연막 (106) 을 관통하도록 형성된 컨택트 내 배선 (133) 을 통해, 제 2 층간 절연막 (106) 상에 형성된 제 2 상층 배선 (134) 에 전기적으로 접속된다. 또, NMOS 트랜지스터 (N11) 에 있어서의 게이트 전극 (122) 은 마찬가지로 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 관통하도록 형성된 컨택트 내 배선 (137) 과, 제 1 층간 절연막 (105) 상에 형성된 제 1 상층 배선 (136) 과, 제 2 층간 절연막 (106) 을 관통하도록 형성된 컨택트 내 배선 (135) 을 통해, 제 2 층간 절연막 (106) 상에 형성된 제 2 상층 배선 (134) 에 전기적으로 접속된다. 이에 의해, 보호 다이오드 (12) 의 N 확산 영역 (112n) 과 NMOS 트랜지스터 (N11) 의 게이트 전극 (122) 이 전기적으로 접속된다. 또한, 제 2 상층 배선 (134) 은 도 2 에 있어서의 입력 단자 (IN) 및 메탈 배선 (13) 에 접속되어 있다. 또, 컨택트 내 배선 (131) 과 제 1 상층 배선 (132) 과 컨택트 내 배선 (133) 과 제 2 상층 배선 (134) 과 컨택트 내 배선 (135) 과 제 1 상층 배선 (136) 과 컨택트 내 배선 (137) 은 보호 다이오드 (12) 의 N 확산 영역 (112n) 과 NMOS 트랜지스터 (N11) 의 게이트를 접속하는 제 2 배선이다.
또, 보호 다이오드 (12) 의 P 확산 영역 (111p) 은 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 관통하도록 형성된 컨택트 내 배선 (138) 을 통해, 제 1 층간 절연막 (105) 상에 형성된 제 1 상층 배선 (139) 에 전기적으로 접속된다. 또, NMOS 트랜지스터 (N11) 에 있어서의 소스 (123s) 는 마찬가지로 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 관통하도록 형성된 컨택트 내 배선 (140) 을 통해, 제 1 층간 절연막 (105) 상에 형성된 제 1 상층 배선 (139) 에 전기적으로 접속된다. 이에 의해, 보호 다이오드 (12) 의 P 확산 영역 (111p) 과 NMOS 트랜지스터 (N11) 의 소스 (123s) 가 전기적으로 접속된다. 또한, 제 1 상층 배선 (139) 은 도 2 에 있어서의 Vss 단자 (Tvss) 를 포함한다. 또, 컨택트 내 배선 (138) 과 제 1 상층 배선 (139) 과 컨택트 내 배선 (140) 은 보호 다이오드 (12) 의 P 확산 영역 (111p) 과 NMOS 트랜지스터 (N11) 의 소스를 접속하는 제 1 배선이다.
또한, NMOS 트랜지스터 (N11) 에 있어서의 드레인 (124d) 은 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 관통하도록 형성된 컨택트 내 배선 (141) 을 통해, 제 1 층간 절연막 (105) 상에 형성된 제 1 상층 배선 (142) 에 전기적으로 접속된다. 제 1 상층 배선 (142) 은 도시하지 않은 PMOS 트랜지스터 (P11) 에 있어서의 드레인 및 출력 단자 (OUT) 에 전기적으로 접속된다. 이에 의해, NMOS 트랜지스터 (N11) 의 드레인 (124d) 이 PMOS 트랜지스터 (P11) 의 드레인과 출력 단자 (OUT) 에 전기적으로 접속된다.
또, 상기 기술한 컨택트 내 배선 (131, 137, 138, 140 및 141) 은, 예를 들어 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 에 형성한 컨택트홀 내에 텅스텐 (W) 등의 도전체를 충전함으로써 형성할 수 있다. 또한, 컨택트 내 배선 (133 및 135) 은, 예를 들어 제 2 층간 절연막 (106) 에 형성한 컨택트홀 내에 텅스텐 (W) 등의 도전체를 충전함으로써 형성할 수 있다.
또, 상기 기술한 제 1 상층 배선 (132, 136, 139 및 142) 은, 예를 들어 막 두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (132a) 과, 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (132b) 과, 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (132c) 을, 제 1 층간 절연막 (105) 상에 순차 적층하고, 이들을 패터닝함으로써 각각 형성할 수 있다. 마찬가지로, 제 2 상층 배선 (134) 은, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (134a) 과, 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (134b) 과, 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (134c) 을, 제 2 층간 절연막 (106) 상에 순차 적층하고, 이들을 패터닝함으로써 각각 형성할 수 있다.
·제조 방법
다음으로, 본 실시예에 의한 반도체 장치 (10) 의 제조 방법을 도면과 함께 상세하게 설명한다. 또한, 이하에서는, 도 3 과 마찬가지로, SOI 기판 (101) 에 대해서 수직인 면에서 보호 다이오드 (12) 를 절단했을 때의 단면도를 나타낸다. 또, 이하에서는, 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 에 착안하여 그 제조 방법을 설명한다.
도 3 내지 도 9 는 본 실시예에 의한 반도체 장치 (10) 의 제조 방법을 나타내는 프로세스도이다.
본 제조 방법에서는, 먼저, 실리콘 기판 (101a) 상에 산화막 (101b) 과 실리콘 박막 (101c) 이 순차 적층된 SOI 기판 (101) 을 준비하고, 이것에 예를 들어 STI (Shallow Trench Isolation) 법을 이용함으로써, 도 4 의 (a) 에 나타내는 바와 같이, 소자 분리 절연막 (102) 을 형성한다. 이에 의해, 소자 형성 영역인 액티브 영역이 실리콘 박막 (101c) 에 형성된다. 또한, 여기에서 준비하는 SOI 기판 (101) 은, 예를 들어 기판 저항이 8 ∼ 22Ω 정도의 p 형 실리콘 기판을 이용하여 제작된 SOI 기판으로 한다.
다음으로, SOI 기판 (101) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 용 액티브 영역 상에 레지스트 패턴 (R1) 을 형성한다. 또한, 이 레지스트 패턴 (R1) 은 PMOS 트랜지스터 (P11) 용 액티브 영역 상에도 형성된다. 이어서, 레지스트 패턴 (R1) 을 마스크로 하여 NMOS 트랜지스터 (N11) 용 액티브 영역에, 예를 들어 불화 붕소 이온을 예를 들어 1 × 1012/㎠ 정도의 도즈량이 되도록 주입함으로써, 도 4 의 (b) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 가 형성되는 액티브 영역에 웰 영역 (125A) 을 형성한다. 이 때, 불화 붕소 이온은 예를 들어 10KeV (킬로일렉트론 볼트) 정도의 에너지로 가속된다. 또한, 이 공정에서는, PMOS 트랜지스터 (P11) 를 형성하기 위한 액티브 영역이 레지스트 패턴에 의해 피복됨으로써, 이것에 불화 붕소 이온이 주입되는 것이 방지되고 있다. 또, PMOS 트랜지스터 (P11) 의 웰 영역은 보호 다이오드 (12) 용 액티브 영역 및 NMOS 트랜지스터 (N11) 용 액티브 영역 상에 레지스트 패턴을 형성하고, 이것을 마스크로 하여 예를 들어 인 이온을 예를 들어 1 × 1012/㎠ 정도의 도즈량이 되도록 주입함으로써 형성할 수 있다. 또한, 이 공정에서 사용된 레지스트 패턴은 저확산 영역 또는 웰 영역을 형성한 후, 적절하게 제거된다.
다음으로, SOI 기판 (101) 표면을 열산화함으로써, 도 4 의 (c) 에 나타내는 바와 같이, 예를 들어 막두께 400Å 정도의 실리콘 산화막 (114A) 을 형성한다. 막두께 400Å 정도의 실리콘 산화막 (114A) 은, 예를 들어 가열 온도를 850℃ 로 하고, 가열 시간을 5 시간으로 함으로써 형성할 수 있다.
다음으로, 실리콘 산화막 (114A) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 보호막 (114) 을 형성하는 영역 상에 레지스트 패턴 (R2) 을 형성한다. 이어서, 이미 알려진 에칭 기술을 이용하여 레지스트 패턴 (R2) 을 마스크로 하여 실리콘 산화막 (114A) 을 패터닝함으로써, 도 5 의 (a) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역 상에 보호막 (114) 을 형성한다. 또한, 이 때의 에칭으로는, 예를 들어 HF 나 BHF 등을 에천트로서 사용한 웨트 에칭을 적용할 수 있다.
다음으로, 레지스트 패턴 (R2) 을 제거한 후, 노출된 SOI 기판 (101) 상면을 다시 열산화함으로써, 도 5 의 (b) 에 나타내는 바와 같이, 예를 들어 막두께 40Å 정도의 실리콘 산화막 (121A) 을 형성한다. 막두께 40Å 정도의 실리콘 산화막 (121A) 은, 예를 들어 가열 온도를 500℃ 정도로 하고, 가열 시간을 4 시간 정도로 함으로써 형성할 수 있다.
다음으로, 예를 들어 CVD (Chemical Vapor Deposition) 법을 이용하여, 실리 콘 산화막 (121A) 상에 소정의 불순물을 혼입하면서, 실리콘 (Si) 을 2000Å 정도로 퇴적시킴으로써, 도 5 의 (c) 에 나타내는 바와 같이, 도전성을 갖는 폴리실리콘막 (122A) 을 형성한다.
다음으로, 폴리실리콘막 (122A) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, NMOS 트랜지스터 (N11) 에 있어서의 게이트 전극 (122) 을 형성하는 영역 상에 레지스트 패턴 (R3) 을 형성한다. 이어서, 이미 알려진 에칭 기술을 이용하여 레지스트 패턴 (R3) 을 마스크로 하여 폴리실리콘막 (122A) 을 패터닝함으로써, 도 6 의 (a) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 용 액티브 영역에 있어서의 실리콘 산화막 (114A) 상에 게이트 전극 (122) 을 형성한다. 또한, 폴리실리콘막 (122A) 일 때의 에칭에는 실리콘 산화막 (121A) 과의 선택비를 충분히 취할 수 있는 조건을 적용하는 것이 바람직하다. 또, 폴리실리콘막 (122A) 의 에칭은, 예를 들어 폴리실리콘막 (122A) 을 패터닝하기 위한 공정 (이것을 메인 에칭 공정이라고 한다) 과 오버 에칭을 위한 공정 (이것을 오버 에칭 공정이라고 한다) 으로 실시된다. 메인 에칭 공정에서의 조건에는, 에칭 가스에 예를 들어 Cl2 가스와 HBr 가스와 O2 가스의 혼합 가스를 사용하는 것을 적용할 수 있다. 또, 오버 에칭 공정에서의 조건에는 에칭 가스에 예를 들어 HBr 가스와 He 가스와 O2 가스의 혼합 가스를 사용하는 것을 적용할 수 있다.
다음으로, 레지스트 패턴 (R3) 을 제거한 후, 이미 알려진 에칭 기술을 이용 하여 게이트 전극 (122) 을 마스크로 하여 실리콘 산화막 (121A) 을 패터닝한다. 이에 의해, 도 6 의 (b) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 용 액티브 영역 상에 게이트 절연막 (121) 과 게이트 전극 (122) 이 형성된다. 이 때, 보호 다이오드 (12) 용 액티브 영역 상에 형성된 보호막 (114) 이 다소 박막화되어도 된다. 또한, 실리콘 산화막 (121A) 의 에칭은 게이트 전극 (122) 과의 선택비를 충분히 취할 수 있는 조건을 적용하는 것이 바람직하다. 이 에칭에는, 예를 들어 에천트에 HF 나 BHF 등을 사용한 웨트 에칭을 적용할 수 있다.
다음으로, 레지스트 패턴 (R3) 을 제거한 후, 이상과 같이 가공된 SOI 기판 (101) 상에 다시 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 N 확산 영역 (112n) 이 형성되는 영역 상과, NMOS 트랜지스터 (N11) 에 있어서의 소스 (123s) 및 드레인 (124d) 이 각각 형성되는 영역 상에 개구를 갖는 레지스트 패턴 (R4) 을 형성한다. 이어서, 레지스트 패턴 (R4) 의 개구로부터 노출된 보호 다이오드 (12) 용 액티브 영역 및 NMOS 트랜지스터 (N11) 용 액티브 영역에, 레지스트 패턴 (R4) 을 마스크로 하여 예를 들어 인 이온을 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 주입함으로써, 도 7 의 (a) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역에 N 확산 영역 (112n') 을 형성함과 함께, NMOS 트랜지스터 (N11) 용 액티브 영역에 소스 (123s') 및 드레인 (124d') 을 형성한다. 이 때, 인 이온은 예를 들어 10KeV 정도의 에너지로 가속된다.
다음으로, 레지스트 패턴 (R4) 을 제거한 후, 다시 SOI 기판 (101) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 P 확산 영역 (111p) 이 형성되는 영역 상에 개구를 갖는 레지스트 패턴 (R5) 을 형성한다. 이어서, 레지스트 패턴 (R5) 의 개구로부터 노출된 보호 다이오드 (12) 용 액티브 영역에, 레지스트 패턴 (R5) 을 마스크로 하여, 예를 들어 불화 붕소 이온을 예를 들어 1 × 1015/㎠ 정도의 농도가 되도록 주입함으로써, 도 7 의 (b) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역에 P 확산 영역 (111p') 을 형성한다. 이 때, 불화 붕소 이온은 예를 들어 10KeV 정도의 에너지로 가속된다. 또한, 이상과 같이, P 확산 영역 (111p') 을 형성한 후, 레지스트 패턴 (R5) 은 제거된다.
그 후, SOI 기판 (101) 을 열처리함으로써, P 확산 영역 (111p') 및 N 확산 영역 (112n') 과 소스 (123s') 및 드레인 (124d') 에 각각 주입된 이온을 확산한다. 이에 의해, 보호 다이오드 (12) 의 형성 영역에 P 확산 영역 (111p) 및 N 확산 영역 (112n) 이 형성됨과 함께, NMOS 트랜지스터 (N11) 의 형성 영역에 소스 (123s) 및 드레인 (124d) 이 형성된다. 이 때의 열처리에서는, 예를 들어 가열 온도를 1000℃ 로 하고, 가열 시간을 10 초로 한 램프 어닐을 이용할 수 있다.
다음으로, SOI 기판 (101) 상에 예를 들어 코발트 (Co) 나 티타늄 (Ti) 등의 금속을 퇴적시키고, 이것을 실리사이드화함으로써, 도 8 의 (a) 에 나타내는 바와 같이, P 확산 영역 (111p) 상부 및 N 확산 영역 (112n) 상부와 소스 (123s) 상부 및 드레인 (124d) 상부에, 자기 정합적으로 실리사이드막 (111a, 112a, 123a 및 124a) 을 각각 형성한다. 이 때, 보호 다이오드 (12) 용 액티브 영역 상에 형성된 보호막 (114) 이 마스크가 되므로, 보호막 (114) 하의 액티브 영역에는 실리사이드막이 형성되지 않는다.
이상과 같은 공정을 거침으로써, SOI 기판 (101) 에 있어서의 각 액티브 영역에, 각각 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 가 형성된다. 또한, PMOS 트랜지스터 (P11) 도 사용하는 이온 등의 극성을 바꿈으로써, 동일하게 형성하는 것이 가능하다.
다음으로, 도 8 의 (b) 에 나타내는 바와 같이, 보호 다이오드 (12) 및 NMOS 트랜지스터 (PMOS 트랜지스터 (P11) 도 포함한다) 가 형성된 SOI 기판 (101) 상에, 예를 들어 CVD 법으로 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 순차 형성한다. 각각의 막두께 및 막 종류는 상기 기술한 바와 같이, 제 1 패시베이션 (103) 이 예를 들어 막두께 700Å 정도의 실리콘 산화막이고, 제 2 패시베이션 (104) 이 예를 들어 막두께 1000Å 정도의 실리콘 산화막이고, 제 1 층간 절연막 (105) 이 예를 들어 막두께 8000Å 정도의 실리콘 산화막이다. 또한, 제 1 층간 절연막 (105) 상면은, 예를 들어 CMP (Chemical and Mechanical Polishing) 법을 이용하여 평탄화되어 있다.
다음으로, 기존의 포토리소그래피 기술 및 에칭 기술을 이용함으로써, 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 에 컨택트홀을 형성하고, 이것에 텅스텐 (W) 등의 도전체를 충전함으로써, P 확산 영역 (111p) 상의 실리사이드막 (111a) 에 접속된 컨택트 내 배선 (138) 과, N 확산 영역 (112n) 상의 실리사이드막 (112a) 에 접속된 컨택트 내 배선 (131) 과, 게이트 전극 (122) 상의 실리사이드막 (122a) 에 접속된 컨택트 내 배선 (137) 과, 소스 (123s) 상의 실리사이드막 (123a) 에 접속된 컨택트 내 배선 (140) 과, 드레인 (124d) 상의 실리사이드막 (124a) 에 접속된 컨택트 내 배선 (141) 을 각각 형성한다. 이어서, 제 1 층간 절연막 (105) 상에, 예를 들어 CVD 법으로, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막으로 이루어지는 적층막 (132a) 과, 예를 들어 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (132b) 과, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막으로 이루어지는 적층막 (132c) 을 순차 형성하고, 이들로 이루어지는 적층막을 기존의 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 9 에 나타내는 바와 같이, 제 1 층간 절연막 (105) 상에 컨택트 내 배선 (131) 과 전기적으로 접속된 제 1 상층 배선 (132) 과, 컨택트 내 배선 (137) 과 전기적으로 접속된 제 1 상층 배선 (136) 과, 컨택트 내 배선 (138 및 140) 과 전기적으로 접속된 제 1 상층 배선 (139) 과, 컨택트 내 배선 (141) 과 전기적으로 접속된 제 1 상층 배선 (142) 을 형성한다.
다음으로, 예를 들어 CVD 법으로 제 1 층간 절연막 (105) 상에, 예를 들어 막두께 8000Å 정도의 제 2 층간 절연막 (106) 을 형성한다. 또한, 제 2 층간 절연막 (106) 상면은, 예를 들어 CMP 법을 이용하여 평탄화되어 있다.
다음으로, 기존의 포토리소그래피 기술 및 에칭 기술을 이용함으로써, 제 2 층간 절연막 (106) 에 컨택트홀을 형성하고, 이것에 텅스텐 (W) 등의 도전체를 충전함으로써, 제 1 상층 배선 (132) 에 접속된 컨택트 내 배선 (133) 과, 제 1 상층 배선 (136) 에 접속된 컨택트 내 배선 (135) 을 각각 형성한다. 이어서, 제 2 층간 절연막 (106) 상에, 예를 들어 CVD 법으로, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막으로 이루어지는 적층막 (134a) 과, 예를 들어 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (134b) 과, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막으로 이루어지는 적층막 (134c) 을 순차 형성하고, 이들로 이루어지는 적층막을 기존의 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 3 에 나타내는 바와 같이, 제 2 층간 절연막 (106) 상에 컨택트 내 배선 (133 및 135) 과 전기적으로 접속된 제 2 상층 배선 (134) 을 형성한다.
이상과 같은 공정을 거침으로써, 도 3 에 나타내는 본 실시예에 의한 반도체 장치 (10) 를 제조할 수 있다. 또한, 본 설명에서는, PMOS 트랜지스터 (P11) 의 구성을 생략했지만, 이것을 포함하는 제조 방법은 상기 기술한 내용으로부터 용이하게 상정하는 것이 가능하기 때문에, 여기에서는 상세한 설명을 생략한다.
·작용 효과
이상과 같이, 본 실시예에 의한 반도체 장치 (10) 는 지지 기판인 실리콘 기판 (101a) 과, 실리콘 기판 (101a) 상의 산화막 (101b) 과, 산화막 (101b) 상의 실리콘 박막 (101c) 을 갖는 SOI 기판 (101) 을 이용하고, 이것의 실리콘 박막 (101c) 상에 형성된 입력 단자 (IN ; 제 2 상층 배선 (134)) 와, 실리콘 박막 (101c) 상에 형성된 Vss 단자 (Tvss ; 제 1 상층 배선 (139)) 와, 실리콘 박막 (101c) 에 형성되고, 입력 단자 (IN) 와 Vss 단자 (Tvss) 에 접속된 반도체 소자 (예를 들어 인버터 (11)) 와, 실리콘 박막 (101c) 에 형성되고, Vss 단자 (Tvss) 로부터 입력 단자 (IN) 로 순방향으로 접속된 보호 다이오드 (12) 를 가지고 구성된다.
또, 본 실시예에 의한 반도체 장치 (10) 의 제조 방법은 지지 기판인 실리콘 기판 (101a) 과, 실리콘 기판 (101a) 상의 산화막 (101b) 과, 산화막 (101b) 상의 실리콘 박막 (101c) 을 포함하는 SOI 기판 (101) 을 준비하고, SOI 기판 (101) 에 있어서의 실리콘 박막 (101c) 을 소자 분리 절연막 (102) 에 의해 보호 다이오드 (12) 용 액티브 영역과 반도체 소자 (예를 들어 NMOS 트랜지스터 (N11)) 용 액티브 영역으로 구획하고, 보호 다이오드 (12) 용 액티브 영역에 p 형 도전성을 갖는 P 확산 영역 (111p) 과, n 형 도전성을 갖는 N 확산 영역 (112n) 을 갖는 보호 다이오드 (12) 를 형성하고, 반도체 소자 (예를 들어 NMOS 트랜지스터 (N11)) 용 액티브 영역에 게이트 절연막 (121) 과 게이트 전극 (122) 과 한 쌍의 소스 (123s) 및 드레인 (124d) 을 갖는 트랜지스터 (예를 들어 NMOS 트랜지스터 (N11)) 를 형성하고, 보호 다이오드의 P 확산 영역 (111p) 과, 트랜지스터의 소스 (123s) 를 전기적으로 접속하는 배선 (상기 기술한 제 1 배선) 을 형성하고, 보호 다이오드의 N 확산 영역 (112n) 과, 트랜지스터의 게이트 (122) 를 전기적으로 접속하는 배선 (상기 기술한 제 2 배선) 을 형성한다.
예를 들어, 반도체 소자가 실리콘 박막 (101c) 에 형성된 소스와 드레인과 게이트를 갖는 트랜지스터 (본 예에서는 NMOS 트랜지스터 (N11)) 를 포함하는 경우, 소스와 드레인과 게이트는 지지 기판인 실리콘 기판 (101a) 으로부터 전기적으로 이격된 상태이다. 여기에서, 본 실시예와 같이, 소스와 게이트 사이에 순방향으로 보호 다이오드 (12) 를 접속함으로써, 소스·게이트간의 전위차를 해소하는 것이 가능해진다. 이 결과, 특히 제조 프로세스 중에 있어서 플라즈마 전류가 게이트에 집중하여 흐르는 것을 방지할 수 있고, 이에 의해 반도체 장치 (10) 가 파괴되는 것을 회피할 수 있다. 또, 본 실시예에 의한 보호 다이오드 (12) 는 P 확산 영역 (111p) 과 N 확산 영역 (112n) 사이의 영역 상에 도전성 막을 갖지 않는다. 이에 의해, 보호 다이오드 (12) 의 내압이 상승하는 것을 회피할 수 있고, 플라즈마 전류 등의 서지 전류의 방전 효율이 저하되는 것, 그리고 제어성이 저하되는 것을 회피할 수 있다.
(실시예 2)
다음으로, 본 발명의 실시예 2 에 대하여 도면을 이용하여 상세하게 설명한다. 또, 이하의 설명에 있어서, 실시예 1 과 동일한 구성에 대해서는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또한, 특기하지 않은 구성에 관해서는 실시예 1 과 동일하다. 또, 본 실시예에서는, 실시예 1 과 마찬가지로, SOI 기판에 형성하는 반도체 소자를 인버터로 한 경우를 예로 들어 설명한다.
·전체 구성
도 10 은 본 실시예에 의한 반도체 장치 (20) 의 구성을 나타내는 회로도이다. 도 10 에 나타내는 바와 같이, 반도체 장치 (20) 는 실시예 1 에 의한 반 도체 장치 (10 ; 도 2 참조) 와 동일한 구성에 있어서, 보호 다이오드 (12) 의 애노드와 Vss 단자 (Tvss) 를 연결하는 배선이 기판에 접속된 구성을 갖는다. 또한, 그 외의 구성은 반도체 장치 (10) 와 동일하므로, 여기에서는 상세한 설명을 생략한다.
이와 같이, 보호 다이오드 (12) 의 애노드 및 Vss 단자 (Tvss) 를 기판에 접속함으로써, 예를 들어 보호 다이오드 (12) 의 접합 내압 이상의 전류가 Vss 단자 (Tvss) 와 입력 단자 (IN) 사이에 입력된 경우에도, 이것을 SOI 기판 (101) 에 있어서의 실리콘 기판 (101a) 에 흘리는 것이 가능해지고, 그 결과, SOI 기판에 형성된 반도체 소자가 플라즈마 전류에 의해 파손되는 것을 더욱 방지할 수 있다. 또한, 여기에서 말하는 접합 내압이란, 보호 다이오드 (12) 가 브레이크 다운을 일으킬 때의 전압이다. 또, 보호 다이오드 (12) 의 캐소드와, 인버터 (11) 의 게이트는 메탈 배선 (13) 에 전기적으로 접속된다.
·반도체 장치의 단면 구조
다음으로, 본 실시예에 의한 반도체 장치 (20) 의 층 구조를 도면과 함께 상세하게 설명한다. 도 11 은 반도체 장치 (20) 의 층 구조를 나타내는 단면도이다. 또한, 도 11 에서는, SOI 기판 (101) 상면에 대해서 수직인 면에서 보호 다이오드 (12) 를 절단했을 때의 단면도를 나타낸다. 또, 도 11 에서는, 설명의 간략화를 위해, PMOS 트랜지스터 (P11) 의 구성을 생략한다.
도 3 에 나타내는 바와 같이, 반도체 장치 (20) 는 실시예 1 에 의한 반도체 장치 (10) 와 동일한 구성 (도 3 참조) 에 있어서, 보호 다이오드 (12) 의 P 확산 영역 (111p) 과, NMOS 트랜지스터 (N11) 의 소스 (123s) 를 전기적으로 접속하는 제 1 상층 배선 (139) 이 컨택트 내 배선 (202) 을 통해, SOI 기판 (101) 에 형성된 기판 컨택트 (201) 에 접속된 구성을 갖는다. 또한, 기판 컨택트 (201) 란, SOI 기판 (101) 에 있어서의 실리콘 기판 (101a) 과 전기적인 컨택트를 취하기 위한 구성이다. 또, 기판 컨택트 (201) 의 상부는 실리사이드막 (201a) 이 형성됨으로써 저저항화되어 있다.
이 구성에 있어서, 기판 컨택트 (201) 는 SOI 기판 (101) 에 있어서의 실리콘 기판 (101a) 에 p 형 불순물 (예를 들어 붕소 (B)) 을, 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 주입함으로써 형성된다. 이 기판 컨택트 (201) 는, 예를 들어 소자 분리 절연막 (102) 및 SOI 기판 (101) 에 있어서의 산화막 (101b) 을 관통하는 컨택트홀을 형성하고, 이로부터 실리콘 기판 (101a) 에 이온을 주입하고, 확산함으로써 형성할 수 있다.
다른 구성은 실시예 1 에 의한 반도체 장치 (10 ; 도 3 참조) 와 동일하므로, 여기에서는 상세한 설명을 생략한다.
·제조 방법
다음으로, 본 실시예에 의한 반도체 장치 (20) 의 제조 방법을 도면과 함께 상세하게 설명한다. 또한, 이하에서는, 도 11 과 마찬가지로, SOI 기판 (101) 에 대해서 수직인 면에서 보호 다이오드 (12) 를 절단했을 때의 단면도를 나타낸다. 또, 이하에서는, 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 에 주목하 여 그 제조 방법을 설명한다.
도 12 내지 도 18 은 본 실시예에 의한 반도체 장치 (20) 의 제조 방법을 나타내는 프로세스도이다.
본 제조 방법에서는, 먼저, 실리콘 기판 (101a) 상에 산화막 (101b) 과 실리콘 박막 (101c) 이 순차 적층된 SOI 기판 (101) 을 준비하고, 이것에 예를 들어 STI 법을 이용함으로써, 도 12 의 (a) 에 나타내는 바와 같이, 소자 분리 절연막 (102) 을 형성한다. 이에 의해, 소자 형성 영역인 액티브 영역이 실리콘 박막 (101c) 에 형성된다. 또한, 여기에서 준비하는 SOI 기판 (101) 은 실시예 1 과 마찬가지로, 예를 들어 기판 저항이 8 ∼ 22Ω 정도의 p 형 실리콘 기판을 이용하여 제작된 SOI 기판이다.
다음으로, SOI 기판 (101) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 용 액티브 영역에 레지스트 패턴 (R11) 을 형성한다. 또한, 이 레지스트 패턴 (R1) 은 PMOS 트랜지스터 (P11) 용 액티브 영역 상에도 형성된다. 이어서, 레지스트 패턴 (R11) 을 마스크로 하여 NMOS 트랜지스터 (N11) 용 액티브 영역에, 예를 들어 불화 붕소 이온을 예를 들어 1 × 1012/㎠ 정도의 도즈량이 되도록 주입함으로써, 도 12 의 (b) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 가 형성되는 액티브 영역에 웰 영역 (125A) 을 형성한다. 이 때, 불화 붕소 이온은 예를 들어 10KeV (킬로일렉트론 볼트) 정도의 에너지로 가속된다. 또한, 이 공정에서는, PMOS 트랜지스터 (P11) 를 형성하기 위한 액티브 영역이 레지스트 패턴에 의해 피복됨으로써, 이것에 불화 붕소 이온이 주입되는 것이 방지되고 있다. 또, PMOS 트랜지스터 (P11) 의 웰 영역은 보호 다이오드 (12) 용 액티브 영역 및 NMOS 트랜지스터 (N11) 용 액티브 영역 상에 레지스트 패턴을 형성하고, 이것을 마스크로 하여 예를 들어 인 이온을 예를 들어 1 × 1012/㎠ 정도의 도즈량이 되도록 주입함으로써 형성할 수 있다. 또한, 이 공정에서 사용된 레지스트 패턴은 저확산 영역 또는 웰 영역을 형성한 후, 적절하게 제거된다.
다음으로, SOI 기판 (101) 표면을 열산화함으로써, 도 12 의 (c) 에 나타내는 바와 같이, 예를 들어 막두께 400Å 정도의 실리콘 산화막 (114A) 을 형성한다. 막두께 400Å 정도의 실리콘 산화막 (114A) 은, 예를 들어 가열 온도를 850℃ 로 하고, 가열 시간을 5 시간으로 함으로써 형성할 수 있다.
다음으로, 실리콘 산화막 (114A) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 보호막 (114) 을 형성하는 영역 상에 레지스트 패턴 (R12) 을 형성한다. 이어서, 이미 알려진 에칭 기술을 이용하여 레지스트 패턴 (R12) 을 마스크로 하여 폴리실리콘막 (114A) 을 패터닝함으로써, 도 13 의 (a) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역 상에 보호막 (114) 을 형성한다. 또한, 이 때의 에칭으로는, 예를 들어 HF 나 BHF 등을 에천트로서 사용한 웨트 에칭을 적용할 수 있다.
다음으로, 레지스트 패턴 (R12) 을 제거한 후, 노출된 SOI 기판 (101) 상면을 다시 열산화함으로써, 도 13 의 (b) 에 나타내는 바와 같이, 예를 들어 막두께 40Å 정도의 실리콘 산화막 (121A) 을 형성한다. 막두께 40Å 정도의 실리콘 산화막 (121A) 은, 예를 들어 가열 온도를 500℃ 정도로 하고, 가열 시간을 4 시간 정도로 함으로써 형성할 수 있다.
다음으로, 예를 들어 CVD 법을 이용하여, 실리콘 산화막 (121A) 상에 소정의 불순물을 혼입하면서, 실리콘 (Si) 을 2000Å 정도로 퇴적시킴으로써, 도 13 의 (c) 에 나타내는 바와 같이, 도전성을 갖는 폴리실리콘막 (122A) 을 형성한다.
다음으로, 폴리실리콘막 (122A) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, NMOS 트랜지스터 (N11) 에 있어서의 게이트 전극 (122) 을 형성하는 영역 상에 레지스트 패턴 (R13) 을 형성한다. 이어서, 이미 알려진 에칭 기술을 이용하여 레지스트 패턴 (R13) 을 마스크로 하여 폴리실리콘막 (122A) 을 패터닝함으로써, 도 14 의 (a) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 용 액티브 영역에 있어서의 실리콘 산화막 (114A) 상에 게이트 전극 (122) 을 형성한다. 또한, 폴리실리콘막 (122A) 의 에칭에는 실리콘 산화막 (121A) 과의 선택비를 충분히 취할 수 있는 조건을 적용하는 것이 바람직하다. 또, 폴리실리콘막 (122A) 의 에칭은, 예를 들어 실시예 1 과 마찬가지로, 메인 에칭 공정과 오버 에칭 공정으로 실시된다. 메인 에칭 공정에서의 조건에는 에칭 가스에 예를 들어 Cl2 가스와 HBr 가스와 O2 가스의 혼합 가스를 사용하는 것을 적용할 수 있다. 또, 오버 에칭 공정에서의 조건에는 에칭 가스에 예를 들어 HBr 가스와 He 가스와 O2 가스의 혼합 가스를 사용하는 것을 적용할 수 있다.
다음으로, 레지스트 패턴 (R13) 을 제거한 후, 이미 알려진 에칭 기술을 이용하여 게이트 전극 (122) 을 마스크로 하여 실리콘 산화막 (121A) 을 패터닝한다. 이에 의해, 도 14 의 (b) 에 나타내는 바와 같이, NMOS 트랜지스터 (N11) 용 액티브 영역 상에 게이트 절연막 (121) 과 게이트 전극 (122) 이 형성된다. 이 때, 보호 다이오드 (12) 용 액티브 영역 상에 형성된 보호막 (114) 이 다소 박막화되어도 된다. 또한, 실리콘 산화막 (121A) 의 에칭에는 게이트 전극 (122) 과의 선택비를 충분히 취할 수 있는 조건을 적용하는 것이 바람직하다. 이 에칭 조건에는, 예를 들어 에천트에 HF 나 BHF 등을 사용한 웨트 에칭을 적용할 수 있다. 또한, 이상까지의 공정은 실시예 1 에 의한 공정 (도 4 의 (a) 내지 도 6 의 (b) 참조) 과 동일하다.
다음으로, 이상과 같이 가공된 SOI 기판 (101) 상에 다시 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 도 15 의 (a) 에 나타내는 바와 같이, 필드 영역을 정의하는 소자 분리 절연막 (102) 상의 일부에 개구를 갖는 레지스트 패턴 (R14) 을 형성한다. 또한, 레지스트 패턴 (R14) 에 있어서의 개구는 각 액티브 영역으로부터 충분히 떨어진 위치에 형성된다.
다음으로, 레지스트 패턴 (R14) 의 개구로부터 노출된 소자 분리 절연막 (102) 및 SOI 기판 (101) 에 있어서의 산화막 (101b) 을 이미 알려진 에칭 기술을 이용하여 순차 에칭함으로써, 도 15 의 (b) 에 나타내는 바와 같이, 이들을 관통하는 개구를 형성한다.
다음으로, 레지스트 패턴 (R14) 을 제거한 후, 이상과 같이 가공된 SOI 기판 (101) 상에 다시 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 N 확산 영역 (112n) 이 형성되는 영역 상과, NMOS 트랜지스터 (N11) 에 있어서의 소스 (123s) 및 드레인 (124d) 이 각각 형성되는 영역 상에 개구를 갖는 레지스트 패턴 (R15) 을 형성한다. 이어서, 레지스트 패턴 (R15) 의 개구로부터 노출된 보호 다이오드 (12) 용 액티브 영역 및 NMOS 트랜지스터 (N11) 용 액티브 영역에 레지스트 패턴 (R15) 을 마스크로 하여, 예를 들어 인 이온을 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 주입함으로써, 도 16 의 (a) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역에 N 확산 영역 (112n') 을 형성함과 함께, NMOS 트랜지스터 (N11) 용 액티브 영역에 소스 (123s') 및 드레인 (124d') 을 형성한다. 이 때, 인 이온은 예를 들어 10KeV 정도의 에너지로 가속된다.
다음으로, 레지스트 패턴 (R15) 을 제거한 후, 다시 SOI 기판 (101) 상에 레지스트액을 스핀 도포하고, 이것에 기존의 노광 처리 및 현상 처리를 실시함으로써, 보호 다이오드 (12) 에 있어서의 P 확산 영역 (111p) 이 형성되는 영역 상과, 소자 분리 절연막 (102) 및 SOI 기판 (101) 에 있어서의 산화막 (101b) 에 형성된 개구 상에 개구를 갖는 레지스트 패턴 (R16) 을 형성한다. 이어서, 레지스트 패턴 (R16) 의 개구로부터 노출된 보호 다이오드 (12) 용 액티브 영역 및 SOI 기판 (101) 에 있어서의 실리콘 기판 (101a) 에 레지스트 패턴 (R16) 을 마스크로 하여, 예를 들어 불화 붕소 이온을 예를 들어 1 × 1015/㎠ 정도의 도즈량이 되도록 주입함으로써, 도 16 의 (b) 에 나타내는 바와 같이, 보호 다이오드 (12) 용 액티브 영역에 P 확산 영역 (111p') 을 형성함과 함께, SOI 기판 (101) 의 실리콘 기판 (101a) 에 기판 컨택트 (201) 가 되는 P 확산 영역 (201') 을 형성한다. 이 때, 불화 붕소 이온은 예를 들어 10KeV 정도의 에너지로 가속된다. 또한, 이상과 같이, P 확산 영역 (111p' 및 201') 을 형성한 후, 레지스트 패턴 (R16) 은 제거된다.
그 후, SOI 기판 (101) 을 열처리함으로써, P 확산 영역 (111p') 및 N 확산 영역 (112n') 과, 소스 (123s') 및 드레인 (124d') 과, P 확산 영역 (201') 에 각각 주입된 이온을 확산한다. 이에 의해, 보호 다이오드 (12) 의 형성 영역에 P 확산 영역 (111p) 및 N 확산 영역 (112n) 이 형성되고, NMOS 트랜지스터 (N11) 의 형성 영역에 소스 (123s) 및 드레인 (124d) 이 형성되고, 실리콘 기판 (101a) 에 기판 컨택트 (201) 가 형성된다. 이 때의 열처리에서는, 예를 들어 가열 온도를 1000℃ 로 하고, 가열 시간을 10 초로 한 램프 어닐을 이용할 수 있다.
다음으로, SOI 기판 (101) 상에 예를 들어 코발트 (Co) 나 티타늄 (Ti) 등의 금속을 퇴적시키고, 이것을 실리사이드화함으로써, 도 17 의 (a) 에 나타내는 바와 같이, P 확산 영역 (111p) 상부 및 N 확산 영역 (112n) 상부와, 소스 (123s) 상부 및 드레인 (124d) 상부와, 기판 컨택트 (201) 상부에 자기 정합적으로 실리사이드막 (111a, 112a, 123a, 124a 및 201a) 을 각각 형성한다. 이 때, 보호 다이오드 (12) 용 액티브 영역 상에 형성된 보호막 (114) 이 마스크가 되므로, 보호막 (114) 하의 액티브 영역에는 실리사이드막이 형성되지 않는다.
이상과 같은 공정을 거침으로써, SOI 기판 (101) 에 있어서의 각 액티브 영역에 각각 보호 다이오드 (12) 와 NMOS 트랜지스터 (N11) 가 형성된다. 또한, PMOS 트랜지스터 (P11) 도 사용하는 이온 등의 극성을 바꿈으로써, 동일하게 형성하는 것이 가능하다.
다음으로, 도 17 의 (b) 에 나타내는 바와 같이, 이상과 같이 가공된 SOI 기판 (101) 상에, 예를 들어 CVD 법으로 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 을 순차 형성한다. 또한, 제 1 패시베이션 (103) 은 SOI 기판 (101) 의 산화막 (101b) 및 소자 분리 절연막 (102) 에 형성된 개구를 매립하면서 형성된다. 또, 각각의 막두께 및 막 종류는 상기 기술한 바와 같이, 제 1 패시베이션 (103) 이 예를 들어 막두께 700Å 정도의 실리콘 산화막이고, 제 2 패시베이션 (104) 이 예를 들어 막두께 1000Å 정도의 실리콘 산화막이고, 제 1 층간 절연막 (105) 이 예를 들어 막두께 8000Å 정도의 실리콘 산화막이다. 또한, 제 1 층간 절연막 (105) 상면은, 예를 들어 CMP (Chemical and Mechanical Polishing) 법을 이용하여 평탄화되어 있다.
다음으로, 기존의 포토리소그래피 기술 및 에칭 기술을 이용함으로써, 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 에 P 확산 영역 (111p) 상의 실리사이드막 (111a) 과, N 확산 영역 (112n) 상의 실리사이드막 (112a) 과, 게이트 전극 (122) 상의 실리사이드막 (122a) 과, 소스 (123s) 상의 실리사이드막 (123a) 과, 드레인 (124d) 상의 실리사이드막 (124a) 을 각각 노출시키는 컨택트홀을 형성함과 함께, SOI 기판 (101) 의 산화막 (101b) 과 소자 분리 절연막 (102) 과 제 1 패시베이션 (103) 과 제 2 패시베이션 (104) 과 제 1 층간 절연막 (105) 에, 기판 컨택트 (201) 상의 실리사이드막 (201a) 을 노출시키는 컨택트홀을 형성한다. 이어서, 이상과 같이 형성한 컨택트홀에 텅스텐 (W) 등의 도전체를 충전함으로써, P 확산 영역 (111p) 상의 실리사이드막 (111a) 에 접속된 컨택트 내 배선 (138) 과, N 확산 영역 (112n) 상의 실리사이드막 (112a) 에 접속된 컨택트 내 배선 (131) 과, 게이트 전극 (122) 상의 실리사이드막 (122a) 에 접속된 컨택트 내 배선 (137) 과, 소스 (123s) 상의 실리사이드막 (123a) 에 접속된 컨택트 내 배선 (140) 과, 드레인 (124d) 상의 실리사이드막 (124a) 에 접속된 컨택트 내 배선 (141) 과, 기판 컨택트 (201) 상의 실리사이드막 (201a) 에 접속된 컨택트 내 배선 (202) 을 각각 형성한다. 이어서, 제 1 층간 절연막 (105) 상에, 예를 들어 CVD 법으로, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (132a) 과, 예를 들어 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (132b) 과, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (132c) 을 순차 형성하고, 이들로 이루어지는 적층막을 기존의 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 18 에 나타내는 바와 같이, 제 1 층간 절연막 (105) 상에 컨택트 내 배선 (131) 과 전기적으로 접속된 제 1 상층 배선 (132) 과, 컨택트 내 배선 (137) 과 전기적으로 접속된 제 1 상층 배선 (136) 과, 컨택트 내 배선 (138, 140 및 202) 과 전기적으로 접속된 제 1 상층 배선 (139) 과, 컨택트 내 배선 (141) 과 전기적으로 접속된 제 1 상층 배선 (142) 을 형성한다.
다음으로, 예를 들어 CVD 법으로 제 1 층간 절연막 (105) 상에, 예를 들어 막두께 8000Å 정도의 제 2 층간 절연막 (106) 을 형성한다. 또한, 제 2 층간 절연막 (106) 상면은, 예를 들어 CMP 법을 이용하여 평탄화되어 있다.
다음으로, 기존의 포토리소그래피 기술 및 에칭 기술을 이용함으로써, 제 2 층간 절연막 (106) 에 컨택트홀을 형성하고, 이것에 텅스텐 (W) 등의 도전체를 충전함으로써, 제 1 상층 배선 (132) 에 접속된 컨택트 내 배선 (133) 과, 제 1 상층 배선 (136) 에 접속된 컨택트 내 배선 (135) 을 각각 형성한다. 이어서, 제 2 층간 절연막 (106) 상에, 예를 들어 CVD 법으로, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막의 적층막 (134a) 과, 예를 들어 막두께 5000Å 정도의 알루미늄 (Al) 과 구리 (Cu) 의 합금막 (134b) 과, 예를 들어 막두께 300Å 정도의 티탄 (Ti) 막과 막두께 200Å 정도의 질화 티탄 (TiN) 막으로 이루어지는 적층막 (134c) 을 순차 형성하고, 이들로 이루어지는 적층막을 기존의 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 도 11 에 나타내는 바와 같이, 제 2 층간 절연막 (106) 상에 컨택트 내 배선 (133 및 135) 과 전기적으로 접속된 제 2 상층 배선 (134) 을 형성한다.
이상과 같은 공정을 거침으로써, 도 11 에 나타내는 본 실시예에 의한 반도 체 장치 (20) 를 제조할 수 있다. 또한, 본 설명에서는, PMOS 트랜지스터 (P11) 의 구성을 생략했지만, 이것을 포함하는 제조 방법은 상기 기술한 내용으로부터 용이하게 상정하는 것이 가능하기 때문에, 여기에서는 상세한 설명을 생략한다.
·작용 효과
이상과 같이, 본 실시예에 의한 반도체 장치 (10) 는 지지 기판인 실리콘 기판 (101a) 과, 실리콘 기판 (101a) 상의 산화막 (101b) 과, 산화막 (101b) 상의 실리콘 박막 (101c) 을 갖는 SOI 기판 (101) 을 이용하고, 이것의 실리콘 박막 (101c) 상에 형성된 입력 단자 (IN ; 제 2 상층 배선 (134)) 와, 실리콘 박막 (101c) 상에 형성된 Vss 단자 (Tvss ; 제 1 상층 배선 (139)) 와, 실리콘 박막 (101c) 에 형성되고, 입력 단자 (IN) 와 Vss 단자 (Tvss) 에 접속된 반도체 소자 (예를 들어 인버터 (11)) 와, 실리콘 박막 (101c) 에 형성되고, Vss 단자 (Tvss) 로부터 입력 단자 (IN) 로 순방향으로 접속된 보호 다이오드 (12) 를 가지며, 제 2 단자가 실리콘 기판 (101a) 에 접속된 구성을 갖는다.
또, 본 실시예에 의한 반도체 장치 (10) 의 제조 방법은 지지 기판인 실리콘 기판 (101a) 과, 실리콘 기판 (101a) 상의 산화막 (101b) 과, 산화막 (101b) 상의 실리콘 박막 (101c) 을 포함하는 SOI 기판 (101) 을 준비하고, SOI 기판 (101) 에 있어서의 실리콘 박막 (101c) 을 소자 분리 절연막 (102) 에 의해 보호 다이오드 (12) 용 액티브 영역과 반도체 소자 (예를 들어 NMOS 트랜지스터 (N11)) 용 액티브 영역으로 구획하고, 보호 다이오드 (12) 용 액티브 영역에 p 형 도전성을 갖는 P 확산 영역 (111p) 과, n 형 도전성을 갖는 N 확산 영역 (112n) 을 갖는 보호 다이오드 (12) 를 형성하고, 반도체 소자 (예를 들어 NMOS 트랜지스터 (N11)) 용 액티브 영역에 게이트 절연막 (121) 과 게이트 전극 (122) 과 한 쌍의 소스 (123s) 및 드레인 (124d) 을 갖는 트랜지스터 (예를 들어 NMOS 트랜지스터 (N11)) 를 형성하고, 보호 다이오드의 P 확산 영역 (111p) 과, 트랜지스터의 소스 (123s) 를 전기적으로 접속하는 배선 (상기 기술한 제 1 배선) 을 형성하고, 보호 다이오드의 N 확산 영역 (112n) 과, 트랜지스터의 게이트 (122) 를 전기적으로 접속하는 배선 (상기 기술한 제 2 배선) 을 형성하고, 또한, 보호 다이오드 (12) 에 있어서의 P 확산 영역 (111p) 을 실리콘 기판 (101a) 에 접속한다.
이상과 같은 구성을 가짐으로써, 예를 들어 보호 다이오드 (12) 의 접합 내압 이상의 전류가 Vss 단자 (Tvss) 와 입력 단자 (IN) 사이에 입력된 경우라도, 이것을 SOI 기판 (101) 에 있어서의 실리콘 기판 (101a) 에 흘리는 것이 가능해지고, 그 결과, SOI 기판에 형성된 반도체 소자가 플라즈마 전류에 의해 파손되는 것을 더욱 방지할 수 있다. 또한, 이 이외에는 실시예 1 과 동일하므로, 여기에서는 상세한 설명을 생략한다.
또, 상기 실시예 1 및 실시예 2 는 본 발명을 실시하기 위한 예에 불과하며, 본 발명은 이들로 한정되는 것이 아니고, 이들 실시예를 여러 가지로 변형하는 것은 본 발명의 범위 내에서 가능하고, 또한 본 발명의 범위 내에 있어서 다른 다양한 실시예가 가능한 것은 상기 기재로부터 자명하다.
또한, 상기한 실시예 1 및 실시예 2 에서는, 보호 다이오드 (12) 에 있어서 의 저확산 영역 (113 ; 도 3 또는 도 11 참조) 을 SOI 기판 (101) 에 이용한 기판 농도로 했지만, 본 발명은 이것에 한정되지 않고, 필요에 따라 불순물의 종류나 불순물 농도나 주입할 때의 가속 에너지를 변경함으로써, 반도체 장치 (10/20) 의 제조 프로세스에 따른 보호 다이오드 (12) 의 접합 내압을 실현할 수 있다. 예를 들어, 제 2 상층 배선 (134 ; 메탈 배선 (13) 에 상당) 을 7 층 구조로 한 경우, 상기 기술한 실시예와 같이, 이것을 3 층 구조로 한 경우와 비교하여, 플라즈마를 이용한 프로세스의 횟수가 많아진다. 이 때문에, 제 2 상층 배선 (134 ; 메탈 배선 (13)) 에 플라즈마 전류가 입력되는 횟수가 많아지고, 이에 의해 보호 다이오드 (12) 등에 축적되는 데미지가 커진다. 여기에서, 저확산 영역 (113) 의 도즈량을, 예를 들어 1 × 1013/㎠ 정도로 함으로써, 보호 다이오드 (12) 에 있어서의 P 확산 영역 (111p) 과 N 확산 영역 (112n) 의 접합 내압을 높게 하는 것이 가능해진다. 바꾸어 말하면, 저확산 영역 (113) 의 불순물 농도는 메탈 배선 (13) 의 층 구조에 따라 적절하게 설정된다. 이에 의해, 보호 다이오드 (12) 의 브레이크 다운 전압을 높게 할 수 있다. 이 결과, 제조시의 플라즈마 전류에 대해서, 보다 높은 내성을 갖는 반도체 장치를 실현할 수 있다.
본 발명에 의하면, 제조 프로세스에 있어서의 플라즈마 전류에 의해 파괴되는 것을 방지할 수 있고, 또한 다이오드의 내압이 상승하는 것을 회피한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.

Claims (12)

  1. 지지 기판과,
    상기 지지 기판 상의 산화막과,
    상기 산화막 상의 반도체 박막과,
    상기 반도체 박막 상에 형성된 제 1 단자와,
    상기 반도체 박막 상에 형성된 제 2 단자와,
    상기 반도체 박막에 형성되고, 상기 제 1 단자와 상기 제 2 단자에 접속된 반도체 소자와,
    상기 반도체 박막에 형성되고, 상기 제 2 단자로부터 상기 제 1 단자로 순방향으로 접속된 보호 다이오드
    를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 보호 다이오드는 래터럴형 다이오드인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자는 트랜지스터를 포함하고,
    상기 제 1 단자는 상기 트랜지스터의 게이트에 접속되고,
    상기 제 2 단자는 상기 트랜지스터의 소스에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 박막 상에 형성된 신호선과,
    상기 반도체 박막 상에 형성된 전원선을 추가로 가지며,
    상기 제 1 단자는 상기 신호선에 접속되고,
    상기 제 2 단자는 상기 전원선에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 보호 다이오드는 상기 반도체 박막에 형성된 p 형 도전성을 갖는 제 1 확산 영역과, 상기 반도체 박막에 형성된 n 형 도전성을 갖는 제 2 확산 영역과, 상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에 형성된 제 3 확산 영역을 포함하고,
    상기 제 3 확산 영역은 p 형 또는 n 형 불순물이 상기 제 1 및 제 2 확산 영역의 불순물 농도보다 낮은 농도로 확산된 영역인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 확산 영역 상부에 형성된 제 1 실리사이드막과,
    상기 제 2 확산 영역 상부에 형성된 제 2 실리사이드막과,
    적어도 상기 제 3 확산 영역 상에 형성된 산화막
    을 추가로 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 단자는 상기 지지 기판에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 지지 기판은 p 형 또는 n 형 불순물이 확산된 제 4 확산 영역을 가지며,
    상기 제 2 단자는 상기 제 4 확산 영역에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 5 항에 있어서,
    상기 반도체 소자가 형성된 층보다 상층에 형성된 메탈층을 추가로 가지며,
    상기 제 3 확산 영역은 상기 메탈층의 층 구조에 따라 상기 불순물의 농도가 설정된 영역인 것을 특징으로 하는 반도체 장치.
  10. 지지 기판과, 상기 지지 기판 상의 산화막과, 상기 산화막 상의 반도체 박막 을 포함하는 SOI 기판을 준비하는 공정과,
    상기 SOI 기판에 있어서의 상기 반도체 박막을 제 1 소자 형성 영역과 제 2 소자 형성 영역을 구획하는 공정과,
    상기 제 1 소자 형성 영역에 p 형 도전성을 갖는 제 1 영역과, n 형 도전성을 갖는 제 2 영역을 갖는 보호 다이오드를 형성하는 공정과,
    상기 제 2 소자 형성 영역에 게이트 절연막과 게이트 전극과 한 쌍의 확산 영역을 갖는 트랜지스터를 형성하는 공정과,
    상기 보호 다이오드의 상기 제 1 영역과, 상기 트랜지스터의 상기 확산 영역을 전기적으로 접속하는 제 1 배선을 형성하는 공정과,
    상기 보호 다이오드의 상기 제 2 영역과, 상기 트랜지스터의 상기 게이트를 전기적으로 접속하는 제 2 배선을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 소자 형성 영역 전체에 소정의 불순물을 확산하는 공정을 추가로 가지며,
    상기 제 1 영역과 상기 제 2 영역은 이간되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 영역을 상기 지지 기판에 전기적으로 접속하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5226260B2 (ja) * 2007-08-23 2013-07-03 セイコーインスツル株式会社 半導体装置
CN101557103B (zh) * 2008-04-11 2011-09-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法
US8174047B2 (en) 2008-07-10 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8048753B2 (en) * 2009-06-12 2011-11-01 Globalfoundries Inc. Charging protection device
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
FR2985372A1 (fr) * 2012-01-04 2013-07-05 St Microelectronics Sa Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques
TWI649808B (zh) 2014-12-16 2019-02-01 聯華電子股份有限公司 半導體元件及其製作方法
US9734271B2 (en) * 2015-12-10 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of determining galvanic corrosion and interconnect structure in a semiconductor device for prevention of galvanic corrosion
JP7180842B2 (ja) * 2018-07-18 2022-11-30 株式会社東海理化電機製作所 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837284A (ja) * 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
JPH08125030A (ja) * 1994-10-19 1996-05-17 Nippondenso Co Ltd 入力保護回路を有する半導体装置およびその製造方法
JPH09115999A (ja) * 1995-10-23 1997-05-02 Denso Corp 半導体集積回路装置
JP3415401B2 (ja) * 1997-08-28 2003-06-09 株式会社東芝 半導体集積回路装置及びその製造方法
JP2002100739A (ja) * 2000-09-25 2002-04-05 Hitachi Ltd 半導体装置
JP2002118267A (ja) * 2000-10-06 2002-04-19 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
MXPA04004099A (es) * 2001-10-31 2004-07-23 Ibm Dispositivo semiconductor y metodo de fabricacion del mismo.
JP2005142363A (ja) * 2003-11-06 2005-06-02 Toshiba Corp 半導体集積回路
JP3962729B2 (ja) * 2004-06-03 2007-08-22 株式会社東芝 半導体装置
US7224205B2 (en) * 2004-07-07 2007-05-29 Semi Solutions, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors

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