FR2985372A1 - Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques - Google Patents

Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques Download PDF

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Abstract

Circuit électronique comportant un transistor MOS (100, 300), formé à partir d'une fraction (111, 311) de la couche mince (103) située sur la couche d'oxyde enfouie (102) d'un substrat de type FDSOI, ledit transistor (100, 300) comprenant une structure de grille (115, 116) reposant sur ladite couche mince (111, 311), et deux zone source (113, 313) et drain (112, 312) disposés de part et d'autre de ladite fraction (111, 311), comprenant également un dispositif complémentaire (150, 250, 350) connecté d'une part à ladite grille (116, 316) et d'autre part à la source (113, 313), ledit dispositif étant adapté pour être conducteur lorsque le potentiel de la source (113, 313) est supérieur au potentiel du drain (112, 312), et être non-conducteur lorsque le potentiel de la source (113, 313) est inférieur au potentiel du drain.

Description

-1- CIRCUIT ELECTRONIQUE INCLUANT UN TRANSISTOR MOS ET DES AGENCEMENTS POUR RESISTER AUX DECHARGES ELECTROSTATIQUES Domaine technique L'invention se rattache au domaine de la microélectronique. Elle vise plus particulièrement des circuits réalisés sur des substrats de type FDSOI, pour « Fully Depleted Silicon On Insulator », présentant une couche très mince formée sur une couche mince d'oxyde enterrée.
Elle vise plus particulièrement des agencements permettant la protection de transistors réalisés sur ce type de substrat, vis-à-vis des décharges électrostatiques, et en particulier des décharges négatives.
Arrière plan de l'invention De façon générale, les circuits intégrés sont équipés de multiples dispositifs permettant de résister aux décharges électrostatiques (ou ESD). Dans le cas de décharges positives, c'est-à-dire avec apparition d'un potentiel élevé sur le circuit d'alimentation au potentiel le plus haut, des dispositifs sont prévus pour rendre passant les différents transistors connectés à ce circuit d'alimentation, de manière à évacuer les charges correspondantes. Concernant les décharges dites négatives, c'est-à-dire apparaissant sur les circuits d'alimentation liés à la polarité négative, ou sur le circuit de masse, les transistors traditionnels réalisés en technologie « bulk » sont intrinsèquement pourvus de connexions qui permettent l'évacuation des charges électriques correspondantes. Plus précisément, pour un transistor de type N MOS, dont le corps (ou « body ») est réalisé à partir d'un substrat de type P, la source et le drain sont formés à partir de zones de dopage de type N. Il existe donc une jonction P-N entre le point de connexion au body et le drain. Cette jonction joue donc le rôle d'une diode qui intrinsèquement relie le body et le drain. Dans la mesure où le corps est -2- généralement connecté au même potentiel que la source, toute décharge électrostatique apparaissant sur un circuit connecté à la source s'évacue par cette diode intrinsèque sans nécessité de commande particulière du transistor.
Exposé de l'invention Or, dans les transistors réalisés sur des substrats de type FDSOI, le corps du transistor n'est pas accessible, dans la mesure où c'est l'intégralité de l'épaisseur de la couche de silicium située au-dessus de la couche d'oxyde enterrée qui forme le canal. Autrement dit, dans ce type de transistors, il n'existe pas de diode intrinsèque. Un objectif de la présente invention est donc de permettre l'évacuation des charges survenant par des décharges électrostatiques négatives, apparaissant au niveau de la source de transistor.
Un autre objectif est de permettre cette protection contre ce type de décharge sans occuper une place trop importante sur le composant. Pour ce faire, il est ainsi proposé un circuit électronique comportant un transistor MOS, formé à partir d'une fraction de la couche mince située sur la couche d'oxyde enterrée d'un substrat de type FDSOI, ce transistor comprenant une structure de grille reposant sur ladite fraction d'une couche mince, et de zones source et drain disposées de part et d'autre de ladite fraction. Ce circuit électronique comprend également un dispositif complémentaire connecté d'une part à la grille, et d'autre part à la source, ce dispositif étant adapté pour être conducteur lorsque le potentiel de la source est supérieur au potentiel du drain. De la sorte, en cas d'apparition d'un potentiel élevé au niveau des circuits de masse, le composant complémentaire rend passant le transistor, et permet donc l'évacuation des charges résultant d'une décharge électrostatique sur le substrat. Ces décharges sont évacuées par le transistor lui-même, sans qu'il soit donc nécessaire d'introduire un composant supplémentaire, telle qu'une diode disposée -3 - en antiparallèle du transistor, et qui devrait supporter les intensités observées dans le cadre des charges électrostatiques. Divers types de dispositifs complémentaires peuvent être envisagés. Dans un mode de réalisation particulier, ce dispositif complémentaire peut être une structure de diode dont la cathode est reliée à la grille du transistor, et dont l'anode est reliée à la source du transistor pour un transistor de type N-MOS, ou inversement pour un transistor de type P-MOS.
Dans un autre mode de réalisation, le circuit complémentaire peut être un transistor MOS complémentaire, dont le drain est relié à la grille du transistor principal, et dont la source et la grille sont conjointement reliés à la source du transistor principal.
Dans un mode de réalisation particulier, le transistor peut comporter un plan de masse ménagé sous la couche d'oxyde du substrat, de manière à permettre le réglage de sa tension de seuil, et le cas échéant le rendre plus rapidement conducteur.
Description sommaire des figures Certains aspects de l'invention et les avantages qui en découlent pour ressortir de la description des modes de réalisation qui suivent, à l'appui des figures annexées dans lesquelles : La figure 1 est une vue en coupe schématique d'un substrat FDSOI 25 comportant un transistor et une diode, selon un premier mode de réalisation. La figure 2 est un schéma électrique équivalent à la construction de la figure 1. La figure 3 est une vue en coupe schématique d'un substrat FDSOI comportant un transistor complémentaire selon un second mode de réalisation. La 30 figure 4 est un schéma électrique équivalent à la construction de la figure 1. La figure 5 est une vue en coupe schématique d'un substrat FDSOI comportant un transistor, dans le cas d'un transistor N MOS selon un troisième -4- mode de réalisation. La figure 6 est un schéma électrique équivalent à la construction de la figure 1. La figure 7 est un schéma électrique équivalent d'un autre mode de réalisation combinant le deuxième et le troisième mode de réalisation.
Description détaillée Le mode de réalisation illustré à la figure 1 comporte un transistor 100 réalisé sur un substrat de type FDSOI, c'est-à-dire comportant une couche épaisse de silicium 101, sur lequel repose une couche d'oxyde enterrée 102, elle-même 10 recouverte d'une couche fine de silicium 103. Cette couche fine 103 est conservée dans les zones destinées à former le canal 111 du transistor 100. Le canal 111 est bordé latéralement de la zone 112 formant le drain et de la zone 113 formant la source. Pour un transistor N MOS, la 15 source et le drain sont de dopage de type N. La couche mince de silicium formant le canal 111 est recouverte d'une structure de grille composée d'une couche d'oxyde 115, recouverte d'une électrode métallique 116. La couche d'oxyde 102 a été ouverte à certains endroits pour ne conserver qu'une fraction 120 à l'aplomb du des zones source 112, canal 111 et drain 113. Cette couche est ouverte pour 20 permettre la connexion à un plan de masse 122, généralement appelé « back plane », ou « grille arrière » permettant de fixer le potentiel en dessous de la couche d'oxyde, par l'intermédiaire de l'électrode 131, reliée au plan de masse par le puits 132. 25 Complémentairement, les circuits comportent également une structure de diode 150 qui est adjacente au transistor 100, dont elle est séparée par la tranchée 151. Cette structure de diode comporte donc une anode 152 et une cathode 153 réalisée de part et d'autre d'une fraction 154 de la couche fine de silicium 103 du substrat. 30 Dans la forme illustrée, cette diode est montrée avec une structure de grille analogue à celle du transistor principal 100, formant ainsi une diode à grille de 2 9 8 5 3 7 2 -5- contrôle, mais cette structure de grille pourrait être remise pour former une diode simple. De même, pour des raisons pratiques, la diode a été représentée en incluant 5 un plan de masse 161 analogue à celui du transistor 100, mais ce plan de masse pourrait également être omis. La cathode 152 de la diode 150 est connectée à l'électrode 116 de la grille du transistor. De même, la source 113 du transistor principal 100 est reliée à l'anode 10 153 de la diode 150, tout comme dans l'exemple illustré à la grille 160 de la diode 150. Le fonctionnement d'un tel circuit se comprend à partir du schéma de la figure 2. Ainsi, dans le cas de l'apparition d'une décharge électrostatique négative, 15 signifiant l'apparition d'un potentiel élevé au niveau de la source 113 du transistor 100, la diode 150 devient passante assurant la polarisation de la grille 116 du transistor 100, et son passage à l'état passant, permettant ainsi l'évacuation des charges figurées par la flèche courbe. 20 Un circuit approprié 180 permet de commander le potentiel appliqué au plan de masse 122, et ainsi de réduire la tension de seuil du transistor 100, pour permettre sa mise en conduction plus rapide, ce qui favorise l'évacuation plus rapide des charges résultant de la décharge électrostatique. 25 Dans la mesure où la diode 150 a pour fonction essentielle de polariser la grille du transistor principal 100, elle peut être réalisée en occupant qu'une place limitée par rapport au transistor principal. Le mode de réalisation illustré à la figure 3 diffère du mode de réalisation de 30 la figure 1, par le fait que le dispositif complémentaire 250 formé par un transistor MOS remplace la diode 150, et assure le passage du transistor principal 100 à l'état passant. 2 9 8 5 3 7 2 -6- Pour ce faire, la source 253, et le drain 252 sont réalisés à partir de zones de dopage de même polarité, et typiquement de type N pour un transistor N MOS. 5 La grille 260 du transistor complémentaire 250 est reliée à la source 253 du même transistor, pour former une structure dite « grounded gate MOS ». Le drain 252 du transistor complémentaire 250 est relié à la grille 116 du transistor principal 100, comme illustré à la figure 4.
Ainsi, dans le cas de l'apparition d'une décharge électrostatique au niveau des circuits de masse, la grille 260 du transistor complémentaire qui est reliée au circuit de masse polarise le transistor complémentaire et le passant, ce qui par là même polarise la grille 116 du transistor principal 100, et le rang passant, provoquant donc l'évacuation des charges électrostatiques selon la flèche courbe.
Dans ce mode de réalisation, dans la mesure où il est possible de régler la tension de seuil du transistor complémentaire, la chute de tension aux bornes du transistor complémentaire peut d'un certain point de vue être considérée inférieure à la tension de seuil de la diode 250 du mode de réalisation précédent. Ceci joue donc en faveur d'une accélération du phénomène d'évacuation des charges électrostatiques. Bien entendu, l'invention peut également s'appliquer à des structures incluant des transistors de type P MOS, en transposant sans difficulté particulière les enseignements des exemples précédents. Ainsi, comme illustré à la figure 5, le transistor de type P MOS 300 présente sa source 313, qui est reliée à la cathode 353 d'une diode 350. Parallèlement, l'anode 352 de cette diode 350 est reliée à la grille 316 du transistor 350, comme illustré à la figure 6.
Ces différents modes de réalisation peuvent être combinés entre eux comme par exemple dans le mode de réalisation illustré à la figure 7. Dans ce circuit, correspondant typiquement à une sortie de « buffer », un transistor de type P MOS -7- 400 est mis en série avec un transistor de type N MOS 410. La grille 401 du transistor est reliée comme évoqué précédemment par une diode 420 d'un circuit d'alimentation principal 440, auquel est également connectée la source 402 du transistor 400. On note la présence d'une résistance 421 en série avec la diode 420.
Parallèlement, le transistor 410 possède sa grille 411 qui est reliée à la cathode de la diode 430, dont l'anode est reliée, via une résistance complémentaire 431 au circuit d'alimentation de masse 450, auquel est également reliée la source 412 du transistor 400. Dans le cas de l'apparition d'une décharge électrostatique au niveau du circuit d'alimentation de masse, les deux diodes 430 et 420 devienne passantes, rendant donc passants les transistors 400 et 410, ce qui permet l'évacuation des charges selon les flèches courbes en traits pleins. La présence des résistances 421, 431 en série avec les diodes permet de 15 limiter le courant de décharge et fait en sorte que ce dernier passe préférentiellement par les transistors 400, 410, selon le chemin indiqué par la flèche en ligne pointillée. Il ressort de ce qui précède que les différents modes de réalisation permettent 20 de s'affranchir des problèmes de décharges électrostatiques négatives, pour protéger les transistors réalisés dans des substrats FDSOI, ou de manière plus générale pour les substrats dans lequel le corps ou body du transistor n'est pas accessible. De même, les exemples donnés pour des substrats FDSOI peuvent se transposer sans aucune difficulté à d'autres types de substrat semi-conducteurs, y 25 compris ceux pour lesquels la couche enfouie d'isolant n'est pas en dioxyde de silicium.

Claims (1)

  1. REVENDICATIONS1/ Circuit électronique comportant un transistor MOS (100, 300), formé à partir d'une fraction (111, 311) de la couche mince (103) située sur la couche d'oxyde 5 enfouie (102) d'un substrat de type FDSOI, ledit transistor (100, 300) comprenant une structure de grille (115, 116) reposant sur ladite couche mince (111, 311), et deux zone source (113, 313) et drain (112, 312) disposés de part et d'autre de ladite fraction (111, 311), comprenant également un dispositif complémentaire (150, 250, 350) connecté d'une part à ladite grille (116, 316) et d'autre part à la 10 source (113, 313), ledit dispositif étant adapté pour être conducteur lorsque le potentiel de la source (113, 313) est supérieur au potentiel du drain (112, 312), et être non-conducteur lorsque le potentiel de la source (113, 313) est inférieur au potentiel du drain. 15 2/ Circuit selon la revendication 1, dans lequel le transistor est de type N MOS, et dans lequel le dispositif complémentaire est une structure de diode (150) dont la cathode (152) est reliée à la grille (116) du transistor (100) et dont l'anode (153) est reliée à la source (113) dudit transistor (100). 20 3/ Circuit selon la revendication 1, dans lequel le transistor est de type P MOS, et dans lequel le dispositif complémentaire est une structure de diode (350) dont la cathode (353) est reliée à la source (313) dudit transistor, et dont l'anode (353) est reliée à la grille (316) dudit transistor. 25 4/ Circuit selon la revendication 1, dans lequel le dispositif complémentaire est un transistor complémentaire de type MOS (250), le drain (252) dudit transistor complémentaire étant reliée à la grille (116) du transistor (100), la source (253) et la grille (260) dudit transistor complémentaire (250) étant reliée à la source (113) du transistor (100). 30-9- 5/ Circuit selon l'une des revendications précédentes dans lesquelles le transistor (100, 300) comporte un plan de masse (122) ménagé sous la couche d'oxyde (120) du subtrat.
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