JPS58215055A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58215055A JPS58215055A JP9807482A JP9807482A JPS58215055A JP S58215055 A JPS58215055 A JP S58215055A JP 9807482 A JP9807482 A JP 9807482A JP 9807482 A JP9807482 A JP 9807482A JP S58215055 A JPS58215055 A JP S58215055A
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- JP
- Japan
- Prior art keywords
- layer
- conductor layer
- impurity region
- polycrystalline silicon
- aperture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかり、とくにその配線
構造に関するものである。
構造に関するものである。
半導体集積回路装置の高密度化の要求に対して、パター
ン形成を微細化する方法と配線層を多層化する方法がと
られている。配線層の多層化については多結晶シリコン
層の２層化が現在一般的にとられている。従来半導体基
板中に形成された不純物拡散領域と第一層目多結晶シリ
コン層と第二層目多結晶シリコン層および更にその上に
被着形成される金属配線層の囲者間の接続はおのおのの
層間に形成された層間晃縁膜にそれぞれ設けられたコン
タクト開孔を通してとられた。
ン形成を微細化する方法と配線層を多層化する方法がと
られている。配線層の多層化については多結晶シリコン
層の２層化が現在一般的にとられている。従来半導体基
板中に形成された不純物拡散領域と第一層目多結晶シリ
コン層と第二層目多結晶シリコン層および更にその上に
被着形成される金属配線層の囲者間の接続はおのおのの
層間に形成された層間晃縁膜にそれぞれ設けられたコン
タクト開孔を通してとられた。
本発明の目的は、従来のようにおのおのの開孔により別
々に接続されていた多層配線間接続を構造的およびプロ
セス的に簡単化する事にある。
々に接続されていた多層配線間接続を構造的およびプロ
セス的に簡単化する事にある。
本発明の半導体集積回路装置は一導伝型を有する半導体
基板と、該基板の一生表面中に形成された他導伝型不純
物領域と、該不純物拡散領域上に少くともその一部が位
置して第一の絶縁膜を介して被着形成された第一の導体
層と、該第−の導体層ｄ前記不純物拡散領域上の端部と
概略その端部が一致するように位置して第二の絶縁膜を
介して第一の導体層上に被着された第二の導体層と、該
第二の導体層上に第三の絶縁膜を介して設けられた金属
配線層とを含む半導体集積回路装置に於て、該金属配線
層と前記他導伝型領域および前記第一の導体層および前
記第二の導体層との接続が同一の開孔でとられているこ
とを特徴とするものである。
基板と、該基板の一生表面中に形成された他導伝型不純
物領域と、該不純物拡散領域上に少くともその一部が位
置して第一の絶縁膜を介して被着形成された第一の導体
層と、該第−の導体層ｄ前記不純物拡散領域上の端部と
概略その端部が一致するように位置して第二の絶縁膜を
介して第一の導体層上に被着された第二の導体層と、該
第二の導体層上に第三の絶縁膜を介して設けられた金属
配線層とを含む半導体集積回路装置に於て、該金属配線
層と前記他導伝型領域および前記第一の導体層および前
記第二の導体層との接続が同一の開孔でとられているこ
とを特徴とするものである。
つぎに本発明について図面を用いて説明する。
本発明の実施例では第１図〜第３図に示すようにＮ＋不
純物拡散領域５と第一層目多結晶シリコン層６と第二層
目多結晶シリコン層８のおのおのがコンタクト開孔１０
を通してアルミニウム配線層１１と接続されている。Ｎ
＋拡散領域５および５′はＰ型のシリコン基板１中に形
成されＮチャネルＭＯ８）ランジスタのソース番ドレイ
ン領域である。第一層目多結晶シリコン層６はＭＯＳ）
ランジスタのゲート電極として本実施例では用いられて
おり、第３図に示すようにその一部はゲート絶縁膜４を
介してＮ＋拡散領域上に形成されている。第１図および
第３図に示されているように第二層目多結晶シリコン層
の一辺の端部は第一層目多結晶シリコン層の端部と一致
している。実際には必ずしも一致しなくても、±１μｍ
程度のズレがあっても問題は無い。
純物拡散領域５と第一層目多結晶シリコン層６と第二層
目多結晶シリコン層８のおのおのがコンタクト開孔１０
を通してアルミニウム配線層１１と接続されている。Ｎ
＋拡散領域５および５′はＰ型のシリコン基板１中に形
成されＮチャネルＭＯ８）ランジスタのソース番ドレイ
ン領域である。第一層目多結晶シリコン層６はＭＯＳ）
ランジスタのゲート電極として本実施例では用いられて
おり、第３図に示すようにその一部はゲート絶縁膜４を
介してＮ＋拡散領域上に形成されている。第１図および
第３図に示されているように第二層目多結晶シリコン層
の一辺の端部は第一層目多結晶シリコン層の端部と一致
している。実際には必ずしも一致しなくても、±１μｍ
程度のズレがあっても問題は無い。
第４図は製造の途中工程を示す第２図に対応する図であ
る。Ｐ型シリコン基板１の将来活性領域となるべき表面
部分に窒化シリコン膜を被着形成し、フィールド領域部
分にはＰ型不純物を拡散して更に通常の局部酸化法によ
りフィールド酸化膜２およびＰ型のチャンネルストッパ
領域３を形成する。窒化シリコン膜を除去した後に新た
にゲート酸化膜４を設けその上に第一の多結晶シリコン
層を形成する。このシリコン層はＮ型不純物が拡散され
その抵抗値は小さく、活性領域部分ではゲート電極とし
て機能し、フィールド領域部分では配線層として機能す
るものである。この第一の多結晶シリコン層６をマスク
として砒素をイオンインプランテーション技術により活
性領域の基板表面に導入してＮ＋拡散領域５および５′
を形成する。
る。Ｐ型シリコン基板１の将来活性領域となるべき表面
部分に窒化シリコン膜を被着形成し、フィールド領域部
分にはＰ型不純物を拡散して更に通常の局部酸化法によ
りフィールド酸化膜２およびＰ型のチャンネルストッパ
領域３を形成する。窒化シリコン膜を除去した後に新た
にゲート酸化膜４を設けその上に第一の多結晶シリコン
層を形成する。このシリコン層はＮ型不純物が拡散され
その抵抗値は小さく、活性領域部分ではゲート電極とし
て機能し、フィールド領域部分では配線層として機能す
るものである。この第一の多結晶シリコン層６をマスク
として砒素をイオンインプランテーション技術により活
性領域の基板表面に導入してＮ＋拡散領域５および５′
を形成する。
イオンインプランテーションされた砒素原子を活性化す
るためにおこなう高温熱処理により、Ｎ＋領域５および
５′は多結晶シリコン層６の端部から拡散され多結晶シ
リコン層６との重なシが若干束ずる。第一多結晶シリコ
ン層６上に気相成長法により二酸化シリコン膜７を被着
形成し、更に第二多結晶シリコン層８を形成しまた更に
その上に気相成長法によりＰＳＧ膜９を被着形成した状
態を示したのが第４図である。二酸化シリコン膜７は第
一層目の多結晶シリコン層と第二層目の多結晶シリコン
層との電気的絶縁を計る目的で形成されたものであり、
気相成長以外の方法として第一層目多結晶シリコン層を
熱酸化して形成してもよい。
るためにおこなう高温熱処理により、Ｎ＋領域５および
５′は多結晶シリコン層６の端部から拡散され多結晶シ
リコン層６との重なシが若干束ずる。第一多結晶シリコ
ン層６上に気相成長法により二酸化シリコン膜７を被着
形成し、更に第二多結晶シリコン層８を形成しまた更に
その上に気相成長法によりＰＳＧ膜９を被着形成した状
態を示したのが第４図である。二酸化シリコン膜７は第
一層目の多結晶シリコン層と第二層目の多結晶シリコン
層との電気的絶縁を計る目的で形成されたものであり、
気相成長以外の方法として第一層目多結晶シリコン層を
熱酸化して形成してもよい。
ＰＳＧ膜９はアルミニウム配線層１１と第二層目シリコ
ン層８との電気的絶縁を計るために被着形成されたもの
であり、これも第二層目多結晶シリコン層８を熱酸化に
より形成した二酸化シリコン膜に置き替えることが可能
である。多結晶シリコン層６および８は本実施例ではＮ
型であるが、そのおのおのがＰ型でもＮ型でも本発明は
効果的である。第４図に示した状態の基板表面にフォト
レジストを塗布して開孔１ｏの部分のレジストを部分的
に除去し、しかる後に異方性ドライエッチにより層間膜
９と７および４′ｆｒ、この順にエツチングする。異方
性エッチのために層間膜はサイドエッチされる事が無く
、特に眉間膜７のサイドエッチが進まないために第二層
目多結晶シリコン層８の端部でオーバーハングが発生す
る事は無く、従ってアルミニウム配線層１１がその部分
で断線する事が無い。
ン層８との電気的絶縁を計るために被着形成されたもの
であり、これも第二層目多結晶シリコン層８を熱酸化に
より形成した二酸化シリコン膜に置き替えることが可能
である。多結晶シリコン層６および８は本実施例ではＮ
型であるが、そのおのおのがＰ型でもＮ型でも本発明は
効果的である。第４図に示した状態の基板表面にフォト
レジストを塗布して開孔１ｏの部分のレジストを部分的
に除去し、しかる後に異方性ドライエッチにより層間膜
９と７および４′ｆｒ、この順にエツチングする。異方
性エッチのために層間膜はサイドエッチされる事が無く
、特に眉間膜７のサイドエッチが進まないために第二層
目多結晶シリコン層８の端部でオーバーハングが発生す
る事は無く、従ってアルミニウム配線層１１がその部分
で断線する事が無い。
従来の場合にはアルミニウム金属配線層と不純物拡散層
と第一層目多結晶シリコン層および第二層目多結晶シリ
コン層との電気的接続をする時、おのおのの層間絶縁膜
に個別にコンタクト開孔を設けて最終的に前記囲者間の
電気的接続がとられるようになっていた。本発明の場合
にはコンタクト開孔を設ける工程は一度でよく、その意
味でプロセスは簡単化される。またコンタクト開孔は１
ケ所に設ければ良く、従来のようにおのおのの層間に個
別にコンタクト開孔を設ける場合と比較してコンタクト
開孔のためのスペースは小さくてもよい。このように発
明は集積回路装置の高密度化技術として極めて有用であ
る。
と第一層目多結晶シリコン層および第二層目多結晶シリ
コン層との電気的接続をする時、おのおのの層間絶縁膜
に個別にコンタクト開孔を設けて最終的に前記囲者間の
電気的接続がとられるようになっていた。本発明の場合
にはコンタクト開孔を設ける工程は一度でよく、その意
味でプロセスは簡単化される。またコンタクト開孔は１
ケ所に設ければ良く、従来のようにおのおのの層間に個
別にコンタクト開孔を設ける場合と比較してコンタクト
開孔のためのスペースは小さくてもよい。このように発
明は集積回路装置の高密度化技術として極めて有用であ
る。
なお第一および第二多結晶シリコン層のかわりに他の多
結晶半導体層あるいは多結晶半導体と金属との合金属あ
るいは金属導体層を用いてもいい。
結晶半導体層あるいは多結晶半導体と金属との合金属あ
るいは金属導体層を用いてもいい。
また層間絶縁膜として二酸化シリコン以外の絶縁物、例
えば窒化シリコン等を用いても本発明の効果が得られる
事は言うまでもない。
えば窒化シリコン等を用いても本発明の効果が得られる
事は言うまでもない。
第１図は本発明の詳細な説明するための平面図、第２図
は第１図のＡ −Ａ’部分の断面を矢印の方向に見た断
面図、第３図は第１図のＢ −Ｂ’部分の断面を矢印の
方向に見た断面図、第４図は第２図に至るまでの途中工
程を示した図である。 尚図中、１・・・・・・シリコン基板、２・・・・・・
フィールド酸化膜、３・・・・・・チャンネルストッパ
領域、４・・・・・・ゲート絶縁膜、訃・・・・・Ｎ＋
拡散領域、６・・・・・・第一層目の多結晶シリコン層
、７・・・・・・二酸化シリコン膜、８・・・・・・第
二層目の多結晶シリコン層、９・・・・・・ＰＳＧ膜、
１０・・・・・コンタクト開孔、１１・・・・・金属配
線層、をそれぞれ示す。 代理人 弁理士 内 原 ｘｘ ’ Ｊ’−：％
キ・・ ノ （ ｂ ８４久
は第１図のＡ −Ａ’部分の断面を矢印の方向に見た断
面図、第３図は第１図のＢ −Ｂ’部分の断面を矢印の
方向に見た断面図、第４図は第２図に至るまでの途中工
程を示した図である。 尚図中、１・・・・・・シリコン基板、２・・・・・・
フィールド酸化膜、３・・・・・・チャンネルストッパ
領域、４・・・・・・ゲート絶縁膜、訃・・・・・Ｎ＋
拡散領域、６・・・・・・第一層目の多結晶シリコン層
、７・・・・・・二酸化シリコン膜、８・・・・・・第
二層目の多結晶シリコン層、９・・・・・・ＰＳＧ膜、
１０・・・・・コンタクト開孔、１１・・・・・金属配
線層、をそれぞれ示す。 代理人 弁理士 内 原 ｘｘ ’ Ｊ’−：％
キ・・ ノ （ ｂ ８４久
Claims (1)
- 一導伝型を有する半導体基板と、該基板の一生表面中に
形成された他導伝型の不純物領域と、該不純物領域上に
少くともその一部が位置して第一の絶縁膜を介して被着
形成された第一の導体層と、該第−の導体層の前記不純
物領域上の端部と概略その端部が一致するように位置し
て第二の絶縁膜を介して第一の導体層上に被着された第
二の導体層と、該第二の導体層上に第三の絶縁膜を介し
て設けられた金属配線層とを含む半導体集積回路装置に
於て、該金属配線層と前記不純物領域および前記第一の
導体層および前記第二の導体層との接続が同一の開孔で
とられていることを％徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9807482A JPS58215055A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9807482A JPS58215055A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215055A true JPS58215055A (ja) | 1983-12-14 |
Family
ID=14210195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9807482A Pending JPS58215055A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215055A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754318A (en) * | 1985-09-30 | 1988-06-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPS63216361A (ja) * | 1987-03-04 | 1988-09-08 | Nec Corp | 多層配線構造 |
| JPS63260054A (ja) * | 1987-04-16 | 1988-10-27 | Nec Corp | 半導体集積回路装置 |
| US4912540A (en) * | 1986-12-17 | 1990-03-27 | Advanced Micro Devices, Inc. | Reduced area butting contact structure |
| US5187566A (en) * | 1988-02-26 | 1993-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| WO2003023847A2 (en) * | 2001-09-13 | 2003-03-20 | Koninklijke Philips Electronics N.V. | Integrated circuit, portable device and method for manufacturing an integrated circuit |
-
1982
- 1982-06-08 JP JP9807482A patent/JPS58215055A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754318A (en) * | 1985-09-30 | 1988-06-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US4912540A (en) * | 1986-12-17 | 1990-03-27 | Advanced Micro Devices, Inc. | Reduced area butting contact structure |
| JPS63216361A (ja) * | 1987-03-04 | 1988-09-08 | Nec Corp | 多層配線構造 |
| JPS63260054A (ja) * | 1987-04-16 | 1988-10-27 | Nec Corp | 半導体集積回路装置 |
| US5187566A (en) * | 1988-02-26 | 1993-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| WO2003023847A2 (en) * | 2001-09-13 | 2003-03-20 | Koninklijke Philips Electronics N.V. | Integrated circuit, portable device and method for manufacturing an integrated circuit |
| WO2003023847A3 (en) * | 2001-09-13 | 2003-10-02 | Koninkl Philips Electronics Nv | Integrated circuit, portable device and method for manufacturing an integrated circuit |
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