JP2005142363A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 差動増幅回路41には、差動入力対をなす一方のNchMOSトランジスタTR1のゲートと差動入力端子In Put+間に設けられ、ゲートがドレインに接続されたMOSトランジスタTR7〜TR9と、差動入力対をなす他方のNchMOSトランジスタTR2のゲートと差動入力端子In Put−間に設けられ、ゲートがドレインに接続されたMOSトランジスタTR4〜TR6が設けられている。そして、MOSトランジスタTR7〜TR9は、NchMOSトランジスタTR1のゲートと接地19間に縦続接続され、MOSトランジスタTR4〜TR6は、NchMOSトランジスタTR2のゲートと接地19間に縦続接続され、NchMOSトランジスタTR1、TR2の保護素子としてそれぞれ機能する。
【選択図】 図1
Description
Vtht=N×Vth・・・・・・・・・・・・・・(式1)
と表すことができる。なお、Vthは閾値電圧、Nはゲートがドレインに接続されたNchMOSトランジスタTR4〜TR6又はTR7〜TR9の縦続接続段数であり、ここではN=3である。
0<Vsmax<Vtht<Vbk・・・・・・・・・・・・(式2)
と表すことができる。
Vft=n×Vf・・・・・・・・・・・・・・(式3)
と表すことができる。なお、nはダイオードの順方向での縦続接続段数であり、ここではn=3である。
0<Vsmax<Vft<Vbk・・・・・・・・・・・・(式4)
と表すことができる。
2 Pウェル層
3 Nウェル層
4 埋め込み絶縁膜
5 N+層
5a、5b、5c、5d、5j N+ドレイン層
5e、5f、5g、5h、5k N+ソース層
6 P+層
7、7a、7b、7c、7d ゲート絶縁膜
8、8a、8b、8c、8d ゲート電極
9、9a、9b、9c、9d、9e、9f 絶縁膜
10 コンタクト開口部
11、111 第1の配線
12 第1の層間絶縁膜
13 第1のビア
14 第2の配線
15 第2の層間絶縁膜
16 第2のビア
17 第3の配線
18 保護膜
19、119 接地(グランド)
21 SOI基板
22 P型層
23 N型層
31、32、33、34、35、36、37、38、51、52、53、54、55、56、57、58、101、102、103、104 ダイオード
41、41a、42 差動増幅回路
43、43a、43b カレントミラー定電流回路
44 ウィルソン定電流回路
110 演算増幅回路
In Put+、In Put− 差動入力部(作動入力端子)
Out Put 出力
R1、R2、R3、R11、R12、R13 抵抗
TR1、TR2、TR3、TR4、TR5、TR6、TR7、TR8、TR9、TR21、TR22、TR23、TR24、TR25、TR26、TR101、TR102 NchMOSトランジスタ
TR11、TR12、TR13、TR14、TR15、TR16、TR17、TR18、TR19、TR31、TR32 PchMOSトランジスタ
Vb バイアス電位
Vcc 電源
Claims (20)
- 入力端子と、
前記入力端子からの入力信号がゲートに入力された時に導通するトランジスタと、
前記トランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記トランジスタのゲートと前記入力端子間、及び前記トランジスタのゲートと前記保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項1に記載の半導体集積回路。
- 前記トランジスタはNchMOSトランジスタから構成され、前記保護素子はゲートがドレインに接続された複数のNchMOSトランジスタから構成されることを特徴とする請求項1に記載の半導体集積回路。
- 前記トランジスタはPchMOSトランジスタから構成され、前記保護素子はゲートがドレインに接続された複数のPchMOSトランジスタから構成されることを特徴とする請求項1に記載の半導体集積回路。
- 前記トランジスタはNchMOSトランジスタから構成され、前記保護素子は前記トランジスタと前記接地ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項1に記載の半導体集積回路。
- 前記トランジスタはPchMOSトランジスタから構成され、前記保護素子は前記電源ラインと前記トランジスタのゲート間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項1に記載の半導体集積回路。
- 第1及び第2の入力端子と、
前記1の入力端子からの第1の入力信号がゲートに入力された時に導通する第1のトランジスタと、
前記2の入力端子から前記第1の入力信号が反転された第2の入力信号がゲートに入力された時に導通する第2のトランジスタと、
前記第1のトランジスタのゲートと接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第1の保護素子と、
前記第2のトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第2の保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記第1、第2のトランジスタのゲートと前記第1、第2の入力端子間と前記第1、第2の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項7に記載の半導体集積回路。
- ドレインが電源ライン側に接続され、ソースが接地側に接続されたNchMOSトランジスタと、
前記NchMOSトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記NchMOSトランジスタのゲートと前記保護素子の一方との配線、前記接地又は電源ラインと前記保護素子の他方との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項9に記載の半導体集積回路。
- 前記保護素子はゲートがドレインに接続された複数のNchMOSトランジスタを縦続接続した構成からなることを特徴とする請求項9に記載の半導体集積回路。
- 前記保護素子は前記NchMOSトランジスタと前記接地又は電源ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項9に記載の半導体集積回路。
- ソースが電源ライン側に接続され、ドレインが接地側に接続されたPchMOSトランジスタと、
前記PchMOSトランジスタのゲートと前記接地又は電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記PchMOSトランジスタのゲートと前記保護素子の一方との配線、前記接地又は電源ラインと前記保護素子の他方との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項13に記載の半導体集積回路。
- 前記保護素子はゲートがドレインに接続された複数のPchMOSトランジスタを縦続接続した構成からなることを特徴とする請求項13に記載の半導体集積回路。
- 前記保護素子は前記PchMOSトランジスタと前記接地又は電源ラインの間に設けられ、縦続接続された複数のダイオード、及び前記複数のダイオードと並列に、且つ逆方向に設けられたダイオードから構成されることを特徴とする請求項13に記載の半導体集積回路。
- ドレインが電源ライン側に接続され、ソースが接地に接続され、且つ前記ドレインとゲートが接続された第1のトランジスタと、
ドレインが前記電源ライン側に接続され、ソースが前記接地に接続され、且つ前記ゲートが前記第1のトランジスタのゲートに接続された第2のトランジスタと、
前記第1のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第1の保護素子と、
前記第2のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第2の保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記第1、第2のトランジスタのゲートと前記第1、第2の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項17に記載の半導体集積回路。
- ドレインが電源ライン側に接続された第1のトランジスタと、
ドレインが前記第1のトランジスタのソースに接続され、ソースが接地に接続され、且つ前記ドレインとゲートが接続された第2のトランジスタと、
ドレインが前記電源ライン側及び前記第1のトランジスタのゲートに接続され、ソースが前記接地に接続され、且つ前記ゲートが前記第2のトランジスタのゲートに接続された第3のトランジスタと、
前記第1のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第1の保護素子と、
前記第2のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第2の保護素子と、
前記第3のトランジスタのゲートと前記接地又は前記電源ラインとの間に接続され、半導体集積回路の製造工程中で発生する電荷をPN接合耐圧よりも低い電圧で動作して前記電荷を前記接地又は電源ラインに逃す第3の保護素子と、
を具備したことを特徴とする半導体集積回路。 - 前記第1乃至第3のトランジスタのゲートと前記第1乃至第3の保護素子との配線は、前記接地又は電源ラインに隣接する配線層で接続されていることを特徴とする請求項19に記載の半導体集積回路。
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