CN1945843A - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

Info

Publication number
CN1945843A
CN1945843A CNA2006101540498A CN200610154049A CN1945843A CN 1945843 A CN1945843 A CN 1945843A CN A2006101540498 A CNA2006101540498 A CN A2006101540498A CN 200610154049 A CN200610154049 A CN 200610154049A CN 1945843 A CN1945843 A CN 1945843A
Authority
CN
China
Prior art keywords
film
semiconductor device
diffusion zone
zone
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101540498A
Other languages
English (en)
Other versions
CN1945843B (zh
Inventor
袋武人
冲原将生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1945843A publication Critical patent/CN1945843A/zh
Application granted granted Critical
Publication of CN1945843B publication Critical patent/CN1945843B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供可以防止被制造工艺的等离子电流破坏，并且避免了二极管的耐压上升的半导体器件以及半导体器件的制造方法。半导体器件(10)，采用具有作为支撑衬底的硅衬底(101a)、硅衬底(101a)上的氧化膜(101b)、和氧化膜(101b)上的硅薄膜(101c)的SOI衬底101，并具有形成在它的硅薄膜(101c)上的输入端子IN(第2上层布线(134))，形成在硅薄膜(101c)上的Vss端子Tvss(第1上层布线(139))，形成在硅薄膜(101c)上并与输入端子IN和Vss端子Tvss连接的半导体元件(例如倒向器(11))，和形成在硅薄膜(101c)上并从Vss端子Tvss向输入端子IN正向连接的保护二极管(12)。

Description

半导体器件以及半导体器件的制造方法
技术领域
本发明涉及半导体器件以及半导体器件的制造方法，特别是涉及采用了SOI衬底的半导体器件以及半导体器件的制造方法，也是防止制造工艺中的损坏的发生的半导体器件以及半导体器件的制造方法。
背景技术
以往，在采用了块状衬底的半导体器件中，为了防止半导体元件因制造工艺中的等离子电流而受到损坏，在电路的输入端子和衬底之间正向连接有保护二极管。在图1中展示了具有这种构成的半导体器件90的电路构成。再者，在本说明中，以在块状衬底中放入倒向器91的半导体器件90为例。
如图1所示，用以往技术制造的半导体器件90，具有串联地连接在电源线Vdd和电源线Vss之间的p型MOS(金属-氧化物-半导体)晶体管(以下称为PMOS晶体管)P91以及n型MOS晶体管(以下称为NMOS晶体管)N91。PMOS晶体管P91的源极连接在电源线Vdd上。NMOS晶体管N91的源极连接在电源线Vss上。PMOS晶体管P91和NMOS晶体管N91的漏极被共通连接在一起，并被连接在输出端子OUT上。另外，PMOS晶体管P91和NMOS晶体管N91的栅极被共通连接在一起，并被连接在输入端子IN上。输入端子IN连接在半导体器件90的上层的金属布线93上，同时经由正向连接的保护二极管92连接在块状衬底上。
这样，在以往技术中，将保护二极管92只设在输入端子IN和块状衬底之间。
另外，在近年的半导体器件中，为了小型化以及动作的高速化的目的，代替块状衬底，开始使用具有SOI(绝缘体基硅)结构的半导体衬底(以下称为SOI衬底)。
再者，作为参考，在以下所示的专利文献1中，公开了如下的构成，即，为了提高作入SOI衬底中的半导体器件的动作中的相对于浪涌电流的耐性，在输入端子和电源Vss或电源Vdd之间设置保护二极管。
专利文献1：专利第3415401号公报
上述这种形成在块状衬底上的半导体器件，在制造工艺中，将源极、漏极和栅极的电位保持在和块状衬底同一电位上。再者，通过如上述那样将栅极经由保护二极管连接在块状衬底上，与其保持在同一电位上。
相对于此，在采用了SOI衬底的半导体器件中，与形成在块状衬底上的半导体器件不同，源极、漏极和栅极是从SOI衬底上电悬空的状态。这是由于在SOI衬底的结构上，在作为半导体元件的形成区域的硅薄膜和衬底之间存在绝缘层。对于具有这种构成的半导体器件，与采用了块状衬底的半导体器件同样地，如果在栅极和衬底之间***保护二极管，则只有栅极相对于源极以及漏极保持电位。因此，制造过程中的等离子电流集中地流向栅极，其结果，出现半导体元件被破坏的问题。
再者，由于上述专利文献1所公开的结构，也是在输入端子和电源Vss或电源Vdd之间设置保护二极管的构成，因此不能解决上述的问题。另外，该专利文献1所公开的保护二极管，在扩散了n型和p型的杂质的区域上形成有导电性的膜。这样，一旦在杂质扩散区域上存在导电膜，例如在采用完全耗尽型的SOI衬底的情况下，该杂质扩散区域耗尽，二极管的耐压，即击穿时的电压变高。因此，存在很难高效地放出等离子电流等浪涌电流，从而保护性能降低的问题。另外，一旦像这样二极管的耐压变高，也出现对于等离子损坏的控制性降低的问题。
发明内容
于是本发明是鉴于上述的问题而研制成的，其目的在于提供可以防止被制造工艺的等离子电流破坏，并且避免了二极管的耐压上升的半导体器件以及半导体器件的制造方法。
为了达成该目的，本发明的半导体器件以如下的方式构成，即具有支撑衬底，支撑衬底上的氧化膜，氧化膜上的半导体薄膜，形成在半导体薄膜上的第1端子，形成在半导体薄膜上的第2端子，形成在半导体薄膜上并与第1端子和第2端子连接的半导体元件，和形成在半导体薄膜上、从第2端子向第1端子正向连接的保护二极管。
例如在半导体元件包括具有形成在半导体薄膜上的源极、漏极和栅极的晶体管的情况下，源极、漏极和栅极是从支撑衬底上电悬空的状态。于是，通过在源极和栅极之间正向连接保护二极管，便可以消除源极·栅极之间的电位差。其结果，特别是可以防止在制造工艺中，等离子电流集中地流向栅极，由此可以避免半导体器件被破坏。另外，本发明的保护二极管，在具有p型导电性的扩散区域和具有n型导电性的扩散区域之间的区域上没有导电性的膜。由此，可以避免保护二极管的耐压上升，并可以避免等离子电流等浪涌电流的放电效率降低，和控制性降低。
另外，本发明的半导体器件的制造方法以如下的方式构成，即具有准备包括支撑衬底、支撑衬底上的氧化膜、和氧化膜上的半导体薄膜的SOI衬底的工序，将SOI衬底的半导体薄膜区分成第1元件形成区域和第2元件形成区域的工序，在第1元件形成区域上，形成具有具备p型导电性的第1区域和具备n型导电性的第2区域的保护二极管的工序，在第2元件形成区域上，形成具有栅极绝缘膜、栅极和一对扩散区域的晶体管的工序，形成将保护二极管的第1区域和晶体管的扩散区域电连接的第1布线的工序，和形成将保护二极管的第2区域和晶体管的栅极电连接的第2布线的工序。
如上述，例如在半导体元件包括具有形成在半导体薄膜上的源极、漏极和栅极的晶体管的情况下，源极、漏极和栅极是从支撑衬底上电悬空的状态。于是，通过在半导体薄膜上形成保护二极管，并将其在晶体管的源极和栅极之间正向连接，便可以消除源极·栅极之间的电位差。其结果，特别是可以防止在制造工艺中，等离子电流集中地流向栅极，由此可以避免半导体器件被破坏。另外，本发明的保护二极管，如上述，在具有p型导电性的扩散区域和具有n型导电性的扩散区域之间的区域上没有导电性的膜。由此，可以避免保护二极管的耐压上升，并可以避免等离子电流等浪涌电流的放电效率降低，和控制性降低。
发明的效果
根据本发明，其目的在于提供可以防止被制造工艺的等离子电流破坏，并且避免了二极管的耐压上升的半导体器件以及半导体器件的制造方法。
附图说明
图1是展示用以往技术制造的半导体器件90的构成的电路图。
图2是展示本发明的实施例1的半导体器件10的构成的电路图。
图3是展示本发明的实施例1的半导体器件10的层结构的剖面图。
图4是展示本发明的实施例1的半导体器件10的制造方法的程序图(1)。
图5是展示本发明的实施例1的半导体器件10的制造方法的程序图(2)。
图6是展示本发明的实施例1的半导体器件10的制造方法的程序图(3)。
图7是展示本发明的实施例1的半导体器件10的制造方法的程序图(4)。
图8是展示本发明的实施例1的半导体器件10的制造方法的程序图(5)。
图9是展示本发明的实施例1的半导体器件10的制造方法的程序图(6)。
图10是展示本发明的实施例2的半导体器件20的构成的电路图。
图11是展示本发明的实施例2的半导体器件20的层结构的剖面图。
图12是展示本发明的实施例2的半导体器件20的制造方法的程序图(1)。
图13是展示本发明的实施例2的半导体器件20的制造方法的程序图(2)。
图14是展示本发明的实施例2的半导体器件20的制造方法的程序图(3)。
图15是展示本发明的实施例2的半导体器件20的制造方法的程序图(4)。
图16是展示本发明的实施例2的半导体器件20的制造方法的程序图(5)。
图17是展示本发明的实施例2的半导体器件20的制造方法的程序图(6)。
图18是展示本发明的实施例2的半导体器件20的制造方法的程序图(7)。
具体实施方式
以下，和附图一起详细地说明用于实施本发明的最好的方式。再者，在以下的说明中，各图不过是以能够理解本发明的内容的程度概略地展示形状、大小、以及位置关系的，因而，本发明不限于各图所例示的形状、大小、以及位置关系。另外，在各图中，为了构成的明了化，省略了剖面的影线的一部分。进而，在后述中例示的数值不过是本发明的合适的例子，因而，本发明不限于例示的数值。
(实施例1)
首先，用附图详细地说明本发明的实施例1。再者，在本实施例中，以将形成在SOI衬底上的半导体元件作为倒向器为例进行说明。
·整体构成
图2是展示本实施例的半导体器件10的构成的电路图。如图2所示，半导体器件10，具有串联地连接在电源线Vdd和电源线Vss之间的PMOS晶体管P11以及NMOS晶体管N11。PMOS晶体管P11和NMOS晶体管N11的漏极，被共通连接在一起，并被连接在输出端子OUT上。PMOS晶体管P11的源极连接在电源线Vdd上。NMOS晶体管N11的源极连接在电源线Vss上，同时连接在Vss端子Tvss(第2端子)上。PMOS晶体管P11和NMOS晶体管N11的栅极被共通连接在一起，并被连接在输入端子IN(第1端子)上。
另外，半导体器件10具有保护二极管12。保护二极管12的正极连接在Vss端子Tvss上。另外，保护二极管12的负极连接在输入端子IN上，同时连接在金属布线13上。即，在本实施例中，在作为半导体元件的倒向器11的源极和栅极之间正向设置保护二极管12。金属布线13经由图未示的布线，连接在SOI衬底的支撑衬底(相当于后述的硅衬底101a)上。通过设为这样的构成，可以防止将NMOS晶体管N11的源极充电的电流从金属布线13和输入端子IN流向NMOS晶体管N11的源极，并可以将倒向器11的源极和栅极的电位保持在同一电位上。结果，可以防止形成在SOI衬底上的半导体元件被等离子电流破坏。再者，保护二极管12的负极和倒向器11的栅极，与作为信号线的金属布线13(金属层)电连接。
·半导体器件的剖面结构
其次，与附图一起详细地说明本实施例的半导体器件10的层结构。图3是展示半导体器件10的层结构的剖面图。再者，在图3中展示了用相对于SOI衬底101上面垂直的面切断保护二极管12时的剖面图。另外，在图3中，为了说明的简单化，省略了PMOS晶体管P11的构成。
如图3所示，保护二极管12以及NMOS晶体管N11，形成在具有将氧化膜101b和硅薄膜101c(半导体薄膜)依次层叠在硅衬底101a(支撑衬底)上的结构的SOI衬底101的硅薄膜101c上。再者，氧化膜101b也可以是埋入氧化膜(BOX膜)。另外，保护二极管12和NMOS晶体管N11之间，被区分SOI衬底101的元件形成区域的元件隔离绝缘膜102电隔离。再者，该结构，PMOS晶体管P11也是同样的。
·保护二极管的剖面结构
保护二极管12具有：具备p型导电性的扩散区域(以下称为P扩散区域)111p，形成在P扩散区域111p(第1扩散区域或第1区域)上部上的硅化物薄膜111a，具备n型导电性的扩散区域(以下称为N扩散区域)112n，形成在N扩散区域112n(第2扩散区域或第2区域)上部上的硅化物薄膜112a，和具备p型或n型导电性的低扩散区域113(第3扩散区域)。这样，本实施例的保护二极管12相对于SOI衬底101具有横向的结构。即，在本实施例中，保护二极管12可以应用横向型的二极管。
在上述构成中，P扩散区域111p，可以通过在硅薄膜101c的规定的区域内，例如以1×1015/cm2左右的剂量注入p型杂质离子(例如氟化硼BF2)的方式形成。另外，该P扩散区域111p的上部，通过如上述那样形成硅化物薄膜111a而将其低电阻化。
N扩散区域112n，可以通过在硅薄膜101c的规定的区域内，例如以1×1015/cm2左右的剂量注入n型杂质离子(例如磷P)的方式形成。另外，该N扩散区域112n的上部也和P扩散区域111p同样地，通过形成硅化物薄膜112a而将其低电阻化。
在P扩散区域111p和N扩散区域112n之间，如上述那样形成具有p型或n型导电性的低扩散区域113。在本实施例中，假设该低扩散区域113具有p型导电性。该低扩散区域113的杂质浓度，例如在用p型硅衬底制作SOI衬底101的情况下，可以直接使用衬底浓度。
再者，使用的硅衬底的衬底电阻例如设为8～22Ω(欧姆)左右。
再者，保护二极管12具有从P扩散区域111p上面的一部分经由低扩散区域113上面直到N扩散区域112n上面的一部分而形成的保护膜114。该保护膜114是相对于形成硅化物薄膜111a、112a以及122a时的硅化物化的保护膜。该保护膜114例如可以是氧化硅薄膜。另外，其膜厚例如可以设为400(埃)左右。
··NMOS晶体管的剖面结构
NMOS晶体管N11，具有形成在硅薄膜101c上的栅极绝缘膜121，形成在栅极绝缘膜121上的栅极122，形成在栅极122上部上的硅化物薄膜122a，具有n型导电性的一对源极123s及漏极124d(一对扩散区域)，分别形成在源极123s上部以及漏极124d上部上的硅化物薄膜123a以及124a，和具有p型导电性的阱区域125。
在上述构成中，栅极绝缘膜121例如是氧化硅薄膜。其膜厚例如可以设为40左右。再者，该膜厚最好与上述保护膜114相同。由此，可以用同一个工序进行保护膜114和栅极绝缘膜121的形成。
栅极122例如是因含有规定的杂质而具有导电性的多晶硅薄膜。其膜厚例如可以设为2000左右。
源极123s以及漏极124d，是形成在硅薄膜101c的将栅极122下夹在中间的一对区域上的扩散区域。该源极123s以及漏极124d，例如可以通过将栅极122作为掩模，然后自对准地将n型杂质(例如磷P)例如以1×1015/cm2左右的剂量注入硅薄膜101c的方式形成。另外，该源极123s以及漏极124d各自的上部，通过如上述那样分别形成硅化物薄膜123a以及124a而被低电阻化。
P扩散区域111p和N扩散区域112n之间，是通过例如以1×1012/cm2左右的剂量注入具有p型导电性的杂质(例如硼B)的方式形成的阱区域125。该阱区域125是在动作时形成耗尽层并且流过电流的区域。
在以如上的方式形成了保护二极管12和NMOS晶体管N11的SOI衬底101上，形成第1钝化膜103、第2钝化膜104和第1层间绝缘膜105，由此将保护二极管12和NMOS晶体管N11从上层的半导体源极和布线等电隔离。第1钝化膜103例如可以是氧化硅薄膜。其膜厚例如可以设为700左右。第2钝化膜104例如可以设为氧化硅薄膜。其膜厚例如可以设为1000左右。第1层间绝缘膜105例如可以设为氧化硅薄膜。其膜厚例如可以设为8000左右。另外，在第1层间绝缘膜105上形成第2层间绝缘膜106。该第2层间绝缘膜106例如可以设为氧化硅薄膜。其膜厚例如可以设为8000左右。
保护二极管12的N扩散区域112n，经由以贯通第1钝化膜103、第2钝化膜104和第1层间绝缘膜105的方式形成的接触孔内布线131，形成在第1层间绝缘膜105上的第1上层布线132，和以贯通第2层间绝缘膜106的方式形成的接触孔内布线133，与形成在第2层间绝缘膜106上的第2上层布线134电连接。另外，NMOS晶体管N11的栅极122，同样地经由以贯通第1钝化膜103、第2钝化膜104和第1层间绝缘膜105的方式形成的接触孔内布线137，形成在第1层间绝缘膜105上的第1上层布线136，和以贯通第2层间绝缘膜106的方式形成的接触孔内布线135，与形成在第2层间绝缘膜106上的第2上层布线134电连接。由此，将保护二极管12的N扩散区域112n和NMOS晶体管N11的栅极122电连接。再者，第2上层布线134连接在图2的输入端子IN以及金属布线13上。另外，接触孔内布线131、第1上层布线132、接触孔内布线133、第2上层布线134、接触孔内布线135、第1上层布线136和接触孔内布线137，是连接保护二极管12的N扩散区域112n和NMOS晶体管N11的栅极的第2布线。
另外，保护二极管12的P扩散区域111p，经由以贯通第1钝化膜103、第2钝化膜104和第1层间绝缘膜105的方式形成的接触孔内布线138，与形成在第1层间绝缘膜105上的第1上层布线139电连接。另外，NMOS晶体管N11的源极123s，同样地经由以贯通第1钝化膜103、第2钝化膜104和第1层间绝缘膜105的方式形成的接触孔内布线140，与形成在第1层间绝缘膜105上的第1上层布线139电连接。由此，将保护二极管12的P扩散区域111p和NMOS晶体管N11的源极123s电连接。再者，第1上层布线139包括图2的Vss端子Tvss。另外，接触孔内布线138、第1上层布线139和接触孔内布线140，是连接保护二极管12的P扩散区域111p和NMOS晶体管N11的源极的第1布线。
进而，NMOS晶体管N11的漏极124d，经由以贯通第1钝化膜103、第2钝化膜104和第1层间绝缘膜105的方式形成的接触孔内布线141，与形成在第1层间绝缘膜105上的第1上层布线142电连接。第1上层布线142与图未示的PMOS晶体管P11的漏极以及输出端子OUT电连接。由此，NMOS晶体管N11的漏极124d被电连接在PMOS晶体管P11的漏极和输出端子OUT上。
再者，上述的接触孔内布线131、137、138、140以及141，例如可以通过在形成在第1钝化膜103、第2钝化膜104和第1层间绝缘膜105上的接触孔内填充钨(W)等导电体的方式形成。另外，接触孔内布线133以及135，例如可以通过在形成在第2层间绝缘膜106上的接触孔内填充钨(W)等导电体的方式形成。
进而，上述第1上层布线132、136、139以及142，例如，可以通过如下的方式分别形成，即，将膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜132a，膜厚5000左右的铝(Al)和铜(Cu)的合金膜132b，和膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜132c，依次层叠在第1层间绝缘膜105上，并对它们进行构图。同样地，第2上层布线134例如可以通过如下的方式分别形成，即，将膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜134a，膜厚5000左右的铝(Al)和铜(Cu)的合金膜134b，和膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜134c，依次层叠在第1层间绝缘膜105上，并对它们进行构图。
·制造方法
其次，和附图一起详细地说明本实施例的半导体器件10的制造方法。再者，以下，与图3同样地展示用相对于SOI衬底101垂直的面切断保护二极管12时的剖面图。另外，以下着眼于保护二极管12和NMOS晶体管N11说明其制造方法。
图3至图9是展示本实施例的半导体器件10的制造方法的工艺图。
在本制造方法中，首先，准备在硅衬底101a上依次层叠了氧化膜101b和硅薄膜101c的SOI衬底101，例如通过采用STI(浅槽隔离)法，如图4(a)所示，在其上形成元件隔离绝缘膜102。由此，在硅薄膜101c上形成作为元件形成区域的有源区域。再者，在此准备的SOI衬底101，例如是用衬底电阻为8～22Ω左右的p型硅衬底制成的SOI衬底。
其次，通过在SOI衬底101上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12用的有源区域上形成抗蚀图形R1。再者，在PMOS晶体管P11用的有源区域上也形成该抗蚀图形R1。接着，将抗蚀图形R1作为掩模，通过在NMOS晶体管N11用的有源区域上，例如以1×1012/cm2左右的剂量注入氟化硼离子，如图4(b)所示，在形成NMOS晶体管N11的有源区域上形成阱区域125A。这时，氟化硼离子例如被加速到10KeV(千电子伏特)左右的能量。再者，在该工序中，通过用抗蚀图形覆盖用于形成PMOS晶体管P11的有源区域，防止它被注入氟化硼离子。另外，PMOS晶体管P11的阱区域，可以通过在保护二极管12用的有源区域以及NMOS晶体管N11用的有源区域上形成抗蚀图形，并将其作为掩模，然后例如以1×1012/cm2左右的剂量注入例如磷离子的方式形成。进而，在该工序中使用的抗蚀图形，在形成低扩散区域或阱区域后适当除去。
其次，通过将SOI衬底101表面热氧化，如图4(c)所示，形成例如膜厚400左右的氧化硅薄膜114A。膜厚400左右的氧化硅薄膜114A，例如可以通过将加热温度设为850℃，将加热时间设为5小时的方式形成。
其次，通过在氧化硅薄膜114A上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成保护膜114的区域上形成抗蚀图形R2。接着，通过用已知的蚀刻技术，将抗蚀图形R2作为掩模，然后对氧化硅薄膜114A进行构图，如图5(a)所示，在保护二极管12用的有源区域上形成保护膜114。再者，作为这时的蚀刻，例如可以应用将HF或BHF等作为腐蚀剂来使用的湿法蚀刻。
其次，在除去抗蚀图形R2之后，通过将露出的SOI衬底101上面再次热氧化，如图5(b)所示，形成例如膜厚40左右的氧化硅薄膜121A。膜厚40左右的氧化硅薄膜121A，例如可以通过将加热温度设为500℃，将加热时间设为4小时左右的方式形成。
其次，通过采用例如CVD(化学汽相淀积)法，一面在氧化硅薄膜121A上混入规定的杂质，一面使硅(Si)淀积到2000左右，如图5(c)所示，形成具有导电性的多晶硅薄膜122A。
其次，通过在多晶硅薄膜122A上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在NMOS晶体管N11的形成栅极122的区域上，形成抗蚀图形R3。接着，通过用已知的蚀刻技术，将抗蚀图形R3作为掩模，然后对多晶硅薄膜122A进行构图，如图6(a)所示，在NMOS晶体管N11用的有源区域的氧化硅薄膜114A上形成栅极122。再者，在多晶硅薄膜122A的蚀刻时，最好应用能够充分地得到与氧化硅薄膜121A的选择比的条件。另外，多晶硅薄膜122A的蚀刻，例如通过用于对多晶硅薄膜122A进行构图的工序(将其称为主蚀刻工序)，和用于进行过蚀刻的工序(将其称为过蚀刻工序)进行。主蚀刻工序中的条件，可以应用蚀刻气体例如采用Cl2气、HBr气和O2气的混合气体的条件。另外，过蚀刻工序中的条件，可以应用蚀刻气体例如采用HBr气、He气和O2气的混合气体的条件。
其次，在除去抗蚀图形R3之后，用已知的蚀刻技术，将栅极122作为掩模，然后对氧化硅薄膜121A进行构图。由此，如图6(b)所示，在NMOS晶体管N11用的有源区域上形成栅极绝缘膜121和栅极122。这时，也可以将形成在保护二极管12用的有源区域上的保护膜114稍微薄膜化。再者，氧化硅薄膜121A的蚀刻，最好应用能够充分地得到与栅极122的选择比的条件。该蚀刻，例如可以应用腐蚀剂采用了HF或BHF等的湿蚀刻。
其次，在除去抗蚀图形R3之后，通过在以如上的方式加工的SOI衬底101上再次旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成N扩散区域112n的区域上，和NMOS晶体管N11的分别形成源极123s以及漏极124d的区域上，形成具有开口的抗蚀图形R4。接着，通过在从抗蚀图形R4的开口露出的保护二极管12用的有源区域以及NMOS晶体管N11用的有源区域上，将抗蚀图形R4作为掩模，然后例如以1×1015/cm2左右的剂量注入磷离子，如图7(a)所示，在保护二极管12用的有源区域上形成N扩散区域112n’，同时在NMOS晶体管N11用的有源区域上形成源极123s’以及漏极124d’。这时，磷离子例如被加速到10KeV左右的能量。
其次，在除去抗蚀图形R4之后，通过再次在SOI衬底101上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成P扩散区域111p的区域上，形成具有开口的抗蚀图形R5。接着，通过在从抗蚀图形R5的开口露出的保护二极管12用的有源区域上，将抗蚀图形R5作为掩模，然后例如以1×1015/cm2左右的浓度注入氟化硼离子，如图7(b)所示，在保护二极管12用的有源区域上形成P扩散区域111p’。这时，氟化硼离子例如被加速到10KeV左右的能量。再者，在如以上那样形成P扩散区域111p’之后，除去抗蚀图形R5。
之后，通过将SOI衬底101进行热处理，将分别注入P扩散区域111p’以及N扩散区域112n’，和源极123s’以及漏极124d’的离子扩散。由此，在保护二极管12的形成区域上形成P扩散区域111p以及N扩散区域112n，同时在NMOS晶体管N11的形成区域上形成源极123s以及漏极124d。在这时的热处理中，例如可以采用将加热温度设为1000℃，将加热时间设为10秒的灯退火。
其次，通过在SOI衬底101上淀积例如钴(Co)或钛(Ti)等金属，并将其硅化物化，如图8(a)所示，在P扩散区域111p上部以及N扩散区域112n上部，和源极123s上部以及漏极124d上部，自对准地分别形成硅化物薄膜111a、112a、123a以及124a。这时，由于形成在保护二极管12用的有源区域上的保护膜114成为掩模，因此在保护膜114下的有源区域上没有形成硅化物薄膜。
通过经由以上的工序，在SOI衬底101的各有源区域上，分别形成保护二极管12和NMOS晶体管N11。再者，PMOS晶体管P11，通过改变使用的离子等的极性，也可以同样地形成。
其次，如图8(b)所示，在形成了保护二极管12以及NMOS晶体管(也包括PMOS晶体管P11)的SOI衬底101上，例如用CVD法，依次形成第1钝化膜103、第2钝化膜104和第1层间绝缘膜105。各自的膜厚以及膜种类，如上述，第1钝化膜103例如是膜厚700左右的氧化硅薄膜，第2钝化膜104例如是膜厚1000左右的氧化硅薄膜，第1层间绝缘膜105例如是膜厚8000左右的氧化硅薄膜。再者，第1层间绝缘膜105上面例如用CMP(化学机械研磨)法将其平坦化。
其次，通过采用已有的光刻技术以及蚀刻技术，形成第1钝化膜103、第2钝化膜104和第1层间绝缘膜105，并通过在其内填充钨(W)等导电体，分别形成与P扩散区域111p上的硅化物薄膜111a连接的接触孔内布线138，与N扩散区域112n上的硅化物薄膜112a连接的接触孔内布线131，与栅极122上的硅化物薄膜122a连接的接触孔内布线137，与源极123s上的硅化物薄膜123a连接的接触孔内布线140，和与漏极124d上的硅化物薄膜124a连接的接触孔内布线141。接着，在第1层间绝缘膜105上，例如用CVD法，依次形成例如由膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜构成的层叠膜132a，例如膜厚5000左右的铝(Al)和铜(Cu)的合金膜132b，和例如由膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜构成的层叠膜132c，通过用已有的光刻技术以及蚀刻技术将由这些构成的层叠膜进行构图，如图9所示，在第1层间绝缘膜105上，形成与接触孔内布线131电连接的第1上层布线132，与接触孔内布线137电连接的第1上层布线136，与接触孔内布线138以及140电连接的第1上层布线139，和与接触孔内布线141电连接的第1上层布线142。
其次，例如用CVD法，在第1层间绝缘膜105上形成例如膜厚8000左右的第2层间绝缘膜106。再者，第2层间绝缘膜106上面，例如用CMP法将其平坦化。
其次，通过采用已有的光刻技术以及蚀刻技术，在第2层间绝缘膜106上形成接触孔，并通过在其内填充钨(W)等导电体，分别形成与第1上层布线132连接的接触孔内布线133，和与第1上层布线136连接的接触孔内布线135。接着，在第2层间绝缘膜106上，例如用CVD法，依次形成例如由膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜构成的层叠膜134a，例如膜厚5000左右的铝(A1)和铜(Cu)的合金膜134b，和例如由膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜构成的层叠膜134c，通过用已有的光刻技术以及蚀刻技术对由这些构成的层叠膜进行构图，如图3所示，在第2层间绝缘膜106上，形成与接触孔内布线133以及135电连接的第2上层布线134。
通过经由以上的工序，可以制造图3所示的本实施例的半导体器件10。再者，在本说明中，虽然省略了PMOS晶体管P11的构成，但包括它在内的制造方法，从上述内容可以很容易地想到，因此在此省略详细的说明。
·作用效果
如以上所述，本实施例的半导体器件10，以如下的方式构成，即采用具有作为支撑衬底的硅衬底101a、硅衬底101a上的氧化膜101b、和氧化膜101b上的硅薄膜101c的SOI衬底101，并具有形成在它的硅薄膜101c上的输入端子IN(第2上层布线134)，形成在硅薄膜101c上的Vss端子Tvss(第1上层布线139)，形成在硅薄膜101c上并与输入端子IN和Vss端子Tvss连接的半导体元件(例如倒向器11)，和形成在硅薄膜101c上并从Vss端子Tvss向输入端子IN正向连接的保护二极管12。
另外，本实施例的半导体器件10的制造方法，包括以下步骤：准备包括作为支撑衬底的硅衬底101a、硅衬底101a上的氧化膜101b、和氧化膜101b上的硅薄膜101c的SOI衬底101，用元件隔离绝缘膜102将SOI衬底101的硅薄膜101c区分成保护二极管12用的有源区域和半导体元件(例如NMOS晶体管N11)用的有源区域，在保护二极管12用的有源区域上，形成具备具有p型导电性的P扩散区域111p，和具有n型导电性的N扩散区域112n的保护二极管12，在半导体元件(例如NMOS晶体管N11)用的有源区域上，形成具有栅极绝缘膜121、栅极122和一对源极123s以及漏极124d的晶体管(例如NMOS晶体管N11)，并形成将保护二极管的P扩散区域111p和晶体管的源极123s电连接的布线(上述的第1布线)，形成将保护二极管的N扩散区域112n和晶体管的栅极122电连接的布线(上述的第1布线)。
例如在半导体元件包括具有形成在硅薄膜101c上的源极、漏极和栅极的晶体管(在本例中是NMOS晶体管N11)的情况下，源极、漏极和栅极是从作为支撑衬底的硅衬底101a上电悬空的状态。于是，如本实施例所述，通过在源极和栅极之间正向连接保护二极管12，便可以消除源极·栅极之间的电位差。其结果，特别是可以防止在制造工艺中，等离子电流集中地流向栅极，由此可以避免半导体器件10被破坏。另外，本实施例的保护二极管12，在P扩散区域111p和N扩散区域112n之间的区域上没有导电性的膜。由此，可以避免保护二极管12的耐压上升，并可以避免等离子电流等浪涌电流的放电效率降低、和控制性降低。
(实施例2)
其次，用附图详细地说明本发明的实施例2。再者，在以下的说明中，对于与实施例1同样的构成，标以同一标号，并省略其详细的说明。另外，关于没有特别记载的构成，是和实施例1同样的。另外，在本实施例中，与实施例1同样地，以将形成在SOI衬底上的半导体元件作为倒向器为例进行说明。
·整体构成
图10是展示本实施例的半导体器件20的构成的电路图。如图10所示，半导体器件20，在与实施例1的半导体器件10(参照图2)同样的构成中，具有将连结保护二极管12的正极和Vss端子Tvss的布线连接在衬底上的构成。再者，其他的构成与半导体器件10同样，因此在此省略详细的说明。
通过这样将保护二极管12的正极以及Vss端子Tvss连接在衬底上，例如即便在将大于等于保护二极管12的结电压的电流输入Vss端子Tvss和输入端子IN之间的情况下，也可以使它流向SOI衬底101的硅衬底101a，结果，可以进一步防止形成在SOI衬底上的半导体元件被等离子电流破坏。再者，在此所说的结电压，是保护二极管12发生击穿时的电压。另外，保护二极管12的负极和倒向器11的栅极，与金属布线13电连接。
·半导体器件的剖面结构
其次，与附图一起详细地说明本实施例的半导体器件20的层结构。图11是展示半导体器件20的层结构的剖面图。再者，在图11中，展示了用相对于SOI衬底101上面垂直的面切断保护二极管12时的剖面图。另外，在图11中，为了说明的简单化，省略了PMOS晶体管P11的构成。
如图3所示，半导体器件20，在与实施例1的半导体器件10同样的构成(参照图3)中，具有将保护二极管12的P扩散区域111p和NMOS晶体管N11的源极123s电连接的第1上层布线139，经由接触孔内布线202，与形成在SOI衬底101上的衬底接触201连接在一起的构成。再者，所谓的衬底接触201，是用于和SOI衬底101的硅衬底101a取得电接触的构成。另外，衬底接触201的上部，通过形成硅化物薄膜201a而被低电阻化。
在该构成中，衬底接触201，通过在SOI衬底101的硅衬底101a上例如以1×1015/cm2左右的剂量注入p型杂质(例如硼B)的方式形成。该衬底接触201，例如设置贯通元件隔离绝缘膜102以及SOI衬底101的氧化膜101b的接触孔，之后可以通过对硅衬底101a内注入、扩散离子的方式形成。
其他的构成与实施例1的半导体器件10(参照图3)相同，因此在此省略详细的说明。
·制造方法
其次，与附图一起详细地说明本实施例的半导体器件20的制造方法。再者，以下与图11同样地，展示了用相对于SOI衬底垂直的面切断保护二极管12时的剖面图。另外，以下着眼于保护二极管12和NMOS晶体管N11说明其制造方法。
图12至图18是展示本实施例的半导体器件20的制造方法的程序图。
在本制造方法中，首先，准备在硅衬底101a上依次层叠了氧化膜101b和硅薄膜101c的SOI衬底101，例如通过采用STI法，如图12(a)所示，在其上形成元件隔离绝缘膜102。由此，在硅薄膜101c上形成作为元件形成区域的有源区域。再者，在此准备的SOI衬底101，与实施例1同样地，例如是用衬底电阻为8～22Ω左右的p型硅衬底制成的SOI衬底。
其次，通过在SOI衬底101上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的有源区域上，形成抗蚀图形R11。再者，该抗蚀图形R11，也可以形成在PMOS晶体管P11用的有源区域上。接着，通过将抗蚀图形R11作为掩模，然后在NMOS晶体管N11用的有源区域上，例如以1×1012/cm2左右的剂量注入例如氟化硼离子，如图12(b)所示，在形成NMOS晶体管N11的有源区域上形成阱区域125A。这时，氟化硼离子例如被加速到10KeV(千电子伏特)左右的能量。再者，在该工序中，通过用抗蚀图形覆盖用于形成PMOS晶体管P11的有源区域，防止它被注入氟化硼离子。另外，PMOS晶体管P11的阱区域，可以通过在保护二极管12用的有源区域以及NMOS晶体管N11用的有源区域上形成抗蚀图形，并将其作为掩模，然后例如以1×1012/cm2左右的剂量注入例如磷离子的方式形成。进而，在该工序中使用的抗蚀图形，在形成低扩散区域或阱区域后，适当被除去。
其次，通过将SOI衬底101表面进行热氧化，如图12(c)所示，例如形成膜厚400左右的氧化硅薄膜114A。膜厚400左右的氧化硅薄膜114A，例如可以通过将加热温度设为850℃，将加热时间设为5小时的方式形成。
其次，通过在氧化硅薄膜114A上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成保护膜114的区域上形成抗蚀图形R12。接着，通过用已知的蚀刻技术，并将抗蚀图形R12作为掩模，然后对多晶硅薄膜114A进行构图，如图13(a)所示，在保护二极管12用的有源区域上形成保护膜114。再者，作为这时的蚀刻，例如可以应用将HF或BHF等作为腐蚀剂使用的湿蚀刻。
其次，在除去抗蚀图形R12之后，通过将露出的SOI衬底101上面再次进行热氧化，如图13(b)所示，例如形成膜厚40左右的氧化硅薄膜121A。膜厚40左右的氧化硅薄膜121A，例如可以通过将加热温度设为500℃，将加热时间设为4小时左右的方式形成。
其次，例如通过用CVD法，一面在氧化硅薄膜121A上混入规定的杂质，一面使硅(Si)淀积到2000左右，如图13(c)所示，形成具有导电性的多晶硅薄膜122A。
其次，通过在多晶硅薄膜122A上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在NMOS晶体管N11的形成栅极122的区域上，形成抗蚀图形R13。接着，通过用已知的蚀刻技术，并将抗蚀图形R13作为掩模，然后对多晶硅薄膜122A进行构图，如图14(a)所示，在NMOS晶体管N11用的有源区域的氧化硅薄膜114A上形成栅极122。再者，在多晶硅薄膜122A的蚀刻时，最好应用能够充分地取得与氧化硅薄膜121A的选择比的条件。另外，多晶硅薄膜122A的蚀刻，例如，与实施例1同样地，用主蚀刻工序和过蚀刻工序进行。在主蚀刻工序中的条件方面，可以应用蚀刻气体例如采用Cl2气、HBr气和O2气的混合气体的条件。另外，在过蚀刻工序中的条件方面，可以应用在蚀刻气体方面例如采用HBr气、He气和O2气的混合气体的条件。
其次，在除去抗蚀图形R13之后，用已知的蚀刻技术，将栅极122作为掩模，然后将氧化硅薄膜121A进行构图。由此，如图14(b)所示，在NMOS晶体管N11用的有源区域上形成栅极绝缘膜121和栅极122。这时，也可以将形成在保护二极管12用的有源区域上的保护膜114稍微薄膜化。再者，在氧化硅薄膜121A的蚀刻时，最好应用能够充分地取得与栅极122的选择比的条件。在该蚀刻条件方面，例如可以应用在腐蚀剂方面使用了HF或BHF等的湿蚀刻。再者，以上为止的工序，是与实施例1的工序(参照图4(a)至图6(b))同样的。
其次，通过在如以上那样加工的SOI衬底101上再次旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，如图15(a)所示，在定义场区域的元件隔离绝缘膜102上的一部分上形成具有开口的抗蚀图形R14。再者，抗蚀图形R14的开口形成在充分远离各有源区域的位置上。
其次，通过用已知的蚀刻技术依次蚀刻从抗蚀图形R14的开口露出的元件隔离绝缘膜102以及SOI衬底101的氧化膜101b，如图15(b)所示，形成贯通它们的开口。
其次，在除去抗蚀图形R14之后，通过在如以上那样加工的SOI衬底101上再次旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成N扩散区域112n的区域上，和NMOS晶体管N11的分别形成源极123s以及漏极124d的区域上，形成具有开口的抗蚀图形R15。接着，通过在从抗蚀图形R15的开口露出的保护二极管12用的有源区域以及NMOS晶体管N11用的有源区域上，将抗蚀图形R15作为掩模，然后例如以1×1015/cm2左右的剂量注入例如磷离子，如图16(a)所示，在保护二极管12用的有源区域上形成N扩散区域112n’，同时在NMOS晶体管N11用的有源区域上形成源极123s’以及漏极124d’。这时，磷离子例如被加速到10KeV左右的能量。
其次，在除去抗蚀图形R15之后，通过再次在SOI衬底101上旋转涂布抗蚀剂液，并在其上实施已有的曝光处理以及显影处理，在保护二极管12的形成P扩散区域111p的区域上，和元件隔离绝缘膜102以及SOI衬底101的形成在氧化膜101b上的开口上，形成具有开口的抗蚀图形R16。接着，通过在从抗蚀图形R16的开口露出的保护二极管12用的有源区域以及SOI衬底101的硅衬底101a上，将抗蚀图形R16作为掩模，然后例如以1×1015/cm2左右的剂量注入例如氟化硼离子，如图16(b)所示，在保护二极管12用的有源区域上形成P扩散区域111p’，同时在SOI衬底101的硅衬底101a上形成作为衬底接触201的P扩散区域201’。这时，氟化硼离子例如被加速到10KeV左右的能量。再者，在如以上那样形成P扩散区域111p’以及201’之后，除去抗蚀图形R16。
之后，通过将SOI衬底101进行热处理，将分别注入P扩散区域111p’以及N扩散区域112n’、源极123s’以及漏极124d’、和P扩散区域201’的离子扩散。由此，在保护二极管12的形成区域上形成P扩散区域111p以及N扩散区域112n，在NMOS晶体管N11的形成区域上形成源极123s以及漏极124d，在硅衬底101a上形成衬底接触201。在这时的热处理中，例如可以采用将加热温度设为1000℃，将加热时间设为10秒的灯退火。
其次，通过在SOI衬底101上例如淀积钴(Co)或钛(Ti)等金属，并将其硅化物化，如图17(a)所示，在P扩散区域111p上部以及N扩散区域112n上部、源极123s上部以及漏极124d上部、和衬底接触201上部上，自对准地分别形成硅化物薄膜111a、112a、123a、124a以及201a。这时，由于形成在保护二极管12用的有源区域上的保护膜114成为掩模，因此在保护膜114下的有源区域上没有形成硅化物薄膜。
通过经由以上的工序，在SOI衬底101的各有源区域上分别形成保护二极管12和NMOS晶体管N11。再者，PMOS晶体管P11，通过改变使用的离子等的极性，也可以同样地形成。
其次，如图17(b)所示，例如用CVD法，在如以上那样加工的SOI衬底101上依次形成第1钝化膜103、第2钝化膜104和第1层间绝缘膜105。再者，第1钝化膜103以埋入形成在SOI衬底101的氧化膜101b以及元件隔离绝缘膜102上的开口的方式形成。另外，各自的膜厚以及膜种类，如上述那样，第1钝化膜103例如是膜厚700左右的氧化硅薄膜，第2钝化膜104例如是膜厚1000左右的氧化硅薄膜，第1层间绝缘膜105例如是膜厚8000左右的氧化硅薄膜。进而，第1层间绝缘膜105上面例如用CMP法将其平坦化。
其次，通过采用已有的光刻技术以及蚀刻技术，在第1钝化膜103、第2钝化膜104和第1层间绝缘膜105上，形成使P扩散区域111p上的硅化物薄膜111a、N扩散区域112n上的硅化物薄膜112a、栅极122上的硅化物薄膜122a、源极123s上的硅化物薄膜123a、和漏极124d上的硅化物薄膜124a分别露出的接触孔，同时在SOI衬底101的氧化膜101b、元件隔离绝缘膜102、第1钝化膜103、第2钝化膜104和第1层间绝缘膜105上，形成使衬底接触201上的硅化物薄膜201a露出的接触孔。接着，通过在如以上那样形成的接触孔内填充钨(W)等导电体，分别形成与P扩散区域111p上的硅化物薄膜111a连接的接触孔内布线138，与N扩散区域112n上的硅化物薄膜112a连接的接触孔内布线131，与栅极122上的硅化物薄膜122a连接的接触孔内布线137，与源极123s上的硅化物薄膜123a连接的接触孔内布线140，与漏极124d上的硅化物薄膜124a连接的接触孔内布线141，和与衬底接触201上的硅化物薄膜201a连接的接触孔内布线202。接着，通过在第1层间绝缘膜105上，例如用CVD法，依次形成例如膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜132a，例如膜厚5000左右的铝(Al)和铜(Cu)的合金膜132b，和例如膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜132c，并用已有的光刻技术以及蚀刻技术对由它们构成的层叠膜进行构图，如图18所示，在第1层间绝缘膜105上，形成与接触孔内布线131电连接的第1上层布线132，与接触孔内布线137电连接的第1上层布线136，与接触孔内布线138、140以及202电连接的第1上层布线139，和与接触孔内布线141电连接的第1上层布线142。
其次，例如用CVD法，在第1层间绝缘膜105上形成例如膜厚8000左右的第2层间绝缘膜106。再者，第2层间绝缘膜106上面例如用CMP法将其平坦化。
其次，通过采用已有的光刻技术以及蚀刻技术，在第2层间绝缘膜106上形成接触孔，并通过在其内填充钨(W)等导电体，分别形成与第1上层布线132连接的接触孔内布线133，和与第1上层布线136连接的接触孔内布线135。接着，通过在第2层间绝缘膜106上，例如用CVD法，依次形成例如膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜的层叠膜134a，例如膜厚5000左右的铝(Al)和铜(Cu)的合金膜134b，和例如由膜厚300左右的钛(Ti)膜和膜厚200左右的氮化钛(TiN)膜构成的层叠膜134c，并用已有的光刻技术以及蚀刻技术将由它们构成的层叠膜进行构图，如图11所示，在第2层间绝缘膜106上，形成与接触孔内布线133以及135电连接的第2上层布线134。
通过经由以上的工序，可以制造图11所示的本实施例的半导体器件20。再者，在本说明中，虽然省略了PMOS晶体管P11的构成，但包括它在内的制造方法，从上述内容可以很容易地想到，因此在此省略详细的说明。
·作用效果
如以上所述，本实施例的半导体器件20具有以下结构：采用具有作为支撑衬底的硅衬底101a、硅衬底101a上的氧化膜101b、和氧化膜101b上的硅薄膜101c的SOI衬底101，并具有形成在它的硅薄膜101c上的输入端子IN(第2上层布线134)、形成在硅薄膜101c上的Vss端子Tvss(第1上层布线139)、形成在硅薄膜101c上并与输入端子IN和Vss端子Tvss连接的半导体元件(例如倒向器11)，和形成在硅薄膜101c上并从Vss端子Tvss向输入端子IN正向连接的保护二极管12，且第2端子与硅衬底101a连接。
另外，本实施例的半导体器件20的制造方法具有以下步骤：准备包括作为支撑衬底的硅衬底101a、硅衬底101a上的氧化膜101b、和氧化膜101b上的硅薄膜101c的SOI衬底101，用元件隔离绝缘膜102将SOI衬底101的硅薄膜101c区分成保护二极管12用的有源区域和半导体元件(例如NMOS晶体管N11)用的有源区域，在保护二极管12用的有源区域上形成具备具有p型导电性的P扩散区域111p和具有n型导电性的N扩散区域112n的保护二极管12，在半导体元件(例如NMOS晶体管N11)用的有源区域上形成具有栅极绝缘膜121、栅极122和一对源极123s以及漏极124d的晶体管(例如NMOS晶体管N11)，形成将保护二极管的P扩散区域111p和晶体管的源极123s电连接的布线(上述的第1布线)，形成将保护二极管的N扩散区域112n和晶体管的栅极122电连接的布线(上述的第1布线)，进而，将保护二极管12的P扩散区域111p连接在硅衬底101a上。
由于具有以上的构成，因此例如即便在将大于等于保护二极管12的结电压的电流输入Vss端子Tvss和输入端子IN之间的情况下，也可以使其流向SOI衬底101的硅衬底101a，结果，可以进一步防止形成在SOI衬底上的半导体元件被等离子电流破坏。再者，由于除此之外与实施例1同样，因此在此省略详细的说明。
另外，从上述记载可以明白，上述实施例1以及实施例2不过是用于实施本发明的例子，本发明不限于此，将这些实施例进行各种变形的做法也在本发明的范围内，进而在本发明的范围内可以实现其他的各式各样的实施例。
另外，在上述实施例1以及实施例2中，虽然将保护二极管12的低扩散区域113(参照图3或图11)作为SOI衬底101所使用的衬底浓度，但本发明不限于此，根据需要，通过变更杂质的种类、杂质浓度和注入时的加速能量，可以实现与半导体器件10/20的制造工艺相对应的保护二极管12的结电压。例如，在将第2上层布线134(相当于金属布线13)设为7层结构的情况下，与如上述实施例那样将其设为3层结构的情况相比，使用等离子的工艺的次数增多。因此，将等离子电流输入第2上层布线134(金属布线13)的次数增多，由此，积蓄在保护二极管12等上的损伤增大。于是，通过将低扩散区域113的剂量例如设为1×1013/cm2左右，便可以提高保护二极管12的P扩散区域111p和N扩散区域112n的结电压。换言之，低扩散区域113的杂质浓度，可以根据金属布线13的层结构适当设定。由此，可以提高保护二极管12的击穿电压。其结果，可以实现相对于制造时的等离子电流具有更高的耐性的半导体器件。

Claims (12)

1.一种半导体器件，其特征在于，具有：
支撑衬底；
所述支撑衬底上的氧化膜；
所述氧化膜上的半导体薄膜；
形成在所述半导体薄膜上的第1端子；
形成在所述半导体薄膜上的第2端子；
形成在所述半导体薄膜上，并与所述第1端子和所述第2端子连接的半导体元件；以及
形成在所述半导体薄膜上，从所述第2端子向所述第1端子正向连接的保护二极管。
2.如权利要求1所述的半导体器件，其特征在于，所述保护二极管是横向型的二极管。
3.如权利要求1或2所述的半导体器件，其特征在于：
所述半导体元件包括晶体管；
所述第1端子连接在所述晶体管的栅极上；
所述第2端子连接在所述晶体管的源极上。
4.如权利要求1至3的任意一项所述的半导体器件，其特征在于，进而具有：
形成在所述半导体薄膜上的信号线；以及
形成在所述半导体薄膜上的电源线，
所述第1端子与所述信号线连接；
所述第2端子与所述电源线连接。
5.如权利要求1至4的任意一项所述的半导体器件，其特征在于：
所述保护二极管包括：形成在所述半导体薄膜上的具有p型导电性的第1扩散区域，形成在所述半导体薄膜上的具有n型导电性的第2扩散区域，和形成在所述第1扩散区域和所述第2扩散区域之间的第3扩散区域；
所述第3扩散区域，是用低于所述第1以及第2扩散区域的杂质浓度的浓度扩散了p型或n型的杂质的区域。
6.如权利要求5所述的半导体器件，其特征在于，进而具有：
形成在所述第1扩散区域上部的第1硅化物薄膜；
形成在所述第2扩散区域上部的第2硅化物薄膜；以及
至少形成在所述第3扩散区域上的氧化膜。
7.如权利要求1至6的任意一项所述的半导体器件，其特征在于，所述第2端子连接在所述支撑衬底上。
8.如权利要求7所述的半导体器件，其特征在于：
所述支撑衬底具有扩散了p型或n型杂质的第4扩散区域；
所述第2端子与所述第4扩散区域电连接。
9.如权利要求5所述的半导体器件，其特征在于：
进而具有形成在形成所述半导体元件的层的上层上的金属层；
所述第3扩散区域，是根据所述金属层的层结构设定了所述杂质的浓度的区域。
10.一种半导体器件的制造方法，其特征在于，具有：
准备包括支撑衬底、所述支撑衬底上的氧化膜、和所述氧化膜上的半导体薄膜的SOI衬底的工序；
将所述SOI衬底上的所述半导体薄膜区分成第1元件形成区域和第2元件形成区域的工序；
在所述第1元件形成区域上，形成具有具备p型导电性的第1区域和具备n型导电性的第2区域的保护二极管的工序；
在所述第2元件形成区域上，形成具有栅极绝缘膜、栅极和一对扩散区域的晶体管的工序；
形成将所述保护二极管的所述第1区域和所述晶体管的所述扩散区域电连接的第1布线的工序；以及
形成将所述保护二极管的所述第2区域和所述晶体管的所述栅极电连接的第2布线的工序。
11.如权利要求10所述的半导体器件的制造方法，其特征在于：
进而具有在所述第1元件形成区域整体上扩散规定的杂质的工序；
所述第1区域和所述第2区域被分开。
12.如权利要求10或11所述的半导体器件的制造方法，其特征在于，进而具有将所述第1区域电连接在所述支撑衬底上的工序。
CN2006101540498A 2005-10-07 2006-09-20 半导体器件以及半导体器件的制造方法 Expired - Fee Related CN1945843B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005-294243 2005-10-07
JP2005294243A JP2007103809A (ja) 2005-10-07 2005-10-07 半導体装置及び半導体装置の製造方法
JP2005294243 2005-10-07

Publications (2)

Publication Number Publication Date
CN1945843A true CN1945843A (zh) 2007-04-11
CN1945843B CN1945843B (zh) 2010-12-29

Family

ID=37910392

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101540498A Expired - Fee Related CN1945843B (zh) 2005-10-07 2006-09-20 半导体器件以及半导体器件的制造方法

Country Status (4)

Country Link
US (1) US20070080404A1 (zh)
JP (1) JP2007103809A (zh)
KR (1) KR20070039399A (zh)
CN (1) CN1945843B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101557103B (zh) * 2008-04-11 2011-09-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法
CN102804376A (zh) * 2009-06-12 2012-11-28 格罗方德半导体公司 充电保护装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5226260B2 (ja) * 2007-08-23 2013-07-03 セイコーインスツル株式会社 半導体装置
US8174047B2 (en) 2008-07-10 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
FR2985372A1 (fr) * 2012-01-04 2013-07-05 St Microelectronics Sa Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques
TWI649808B (zh) 2014-12-16 2019-02-01 聯華電子股份有限公司 半導體元件及其製作方法
US9734271B2 (en) * 2015-12-10 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of determining galvanic corrosion and interconnect structure in a semiconductor device for prevention of galvanic corrosion
JP7180842B2 (ja) * 2018-07-18 2022-11-30 株式会社東海理化電機製作所 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837284A (ja) * 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
JPH08125030A (ja) * 1994-10-19 1996-05-17 Nippondenso Co Ltd 入力保護回路を有する半導体装置およびその製造方法
JPH09115999A (ja) * 1995-10-23 1997-05-02 Denso Corp 半導体集積回路装置
JP3415401B2 (ja) * 1997-08-28 2003-06-09 株式会社東芝 半導体集積回路装置及びその製造方法
JP2002100739A (ja) * 2000-09-25 2002-04-05 Hitachi Ltd 半導体装置
JP2002118267A (ja) * 2000-10-06 2002-04-19 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
MXPA04004099A (es) * 2001-10-31 2004-07-23 Ibm Dispositivo semiconductor y metodo de fabricacion del mismo.
JP2005142363A (ja) * 2003-11-06 2005-06-02 Toshiba Corp 半導体集積回路
JP3962729B2 (ja) * 2004-06-03 2007-08-22 株式会社東芝 半導体装置
US7224205B2 (en) * 2004-07-07 2007-05-29 Semi Solutions, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101557103B (zh) * 2008-04-11 2011-09-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法
CN102804376A (zh) * 2009-06-12 2012-11-28 格罗方德半导体公司 充电保护装置
CN102804376B (zh) * 2009-06-12 2016-07-13 格罗方德半导体公司 充电保护装置

Also Published As

Publication number Publication date
KR20070039399A (ko) 2007-04-11
US20070080404A1 (en) 2007-04-12
CN1945843B (zh) 2010-12-29
JP2007103809A (ja) 2007-04-19

Similar Documents

Publication Publication Date Title
CN1945843A (zh) 半导体器件以及半导体器件的制造方法
CN1270380C (zh) 半导体器件及其制造方法
CN1251316C (zh) 半导体器件及其制造方法
CN1160773C (zh) 半导体器件的制造方法
CN1181548C (zh) 半导体集成电路
CN1805153A (zh) 半导体器件及其制造方法
CN1521840A (zh) 绝缘体上硅衬底和半导体集成电路器件
CN1414639A (zh) 设于硅覆绝缘中的硅控整流器及其应用电路
CN101064309A (zh) 半导体装置及其制造方法
CN1786801A (zh) 薄膜晶体管阵列面板及其制造方法
CN1700451A (zh) 半导体晶片及其制造方法
CN1845331A (zh) 半导体器件
CN101060133A (zh) 半导体装置及其制造方法
CN1700430A (zh) 半导体装置的制造方法
CN1614764A (zh) 半导体器件的制造方法
CN101064305A (zh) 半导体装置及其制造方法
CN101038874A (zh) 形成硅氧化物膜的方法和制造电容器与半导体装置的方法
CN1601741A (zh) 半导体器件及其制造方法
CN1881591A (zh) 铁电存储器件及其制造方法
CN1139127C (zh) 电路装置及其制造方法
CN1157798C (zh) 半导体器件及其生产方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1992200A (zh) 半导体装置的制造方法
CN1769517A (zh) 等离子体化学气相沉积设备及用它制造半导体器件的方法
CN1270386C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20090508

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20090508

Address after: Tokyo, Japan

Applicant after: OKI Semiconductor Co., Ltd.

Address before: Tokyo, Japan

Applicant before: Oki Electric Industry Co., Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101229

Termination date: 20120920