JPH08125030A - 入力保護回路を有する半導体装置およびその製造方法 - Google Patents
入力保護回路を有する半導体装置およびその製造方法Info
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- JPH08125030A JPH08125030A JP6253913A JP25391394A JPH08125030A JP H08125030 A JPH08125030 A JP H08125030A JP 6253913 A JP6253913 A JP 6253913A JP 25391394 A JP25391394 A JP 25391394A JP H08125030 A JPH08125030 A JP H08125030A
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Abstract
(57)【要約】
【目的】 保護用半導体素子におけるＰＮ接合の局所的
破壊を防止し、保護素子として静電破壊耐性の低下を回
避する。 【構成】 インバータを構成するＰＭＯＳ１４ａ、ＮＭ
ＯＳ１４ｂに対する入力保護用の保護ＮＭＯＳ１３にお
いて、ＰＮ接合が形成される部分（３ｂ）を非晶質とす
る。
破壊を防止し、保護素子として静電破壊耐性の低下を回
避する。 【構成】 インバータを構成するＰＭＯＳ１４ａ、ＮＭ
ＯＳ１４ｂに対する入力保護用の保護ＮＭＯＳ１３にお
いて、ＰＮ接合が形成される部分（３ｂ）を非晶質とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力保護用回路を有す
る半導体装置に関する。
る半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路装置において、
外部からの静電気の過大電流で内部素子が破壊するのを
防止するため、半導体集積回路等の内部回路と外部接続
端子の間には耐静電気破壊用の半導体素子で構成される
入力保護回路が配置され、耐静電破壊用の半導体素子内
に形成されたＰＮ接合のダイオード特性を用いて過大電
流が内部素子に印加されないようにしている。
外部からの静電気の過大電流で内部素子が破壊するのを
防止するため、半導体集積回路等の内部回路と外部接続
端子の間には耐静電気破壊用の半導体素子で構成される
入力保護回路が配置され、耐静電破壊用の半導体素子内
に形成されたＰＮ接合のダイオード特性を用いて過大電
流が内部素子に印加されないようにしている。
【０００３】一方、ＳＯＩ(Silicon On Insulator)型基
板に形成されたＭＯＳＦＥＴは、その寄生容量を低減で
きる等の理由により、半導体集積回路の高速低消費電力
動作が可能である。このＳＯＩ構造の半導体集積回路装
置における入力保護回路として、特開平２ー２６０４５
９号公報では、図２に示すような入力抵抗１２と保護ト
ランジスタとしてのＮチャネルＭＯＳＦＥＴ１３とで構
成されたものが提案されている。
板に形成されたＭＯＳＦＥＴは、その寄生容量を低減で
きる等の理由により、半導体集積回路の高速低消費電力
動作が可能である。このＳＯＩ構造の半導体集積回路装
置における入力保護回路として、特開平２ー２６０４５
９号公報では、図２に示すような入力抵抗１２と保護ト
ランジスタとしてのＮチャネルＭＯＳＦＥＴ１３とで構
成されたものが提案されている。
【０００４】この図２に示す構成において、入力パッド
１１と接地端子１６との間に保護抵抗１２を介して保護
トランジスタ１３が配置され、入力パッド１１に負極性
の過電圧が印加された場合に、保護トランジスタ１３が
オン状態となって電流が流れることにより、過電圧を放
散させ、内部回路（１４ａ、１４ｂ）を保護する。一
方、正極性の過電圧が印加された場合には、保護トラン
ジスタ１３内のＰＮ接合のアバランシェブレークダウン
によって電流が流れることにより過電圧を放散させる。
１１と接地端子１６との間に保護抵抗１２を介して保護
トランジスタ１３が配置され、入力パッド１１に負極性
の過電圧が印加された場合に、保護トランジスタ１３が
オン状態となって電流が流れることにより、過電圧を放
散させ、内部回路（１４ａ、１４ｂ）を保護する。一
方、正極性の過電圧が印加された場合には、保護トラン
ジスタ１３内のＰＮ接合のアバランシェブレークダウン
によって電流が流れることにより過電圧を放散させる。
【０００５】
【発明が解決しようとする課題】しかしながら、この種
のＰＮ接合を有する耐静電破壊用の保護トランジスタに
おいては、特にＳＩＭＯＸ(Separation-by-IMplantatio
n-of-OXygen)−ＳＯＩ基板に保護トランジスタを形成し
たものにおいては、ＰＮ接合が形成される単結晶半導体
層には多くの結晶欠陥が存在することによりＰＮ接合が
局所的に破壊することが多く、十分な静電破壊耐性が得
られないという問題がある。
のＰＮ接合を有する耐静電破壊用の保護トランジスタに
おいては、特にＳＩＭＯＸ(Separation-by-IMplantatio
n-of-OXygen)−ＳＯＩ基板に保護トランジスタを形成し
たものにおいては、ＰＮ接合が形成される単結晶半導体
層には多くの結晶欠陥が存在することによりＰＮ接合が
局所的に破壊することが多く、十分な静電破壊耐性が得
られないという問題がある。
【０００６】本発明は上記問題に鑑みてなされたもの
で、保護用半導体素子におけるＰＮ接合が形成される部
分を非晶質化してその領域の結晶性を均一化し、結晶欠
陥を実質上なくしてしまうことにより結晶欠陥によるＰ
Ｎ接合の局所破壊を防止し保護素子としての静電破壊耐
性の低下を回避することを目的とする。
で、保護用半導体素子におけるＰＮ接合が形成される部
分を非晶質化してその領域の結晶性を均一化し、結晶欠
陥を実質上なくしてしまうことにより結晶欠陥によるＰ
Ｎ接合の局所破壊を防止し保護素子としての静電破壊耐
性の低下を回避することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、入力信号に応じ
て作動する半導体素子からなる半導体回路（１４ａ、１
４ｂ）と、前記入力信号が過電圧状態になった時に前記
半導体回路（１４ａ、１４ｂ）を保護する保護用半導体
素子（１３、１７）を有する入力保護回路（１２、１
３、１７）とを備えた半導体装置において、前記保護用
半導体素子（１３、１７）は、ＰＮ接合を有して構成さ
れており、さらに少なくとも前記ＰＮ接合が形成されて
いる部分が非晶質であることを特徴としている。
め、請求項１に記載の発明においては、入力信号に応じ
て作動する半導体素子からなる半導体回路（１４ａ、１
４ｂ）と、前記入力信号が過電圧状態になった時に前記
半導体回路（１４ａ、１４ｂ）を保護する保護用半導体
素子（１３、１７）を有する入力保護回路（１２、１
３、１７）とを備えた半導体装置において、前記保護用
半導体素子（１３、１７）は、ＰＮ接合を有して構成さ
れており、さらに少なくとも前記ＰＮ接合が形成されて
いる部分が非晶質であることを特徴としている。
【０００８】請求項２に記載の発明においては、半導体
基板（１）上に絶縁層（２ａ）を介し、かつ周囲が絶縁
体（２ｂ）により分離されて形成された複数の島状の半
導体層（３ａ、３ｂ）と、前記複数の半導体層の内の所
定の半導体層（３ａ）に形成された半導体素子からなる
半導体回路（１４ａ、１４ｂ）と、前記複数の半導体層
の内の他の所定の半導体層（３ｂ）に形成され、前記半
導体回路（１４ａ、１４ｂ）への入力信号が過電圧状態
になった時に前記半導体回路（１４ａ、１４ｂ）を保護
する保護用半導体素子（１３、１７）を有する入力保護
回路（１２、１３、１７）とを備えた半導体装置におい
て、前記保護用半導体素子（１３、１７）は、ＰＮ接合
を有して構成されており、さらに少なくとも前記ＰＮ接
合が形成されている部分が非晶質であることを特徴とし
ている。
基板（１）上に絶縁層（２ａ）を介し、かつ周囲が絶縁
体（２ｂ）により分離されて形成された複数の島状の半
導体層（３ａ、３ｂ）と、前記複数の半導体層の内の所
定の半導体層（３ａ）に形成された半導体素子からなる
半導体回路（１４ａ、１４ｂ）と、前記複数の半導体層
の内の他の所定の半導体層（３ｂ）に形成され、前記半
導体回路（１４ａ、１４ｂ）への入力信号が過電圧状態
になった時に前記半導体回路（１４ａ、１４ｂ）を保護
する保護用半導体素子（１３、１７）を有する入力保護
回路（１２、１３、１７）とを備えた半導体装置におい
て、前記保護用半導体素子（１３、１７）は、ＰＮ接合
を有して構成されており、さらに少なくとも前記ＰＮ接
合が形成されている部分が非晶質であることを特徴とし
ている。
【０００９】なお、上記保護用半導体素子（１３、１
７）は、後述する実施例では、ＭＯＳＦＥＴあるいはＰ
Ｎダイオードにて構成されている。請求項３に記載の発
明においては、半導体基板（１）上に絶縁層（２ａ）を
介し、かつ周囲が絶縁体（２ｂ）により分離された複数
の島状の半導体層（３ａ）を形成する工程と、前記複数
の島状の半導体層（３ａ）に、半導体回路（１４ａ、１
４ｂ）を構成する半導体素子および前記半導体回路（１
４ａ、１４ｂ）の入力保護を行う入力保護回路（１２、
１３）を構成する保護用半導体素子（１３）を、それぞ
れＭＯＳトランジスタにて形成する工程とを備えた入力
保護回路を有する半導体装置の製造方法において、前記
保護用半導体素子（１３）の前記半導体層（３ａ）を非
晶質にする工程を有することを特徴としている。
７）は、後述する実施例では、ＭＯＳＦＥＴあるいはＰ
Ｎダイオードにて構成されている。請求項３に記載の発
明においては、半導体基板（１）上に絶縁層（２ａ）を
介し、かつ周囲が絶縁体（２ｂ）により分離された複数
の島状の半導体層（３ａ）を形成する工程と、前記複数
の島状の半導体層（３ａ）に、半導体回路（１４ａ、１
４ｂ）を構成する半導体素子および前記半導体回路（１
４ａ、１４ｂ）の入力保護を行う入力保護回路（１２、
１３）を構成する保護用半導体素子（１３）を、それぞ
れＭＯＳトランジスタにて形成する工程とを備えた入力
保護回路を有する半導体装置の製造方法において、前記
保護用半導体素子（１３）の前記半導体層（３ａ）を非
晶質にする工程を有することを特徴としている。
【００１０】請求項４に記載の発明では、請求項３に記
載の発明において、前記保護用半導体素子（１３）を形
成する工程は、ゲート（５）を形成した後に、このゲー
ト（５）をマスクとしてソース／ドレインを形成する工
程を有するものであって、前記半導体層（３ａ）を非晶
質にする工程は、前記ゲート（５）をマスクとして、前
記ソース／ドレインを形成する前に、前記保護用半導体
素子（１３）の半導体層（３ａ）を非晶質にする工程で
あることを特徴としている。
載の発明において、前記保護用半導体素子（１３）を形
成する工程は、ゲート（５）を形成した後に、このゲー
ト（５）をマスクとしてソース／ドレインを形成する工
程を有するものであって、前記半導体層（３ａ）を非晶
質にする工程は、前記ゲート（５）をマスクとして、前
記ソース／ドレインを形成する前に、前記保護用半導体
素子（１３）の半導体層（３ａ）を非晶質にする工程で
あることを特徴としている。
【００１１】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１２】
【発明の作用効果】請求項１乃至４に記載の発明によれ
ば、保護用半導体素子においてＰＮ接合が形成されてい
る部分を非晶質としている。従って、その非晶質部分で
は結晶欠陥が実質上存在しないことから、結晶欠陥によ
るＰＮ接合の局所破壊を防止し、保護素子としての静電
破壊耐性の低下を回避することができる。
ば、保護用半導体素子においてＰＮ接合が形成されてい
る部分を非晶質としている。従って、その非晶質部分で
は結晶欠陥が実質上存在しないことから、結晶欠陥によ
るＰＮ接合の局所破壊を防止し、保護素子としての静電
破壊耐性の低下を回避することができる。
【００１３】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１は、この第１実施例により構成され
る半導体集積回路装置（図２に示すもの）の主要断面図
である。なお、図１では、図２の入力パッド（ボンディ
ングパッド）１１、保護抵抗１２等の断面構成は省略し
ている。
する。 （第１実施例）図１は、この第１実施例により構成され
る半導体集積回路装置（図２に示すもの）の主要断面図
である。なお、図１では、図２の入力パッド（ボンディ
ングパッド）１１、保護抵抗１２等の断面構成は省略し
ている。
【００１４】半導体集積回路装置における内部回路に
は、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）
１４ｂとＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとい
う）１４ａとで構成されるインバータが用いられてい
る。ＰＭＯＳ１４ａのソース電極には電源端子１５が接
続され、ＮＭＯＳ１４ｂのソース電極には接地端子１６
が接続されている。このインバータは、入力パッド１１
から入力される入力信号に応じて作動する。
は、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）
１４ｂとＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとい
う）１４ａとで構成されるインバータが用いられてい
る。ＰＭＯＳ１４ａのソース電極には電源端子１５が接
続され、ＮＭＯＳ１４ｂのソース電極には接地端子１６
が接続されている。このインバータは、入力パッド１１
から入力される入力信号に応じて作動する。
【００１５】インバータの入力端子と外部接続端子であ
る入力パッド１１との間には入力保護回路が配置されて
おり、入力保護回路は保護抵抗１２と保護ＮＭＯＳ１３
とから構成されている。つまり、入力パッド１１とイン
バータの入力端子とを結ぶ接続線の途中に保護抵抗１２
が配置され、また接続線と接地端子１６との間に保護Ｎ
ＭＯＳ１３が配置される。この保護ＮＭＯＳ１３のゲー
ト端子は接地端子１６と接続されている。
る入力パッド１１との間には入力保護回路が配置されて
おり、入力保護回路は保護抵抗１２と保護ＮＭＯＳ１３
とから構成されている。つまり、入力パッド１１とイン
バータの入力端子とを結ぶ接続線の途中に保護抵抗１２
が配置され、また接続線と接地端子１６との間に保護Ｎ
ＭＯＳ１３が配置される。この保護ＮＭＯＳ１３のゲー
ト端子は接地端子１６と接続されている。
【００１６】保護ＮＭＯＳ１３のソース／ドレインが形
成された半導体層３ｂはインバータを構成するＰＭＯＳ
１４ａおよびＮＭＯＳ１４ｂのソース／ドレインが形成
された半導体層３ａとは異なり、非晶質（アモルファ
ス）で構成されている。つまり、保護ＮＭＯＳ１３では
ソース／ドレインが形成される半導体層３ｂにおいてＰ
Ｎ接合が形成される部分が非晶質とされている。
成された半導体層３ｂはインバータを構成するＰＭＯＳ
１４ａおよびＮＭＯＳ１４ｂのソース／ドレインが形成
された半導体層３ａとは異なり、非晶質（アモルファ
ス）で構成されている。つまり、保護ＮＭＯＳ１３では
ソース／ドレインが形成される半導体層３ｂにおいてＰ
Ｎ接合が形成される部分が非晶質とされている。
【００１７】上記のように構成される半導体集積回路装
置の製造方法について、その一例を図３を用いて説明す
る。まず、図３（Ａ）に示すように、半導体基板１上に
絶縁層２ａを介して単結晶半導体層３ａが形成されたＳ
ＩＭＯＸ−ＳＯＩ型基板を通常のＬＯＣＯＳ法によりＬ
ＯＣＯＳ酸化膜２ｂを形成して、ＳＩＭＯＸ−ＳＯＩ型
基板の単結晶半導体層３ａを島状に分離し、活性領域を
限定する。
置の製造方法について、その一例を図３を用いて説明す
る。まず、図３（Ａ）に示すように、半導体基板１上に
絶縁層２ａを介して単結晶半導体層３ａが形成されたＳ
ＩＭＯＸ−ＳＯＩ型基板を通常のＬＯＣＯＳ法によりＬ
ＯＣＯＳ酸化膜２ｂを形成して、ＳＩＭＯＸ−ＳＯＩ型
基板の単結晶半導体層３ａを島状に分離し、活性領域を
限定する。
【００１８】次に、図３（Ｂ）、（Ｃ）に示すように、
ゲート酸化膜４を形成し、ホトレジスト８を用いて、Ｍ
ＯＳＦＥＴのしきい値電圧を制御するためにＮＭＯＳ形
成領域の単結晶半導体層３ａにＰ型不純物（ボロン）
を、ＰＭＯＳ形成領域にはＮ型不純物を順に注入する。
そして、図３（Ｄ）に示すように不純物が添加された多
結晶シリコンにてゲート電極５を形成し、図３（Ｅ）に
示すようにゲート電極５をシリコン酸化膜で保護した
後、保護ＮＭＯＳ形成領域以外をホトレジスト８にて保
護し、例えばシリコンをイオン注入して保護ＮＭＯＳ形
成領域の単結晶半導体層のシリコン結合を切断し非晶質
状態３ｂにする。
ゲート酸化膜４を形成し、ホトレジスト８を用いて、Ｍ
ＯＳＦＥＴのしきい値電圧を制御するためにＮＭＯＳ形
成領域の単結晶半導体層３ａにＰ型不純物（ボロン）
を、ＰＭＯＳ形成領域にはＮ型不純物を順に注入する。
そして、図３（Ｄ）に示すように不純物が添加された多
結晶シリコンにてゲート電極５を形成し、図３（Ｅ）に
示すようにゲート電極５をシリコン酸化膜で保護した
後、保護ＮＭＯＳ形成領域以外をホトレジスト８にて保
護し、例えばシリコンをイオン注入して保護ＮＭＯＳ形
成領域の単結晶半導体層のシリコン結合を切断し非晶質
状態３ｂにする。
【００１９】続いて、図３（Ｆ）、（Ｇ）に示すよう
に、ＮＭＯＳ形成領域、ＰＭＯＳ形成領域にヒ素、ボロ
ンをそれぞれ注入して、ソース／ドレイン拡散層を形成
する。この後、層間絶縁膜６及びＡｌ配線７を形成して
図１に示す半導体集積回路装置を構成する。上記実施例
では、入力パッド１１と接地端子１６との間に入力保護
回路を配置したが、図４に示すように、入力パッド１１
と電源端子１５との間に入力保護回路を配置してもよ
い。また、図５にように、入力パッド１１と接地端子１
６および電源端子１５それぞれの間に入力保護回路を配
置してもよい。
に、ＮＭＯＳ形成領域、ＰＭＯＳ形成領域にヒ素、ボロ
ンをそれぞれ注入して、ソース／ドレイン拡散層を形成
する。この後、層間絶縁膜６及びＡｌ配線７を形成して
図１に示す半導体集積回路装置を構成する。上記実施例
では、入力パッド１１と接地端子１６との間に入力保護
回路を配置したが、図４に示すように、入力パッド１１
と電源端子１５との間に入力保護回路を配置してもよ
い。また、図５にように、入力パッド１１と接地端子１
６および電源端子１５それぞれの間に入力保護回路を配
置してもよい。
【００２０】さらに、入力保護回路の構成は、保護抵
抗、保護ＮＭＯＳ及び保護ＰＭＯＳの種々の組み合わせ
が可能である。 （第２実施例）この第２実施例は、図６に示すように、
入力保護回路を、保護抵抗１２と保護ダイオード１７と
で構成したものである。ここで用いられる保護ダイオー
ド１７は、第１実施例で述べた保護ＮＭＯＳ１３と同様
に半導体層で形成した、ゲート付きダイオードである。
抗、保護ＮＭＯＳ及び保護ＰＭＯＳの種々の組み合わせ
が可能である。 （第２実施例）この第２実施例は、図６に示すように、
入力保護回路を、保護抵抗１２と保護ダイオード１７と
で構成したものである。ここで用いられる保護ダイオー
ド１７は、第１実施例で述べた保護ＮＭＯＳ１３と同様
に半導体層で形成した、ゲート付きダイオードである。
【００２１】入力パッド１１とインバータの入力端子と
を結ぶ接続線の途中に保護抵抗１２が配置され、接続線
と接地端子１６との間に保護ダイオード１７が配置され
る。保護ダイオード１７のゲート端子は接地端子と接続
されている。保護ダイオード１７が形成される半導体層
３ｂにおいてＰＮ接合が形成される部分は、図７に示す
ように非晶質状態となっている。
を結ぶ接続線の途中に保護抵抗１２が配置され、接続線
と接地端子１６との間に保護ダイオード１７が配置され
る。保護ダイオード１７のゲート端子は接地端子と接続
されている。保護ダイオード１７が形成される半導体層
３ｂにおいてＰＮ接合が形成される部分は、図７に示す
ように非晶質状態となっている。
【００２２】従って、第１実施例と同様、ＰＮ接合が形
成される半導体層３ｂが非晶質であるため、結晶欠陥が
実質上存在せず、結晶欠陥によるＰＮ接合の局所的破壊
を抑制することができる。なお、この第２実施例では、
入力パッド１１と接地端子１６との間に入力保護回路を
配置したが、第１実施例と同様、入力パッド１１と電源
端子１５との間に入力保護回路を配置してもよい。さら
に、入力保護回路の構成についても、保護抵抗、保護ダ
イオード、保護ＮＭＯＳ及び保護ＰＭＯＳの種々の組み
合わせが可能である。
成される半導体層３ｂが非晶質であるため、結晶欠陥が
実質上存在せず、結晶欠陥によるＰＮ接合の局所的破壊
を抑制することができる。なお、この第２実施例では、
入力パッド１１と接地端子１６との間に入力保護回路を
配置したが、第１実施例と同様、入力パッド１１と電源
端子１５との間に入力保護回路を配置してもよい。さら
に、入力保護回路の構成についても、保護抵抗、保護ダ
イオード、保護ＮＭＯＳ及び保護ＰＭＯＳの種々の組み
合わせが可能である。
【００２３】なお、上述した種々の実施例において、本
発明をＳＩＭＯＸ−ＳＯＩ構造のものに適用するものに
ついて説明したが、基板の貼り合わせによるＳＯＩ構
造、あるいはバルク構造の半導体装置に対しても本発明
を適用することができる。
発明をＳＩＭＯＸ−ＳＯＩ構造のものに適用するものに
ついて説明したが、基板の貼り合わせによるＳＯＩ構
造、あるいはバルク構造の半導体装置に対しても本発明
を適用することができる。
【図１】本発明の第１実施例における、入力保護回路を
有する半導体集積回路装置の断面構造を示す断面図であ
る。
有する半導体集積回路装置の断面構造を示す断面図であ
る。
【図２】入力保護回路を有する半導体集積回路装置の電
気的構成を示す電気結線図である。
気的構成を示す電気結線図である。
【図３】図１に示す構造を得るための製造方法を示す工
程図である。
程図である。
【図４】入力保護回路の他の電気結線を示す電気結線図
である。
である。
【図５】入力保護回路のさらに他の電気結線を示す電気
結線図である。
結線図である。
【図６】本発明の第２実施例を示す入力保護回路を有す
る半導体集積回路装置の電気的構成を示す電気結線図で
ある。
る半導体集積回路装置の電気的構成を示す電気結線図で
ある。
【図７】図６に示す半導体集積回路装置の断面構造を示
す断面図である。
す断面図である。
１……半導体基板、２ａ……絶縁層、２ｂ……ＬＯＣＯ
Ｓ酸化膜、４……ゲート酸化膜、５……ゲート、１１…
…入力パッド、１２……保護抵抗、１３……保護ＮＭＯ
Ｓ、１４ａ……ＰＭＯＳ、１４ｂ……ＮＭＯＳ、１７…
…ＰＮダイオード。
Ｓ酸化膜、４……ゲート酸化膜、５……ゲート、１１…
…入力パッド、１２……保護抵抗、１３……保護ＮＭＯ
Ｓ、１４ａ……ＰＭＯＳ、１４ｂ……ＮＭＯＳ、１７…
…ＰＮダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/08 ３３１ Ｅ 29/78 29/786 Ｈ０１Ｌ 29/78 ３０１ Ｋ 9056−4Ｍ ６２３ Ｚ
Claims (4)
- 【請求項１】 入力信号に応じて作動する半導体素子か
らなる半導体回路と、前記入力信号が過電圧状態になっ
た時に前記半導体回路を保護する保護用半導体素子を有
する入力保護回路とを備えた半導体装置において、 前記保護用半導体素子は、ＰＮ接合を有して構成されて
おり、さらに少なくとも前記ＰＮ接合が形成されている
部分が非晶質であることを特徴とする入力保護回路を有
する半導体装置。 - 【請求項２】 半導体基板上に絶縁層を介し、かつ周囲
が絶縁体により分離されて形成された複数の島状の半導
体層と、 前記複数の半導体層の内の所定の半導体層に形成された
半導体素子からなる半導体回路と、 前記複数の半導体層の内の他の所定の半導体層に形成さ
れ、前記半導体回路への入力信号が過電圧状態になった
時に前記半導体回路を保護する保護用半導体素子を有す
る入力保護回路とを備えた半導体装置において、 前記保護用半導体素子は、ＰＮ接合を有して構成されて
おり、さらに少なくとも前記ＰＮ接合が形成されている
部分が非晶質であることを特徴とする入力保護回路を有
する半導体装置。 - 【請求項３】 半導体基板上に絶縁層を介し、かつ周囲
が絶縁体により分離された複数の島状の半導体層を形成
する工程と、 前記複数の島状の半導体層に、半導体回路を構成する半
導体素子および前記半導体回路の入力保護を行う入力保
護回路を構成する保護用半導体素子を、それぞれＭＯＳ
トランジスタにて形成する工程とを備えた入力保護回路
を有する半導体装置の製造方法において、 前記保護用半導体素子の前記半導体層を非晶質にする工
程を有することを特徴とする入力保護回路を有する半導
体装置の製造方法。 - 【請求項４】 前記保護用半導体素子を形成する工程
は、ゲートを形成した後に、このゲートをマスクとして
ソース／ドレインを形成する工程を有するものであっ
て、前記半導体層を非晶質にする工程は、前記ゲートを
マスクとして、前記ソース／ドレインを形成する前に、
前記保護用半導体素子の半導体層を非晶質にする工程で
あることを特徴とする請求項３に記載の入力保護回路を
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253913A JPH08125030A (ja) | 1994-10-19 | 1994-10-19 | 入力保護回路を有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253913A JPH08125030A (ja) | 1994-10-19 | 1994-10-19 | 入力保護回路を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125030A true JPH08125030A (ja) | 1996-05-17 |
Family
ID=17257788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253913A Pending JPH08125030A (ja) | 1994-10-19 | 1994-10-19 | 入力保護回路を有する半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103809A (ja) * | 2005-10-07 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2015130537A (ja) * | 2009-06-29 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016009825A (ja) * | 2014-06-26 | 2016-01-18 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-10-19 JP JP6253913A patent/JPH08125030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103809A (ja) * | 2005-10-07 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2015130537A (ja) * | 2009-06-29 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016009825A (ja) * | 2014-06-26 | 2016-01-18 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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