JP2006277789A - シフトレジスタおよび表示装置 - Google Patents

Abstract

【課題】単一導電型のトランジスタで構成可能であり、シフト方向を反転可能なシフトレジスタと、これを画素アレイの駆動回路に用いた表示装置を提供する。
【解決手段】シフト段ＳＲ（ｊ）（ｊ＝１〜Ｎ）は、第１入力ノードＴｉ１にパルス信号を入力した時、クロック信号に応じてパルス信号を出力する第１の状態となり、第２入力ノードＴｉ２にパルス信号を入力した時、パルス出力を停止する第２の状態となる。スイッチ部ＳＷ（ｊ）は、第１の動作モードにおいてシフト段ＳＲ（ｊ−１）の出力とシフト段ＳＲ（ｊ）の第１入力ノードＴｉ１とを接続し、シフト段ＳＲ（ｊ＋１）の出力とシフト段ＳＲ（ｊ）の第２入力ノードＴｉ２とを接続する。第２の動作モードにおいてはシフト段ＳＲ（ｊ＋１）の出力とシフト段ＳＲ（ｊ）の第１入力ノードＴｉ１とを接続し、シフト段ＳＲ（ｊ−１）の出力とシフト段ＳＲ（ｊ）の第２入力ノードＴｉ２とを接続する。
【選択図】 図１

Description

本発明は、双方向型のシフトレジスタと、これを画素アレイ部の駆動に用いる表示装置に関するものである。

液晶素子やＥＬ素子などの電気光学素子を画素として用いる表示装置では、一般に、画素アレイを順次に駆動するための信号をシフトレジスタによって生成している。例えば垂直駆動回路において、一垂直走査期間に各々の水平走査線を順次選択するために、シフトレジスタで生成したパルス信号が用いられる。また、水平駆動回路において、共通の信号線にシリアル転送される映像信号を画素アレイ部の各信号線に設けたラッチ回路へ順次に書き込むために、シフトレジスタで生成したパルス信号が用いられる。

一方、携帯型の機器に搭載される表示装置には、ユーザが機器を操作する際の姿勢を考慮して、画面の表示を上下あるいは左右に反転可能なものがある。また、プロジェクタ型の表示装置においては、光学系において像の反転を行う都合から、画面表示の反転状態を適宜に選択できることが望まれている。

画面表示の反転を行う方法として、例えば、フィールドメモリ等に画像データを一旦格納しておき、そこから画像データを読み出す際に画像データの順番を並べ替える方法がある。しかしながら、この方法ではフィールドメモリを別途に設けなければならないため、装置のサイズが大きくなり、コストが上昇するという問題がある。これに対し、下記の特許文献１および２には、シフト方向を任意に反転可能な双方向型のシフトレジスタを用いることにより、簡易な構成で画面表示の反転を行う方法が示されている。
特開２０００−７５８４０号公報 特許第３３２９００８号明細書

ところで、上述のような表示装置に用いられるシフトレジスタには、各々のシフト段においてパルス信号がシフトした後、その動作状態を初期化するために、シフトしたパルス信号とは別の信号を改めてシフト段に入力しなくてはならないものがある。

通常のシフトレジスタにおいて、例えばローレベルのパルス信号を順次にシフトする場合、パルス信号をシフトした後のシフト段の状態は、その前段のシフト段から出力されるハイレベルの信号によって初期化することができる。
これに対し、例えば、回路を構成するトランジスタの導電型を全てｐ型に統一したシフトレジスタでは、ハイレベルの信号によってトランジスタをオンさせることができないため、前段の出力信号のみではシフト段を初期化することができない。
そこで、本願出願人は、特許出願‘特願２００３−３８６１７２号’の明細書において、シフト段を初期化するために、その後段のシフト段から出力される信号を用いるシフトレジスタを開示している。

ところが、上記の明細書に記載されるシフトレジスタはシフト方向が固定されており、これを任意に反転することができない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、シフトする信号とは別の信号により初期化されるシフト段を用いて構成されるとともに、そのシフト方向を任意に反転することが可能なシフトレジスタを提供することにある。
また、本発明の他の目的は、そのようなシフトレジスタを画素の駆動に用いることによって画面表示を任意に反転することができる表示装置を提供することにある。

本発明の第１の観点に係るシフトレジスタは、Ｎ個（Ｎは１より大きい整数を示す）のシフト段を縦続に接続した回路と、スイッチ回路とを有する。
各々の上記シフト段は、第１入力ノード、第２入力ノードおよび出力ノードを有し、当該第１入力ノードにパルス信号が入力された場合に第１の状態、当該第２入力ノードにパルス信号が入力された場合に第２の状態となり、当該第１の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第２の状態において、上記パルス信号の出力を停止する。
上記スイッチ回路は、上記縦続接続されたシフト段の第１段から第Ｎ段へパルス信号を伝送する第１の動作モードにおいて、第ｉ段（ｉは１から（Ｎ−１）までの各整数を示す）のシフト段の出力ノードを第（ｉ＋１）段のシフト段の第１入力ノードに接続するとともに、当該第（ｉ＋１）段のシフト段の出力ノードを当該第ｉ段のシフト段の第２入力ノードに接続し、上記縦続接続されたシフト段の第Ｎ段から第１段へパルス信号を伝送する第２の動作モードにおいて、第（ｉ＋１）段のシフト段の出力ノードを第ｉ段のシフト段の第１入力ノードに接続し、当該第ｉ段のシフト段の出力ノードを当該第（ｉ＋１）段のシフト段の第２入力ノードに接続する。
好適には、偶数段のシフト段には第１のクロック信号が共通に入力され、奇数段のシフト段には当該第１のクロック信号に対して位相がずれた第２のクロック信号が共通に入力される。
また、上記シフト段は、上記第１入力ノードにパルス信号が入力された場合、第１ノードに第１論理値の信号を出力し、第２ノードの出力信号の論理を反転し、上記第２入力ノードにパルス信号が入力された場合、上記第２ノードに上記第１論理値の信号を出力し、上記第１ノードの出力信号の論理を反転する論理回路と、上記第１ノードの信号が上記第１論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第２ノードの信号が上記第１論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路とを含んでも良い。

本発明の第２の観点に係る表示装置は、行列状に配列された複数の画素を含む画素アレイ部と、上記画素アレイ部の各行および／または各列を順次に選択するパルス信号を生成するシフトレジスタを含み、当該パルス信号によって選択された上記画素アレイ部の行および／または列の画素を駆動する駆動回路とを有する。そして、当該駆動回路のシフトレジスタとして、上記第１の観点に係るシフトレジスタを有する。

上記本発明の作用を説明する。
第１の動作モードにおいて、上記第１段のシフト段の上記第１入力ノードにパルス信号が入力されると、上記第１段のシフト段は上記第１の状態に遷移する。上記第１の状態に遷移した上記第１段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第２段のシフト段の第１入力ノードに入力されるため、上記第２段のシフト段は上記第１の状態に遷移する。上記第１の状態に遷移した上記第２段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第１段のシフト段の第２入力ノードに入力されるため、上記第１段のシフト段は、上記第２の状態に遷移する。また、上記第２段のシフト段のパルス信号は、上記スイッチ回路を介して第３段のシフト段の第１入力ノードにも入力されるため、上記第３段のシフト段は、上記第１の状態へ遷移する。このようにして、第１段、第２段、第３段、…の順にシフト段の状態が上記第１の状態へ遷移し、上記第１の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第１の状態へ遷移したシフト段は、その後に第１の状態へ遷移したシフト段から出力されるパルス信号によって、順に上記第２の状態へ遷移する。
他方、上記第２の動作モードにおいては、上記第Ｎ段のシフト段の上記第１入力ノードにパルス信号が入力されると、上記第Ｎ段のシフト段は上記第１の状態に遷移する。上記第１の状態に遷移した上記第Ｎ段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第（Ｎ−１）段のシフト段の第１入力ノードに入力されるため、上記第（Ｎ−１）段のシフト段は上記第１の状態に遷移する。上記第２の状態に遷移した上記第（Ｎ−１）段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第Ｎ段のシフト段の第２入力ノードに入力されるため、上記第Ｎ段のシフト段は、上記第２の状態に遷移する。他方、上記第（Ｎ−１）段のシフト段のパルス信号は、上記スイッチ回路を介して第（Ｎ−２）段のシフト段の第１入力ノードにも入力されるため、上記第（Ｎ−２）段のシフト段は、上記第１の状態へ遷移する。このようにして、第Ｎ段、第（Ｎ−１）段、第（Ｎ−２）段、…の順にシフト段の状態が上記第１の状態へ遷移し、上記第１の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第１の状態へ遷移したシフト段は、その後に第１の状態へ遷移したシフト段から出力されるパルス信号により、順に上記第２の状態へ遷移する。

上記スイッチ回路は、上記第１段のシフト段に供給されるパルス信号を入力する第１のパルス入力ノードと、上記第Ｎ段のシフト段に供給されるパルス信号を入力する第２のパルス入力ノードと、上記Ｎ段のシフト段に対応するＮ個のスイッチ部とを含んでも良い。第ｊ段（ｊは１からＮまでの各整数を示す）のシフト段に対応するスイッチ部は、第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第２のスイッチと、第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第３のスイッチと、第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第４のスイッチとを含んでも良い。

また、上記第１のスイッチ、上記第２のスイッチ、上記第３のスイッチおよび上記第４のスイッチは、上記パルス信号を入力する第１端子と、上記パルス信号を出力する第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第１スイッチ素子と、上記第１スイッチ素子の制御端子と第１端子との間に接続される第１キャパシタと、上記第１スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、上記駆動入力ノードと上記第１スイッチ素子の制御端子との間に接続され、上記第１スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第１スイッチ素子の制御端子の電圧が第１の電圧と第２の電圧との間の所定のしきい値に対して当該第１の電圧側にある場合にオンし、当該しきい値に対して当該第２の電圧側にある場合にオフする第２スイッチ素子とをそれぞれ含んでも良い。この場合、上記パルス信号は、非パルス期間において上記第１の電圧を持ち、パルス期間において上記第１の電圧から上記第２の電圧へ変化しても良い。

上記の構成によると、上記第１スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第１スイッチ素子の第１端子に入力されるパルス信号が非パルス期間にある場合、上記第１スイッチ素子の第１端子には、上記第１の電圧が入力される。
この場合、上記第２スイッチ素子はオン状態になり、上記第１スイッチ素子の制御端子が上記所定のしきい値に達するまで、上記第１キャパシタに電荷が充電される。また、上記第１スイッチ素子は、上記駆動入力ノードから上記第２スイッチ素子を介してその制御端子に入力される電圧によりオン状態になる。
次に、上記第１端子に入力されるパルス信号がパルス期間へ移行し、その電圧が上記第１の電圧から上記第２の電圧へ変化すると、上記第１キャパシタに充電される電荷によって、上記第１スイッチ素子の制御端子は上記所定のしきい値に対して更に上記第２の電圧側へ変化する。これにより、上記第２のスイッチ素子はオフする。他方、上記第１スイッチ素子は、上記第１キャパシタに保持される電圧によって制御端子が駆動されるため、オン状態に保たれる。その結果、上記第１スイッチ素子の第１端子に入力される上記第２の電圧は、オン状態の上記第１スイッチを介して、上記第２端子に出力される。

好適には、上記第１スイッチ素子および上記第２スイッチ素子は、同一の導電型を持つトランジスタを含む。
また、好適には、上記シフト段に含まれるトランジスタは、上記第１スイッチ素子および上記第２スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ。

なお、上記縦続接続されたシフト段の段数Ｎは偶数であっても良い。
この場合、上記本発明は、上記第１の動作モードにおいて、上記第１のクロック信号に同期した開始パルス信号を上記第１のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第Ｎ段のシフト段から出力された後、上記第２のクロック信号に同期した終了パルス信号を上記第２のパルス入力ノードに供給し、上記第２の動作モードにおいては、上記第２のクロック信号に同期した開始パルス信号を上記第２のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第１段のシフト段から出力された後、上記第１のクロック信号に同期した終了パルス信号を上記第１のパルス入力ノードに供給するパルス信号供給回路を有しても良い。

本発明によれば、シフトする信号とは別の信号により初期化されるシフト段を用いる構成でありながら、そのシフト方向を任意に反転することができる。
また、パルス信号を双方向にシフト可能なシフトレジスタを用いて画素を駆動することにより、簡易な構成で画面表示の反転を行うことができる。

＜第１の実施形態＞
図１および図２は、本発明の第１の実施形態に係るシフトレジスタの主要部の構成例を示す図である。

本実施形態に係るシフトレジスタは、Ｎ段（Ｎは１より大きい任意の整数を示す。以下同じ。）の縦続接続されたシフト段ＳＲ（１）〜ＳＲ（Ｎ）と、その接続状態を動作モードに応じて切り換えるスイッチ回路（スイッチ部ＳＷ（１）〜ＳＷ（Ｎ））とを有する。本実施形態に係るシフトレジスタは２つの動作モードを有しており、第１の動作モードにおいては、シフト段ＳＲ（１），ＳＲ（２），…，ＳＲ（Ｎ−１），ＳＲ（Ｎ）の順にパルス信号がシフトし、第２の動作モードにおいては、シフト段ＳＲ（Ｎ），ＳＲ（Ｎ−１），…，ＳＲ（２），ＳＲ（１）の順にパルス信号をシフトする。

シフト段ＳＲ（ｊ）（ｊは１からＮまでの各整数を示す。以下同じ。）は、第１入力ノードＴｉ１と、第２入力ノードＴｉと、出力ノードＴｏとを有する。
第１入力ノードＴｉ１にパルス信号が入力された場合、シフト段ＳＲ（ｊ）は第１の状態へ遷移する。また、第２入力ノードＴｉ２にパルス信号が入力された場合、シフト段ＳＲ（ｊ）は第２の状態へ遷移する。
第１の状態において、シフト段ＳＲ（ｊ）は、クロック入力ノードＴｃＡに入力されるクロック信号に応じてパルス信号Ｏ（ｊ）を出力する。第２の状態において、シフト段ＳＲ（ｊ）は、このパルス信号の出力を停止する。

スイッチ回路（スイッチ部ＳＷ（１）〜ＳＷ（Ｎ））は、第１の動作モードにおいて、シフト段ＳＲ（ｉ）（ｉは１から（Ｎ−１）までの各整数を示す。以下同じ。）の出力ノードＴｏをシフト段ＳＲ（ｉ＋１）の第１入力ノードＴｉ１に接続し、シフト段ＳＲ（ｉ＋１）の出力ノードＴｏをシフト段ＳＲ（ｉ）の第２入力ノードＴｉ２に接続する。他方、第２の動作モードにおいては、シフト段ＳＲ（ｉ＋１）の出力ノードＴｏをシフト段ＳＲ（ｉ）の第１入力ノードＴｉ１に接続し、シフト段ＳＲ（ｉ）の出力ノードＴｏをシフト段ＳＲ（ｉ＋１）の第２入力ノードＴｉ２に接続する。
スイッチ回路において上記のような接続の切り換えが行われることにより、パルス信号のシフト方向が切り換わる。

以下、本実施形態に係るシフトレジスタの構成を詳細に説明する。

まず、図１、図２に示すシフトレジスタの各構成要素の接続関係を説明する。

図１は、シフト段の段数Ｎが‘２ｎ’（ｎは、１以上の任意の整数を示す。以下同じ。）の場合、すなわち段数Ｎが偶数の場合におけるシフトレジスタの構成例を示す。
図１に示すシフトレジスタは、シフト段ＳＲ（１）〜ＳＲ（２ｎ）と、スイッチ部ＳＷ（１）〜ＳＷ（２ｎ）と、ノードＴ１，Ｔ２，Ｔ７〜Ｔ１０とを有する。

図２は、シフト段の段数Ｎが‘２ｎ−１’の場合、すなわち段数Ｎが奇数の場合におけるシフトレジスタの構成例を示す。
図２に示すシフトレジスタは、シフト段ＳＲ（１）〜ＳＲ（２ｎ−１）と、スイッチ部ＳＷ（１）〜ＳＷ（２ｎ−１）と、ノードＴ１，Ｔ２，Ｔ７〜Ｔ１０とを有する。

シフト段ＳＲ（ｊ）は、本発明のシフト段の一実施形態である。
スイッチ部ＳＷ（ｊ）は、本発明のスイッチ部の一実施形態である。
図１に示すシフトレジスタにおいて、スイッチ部ＳＷ（１）〜ＳＷ（２ｎ）を含む回路は、本発明のスイッチ回路の一実施形態である。
図２に示すシフトレジスタにおいて、スイッチ部ＳＷ（１）〜ＳＷ（２ｎ−１）を含む回路は、本発明のスイッチ回路の一実施形態である。

シフト段ＳＲ（ｊ）は、第１入力ノードＴｉ１および第２入力ノードＴｉと、出力ノードＴｏと、クロック入力ノードＴｃＡおよびＴｃＢと、リセット入力ノードＴｒとを有する。ただし、シフト段ＳＲ（ｊ）が後述の図３に示す構成を有する場合、クロック入力ノードＴｃＢは省略可能である。

スイッチ部ＳＷ（ｊ）は、シフト段の出力ノードＴｏに接続されるノードＴｕおよびＴｂと、シフト段の入力ノードＴｉ１およびＴｉ２に接続されるノードＴｐｒおよびＴｎｘと、動作モードの制御信号（Ｄ，ＸＤ）を入力するノードＴｄおよびＴｘｄとを有する。

シフト段ＳＲ（ｊ）の第１入力ノードＴｉ１は、スイッチ部ＳＷ（ｊ）のノードＴｐｒに接続され、その第２入力ノードＴｉ２は、スイッチ部ＳＷ（ｊ）のノードＴｎｘに接続される。

シフト段ＳＲ（ｊ）の出力ノードＴｏは、スイッチ部ＳＷ（ｊ−１）のノードＴｂおよびスイッチ部ＳＷ（ｊ＋１）のノードＴｕにそれぞれ接続される。
ただし、シフト段ＳＲ（１）の出力ノードＴｏはスイッチ部ＳＷ（２）のノードＴｕに接続され、シフト段ＳＲ（Ｎ）の出力ノードＴｏはスイッチ部ＳＷ（Ｎ−１）のノードＴｂに接続される。

シフト段ＳＲ（ｊ）のクロック入力ノードＴｃＡは、クロック信号ＣＫ１の入力ノードＴ９またはクロック信号ＣＫ２の入力ノードＴ１０に接続される。
‘ｊ’が偶数のシフト段ＳＲ（ｊ）（偶数段のシフト段）の場合、クロック入力ノードＴｃＡはノードＴ９に接続される。すなわち、偶数段のシフト段のクロック入力ノードＴｃＡには、クロック信号ＣＫ１が入力される。
他方、‘ｊ’が奇数のシフト段ＳＲ（ｊ）（奇数段のシフト段）の場合、クロック入力ノードＴｃＡはノードＴ１０に接続される。すなわち、奇数段のシフト段のクロック入力ノードＴｃＡには、クロック信号ＣＫ２が入力される。

上述したように、シフト段ＳＲ（ｊ）は、第２の状態において、クロック入力ノードＴｃＡに入力されるクロック信号に応じてパルス信号Ｏ（ｊ）を出力する。したがって、図１および図２に示すシフトレジスタの場合、偶数段のシフト段はクロック信号ＣＫ１に応じたパルス信号を出力し、奇数段のシフト段はクロック信号ＣＫ２に応じたパルス信号を出力する。
なお、クロック信号ＣＫ１およびクロック信号ＣＫ２は、互いに位相がずれたクロック信号であり、後述するクロック信号生成回路Ｕ２において生成される。

シフト段ＳＲ（ｊ）のクロック入力ノードＴｃＢは、クロック信号ＣＫ１の入力ノードＴ９またはクロック信号ＣＫ２の入力ノードＴ１０に接続される。
偶数段のシフト段の場合、クロック入力ノードＴｃＢはノードＴ１０に接続される。すなわち、偶数段のシフト段のクロック入力ノードＴｃＢには、クロック信号ＣＫ２が入力される。
他方、奇数段のシフト段の場合、クロック入力ノードＴｃＢはノードＴ９に接続される。すなわち、奇数段のシフト段のクロック入力ノードＴｃＢには、クロック信号ＣＫ１が入力される。

シフト段ＳＲ（ｊ）のリセット入力ノードＴｒは、リセット信号ＲＳＴの入力ノードＴ１１に接続される。リセット信号ＲＳＴは、全シフト段（ＳＲ（１）〜ＳＲ（Ｎ））に共通に供給される信号であり、この信号に応じて全シフト段は初期化される。

スイッチ部ＳＷ（１）のノードＴｕは、パルス信号Ｐ＿Ｕの入力ノードＴ１（第１のパルス入力ノード）に接続される。
スイッチ部ＳＷ（Ｎ）のノードＴｂは、パルス信号Ｐ＿Ｂの入力ノードＴ２（第２のパルス入力ノード）に接続される。
パルス信号Ｐ＿Ｕは、シフト動作を開始または終了する際にシフト段ＳＲ（１）へ供給される信号である。また、パルス信号Ｐ＿Ｂは、シフト動作を開始または終了する際にシフト段ＳＲ（Ｎ）へ供給される信号である。パルス信号Ｐ＿ＵおよびＰ＿Ｂは、後述する制御パルス信号生成回路Ｕ１において生成される。

スイッチ部ＳＷ（ｊ）のノードＴｄは、動作モードの制御信号Ｄの入力ノードＴ７に接続される。
スイッチ部ＳＷ（ｊ）のノードＴｘｄは、動作モードの制御信号ＸＤの入力ノードＴ８に接続される。
動作モードの制御信号ＤおよびＸＤは、相補的なレベルを持つ信号であり、一方がハイレベルのとき他方がローレベルに設定される。第１の動作モードにおいて、制御信号Ｄはローレベル、制御信号ＸＤはハイレベルに設定され、第２の動作モードにおいて、制御信号Ｄはハイレベル、制御信号ＸＤはローレベルに設定される。

次に、シフト段ＳＲ（ｊ）の２つの構成例（図３，図５）について説明する。

図３は、シフト段ＳＲ（ｊ）の第１の構成例を示す図である。
図３に示すシフト段ＳＲ（ｊ）は、ｐ型ＭＯＳトランジスタＱｐ１〜Ｑｐ７と、第１入力ノードＴｉ１と、第２入力ノードＴｉ２と、出力ノードＴｏと、リセット入力ノードＴｒと、クロック入力ノードＴｃＡとを有する。

なお、ｐ型ＭＯＳトランジスタＱｐ１は、本発明の第１トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２は、本発明の第２トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３は、本発明の第３トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４は、本発明の第４トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ５は、本発明の第５トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ６は、本発明の第６トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３〜Ｑｐ６を含む回路は、本発明の論理回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１およびＱｐ２を含む回路は、本発明の出力回路の一実施形態である。

ｐ型ＭＯＳトランジスタＱｐ１は、クロック入力ノードＴｃＡと出力ノードＴｏとの間に接続されており、ノードＮ１（第１のノード）が電圧ＶＤＤの場合にオフし、電圧ＶＳＳの場合にオンする。図３の例において、ｐ型ＭＯＳトランジスタＱｐ１のソースは出力ノードＴｏに接続され、そのドレインはクロック入力ノードＴｃＡに接続され、そのゲートはノードＮ１に接続される。

キャパシタＣ２は、クロック入力ノードＴｃＡとノードＮ１との間に接続される。なお、キャパシタＣ２は、ｐ型ＭＯＳトランジスタＱｐ１のドレインとゲートとの間の寄生容量であっても良い。その場合、ｐ型ＭＯＳトランジスタＱｐ１と別に接続するキャパシタは不要である。

ｐ型ＭＯＳトランジスタＱｐ２は、電圧ＶＤＤの供給線と出力ノードＴｏとの間に接続されており、ノードＮ２（第２のノード）が電圧ＶＤＤの場合にオフし、電圧ＶＳＳの場合にオンする。図３の例において、ｐ型ＭＯＳトランジスタＱｐ２のソースは電圧ＶＤＤの供給線に接続され、そのドレインは出力ノードＴｏに接続され、そのゲートはノードＮ２に接続される。

ｐ型ＭＯＳトランジスタＱｐ３は、第１入力ノードＴｉ１が電圧ＶＳＳの場合において、ノードＮ１の電圧が電圧ＶＤＤと電圧ＶＳＳとの間の所定のしきい値に対して電圧ＶＤＤ側にある場合にオンし、電圧ＶＳＳ側にある場合にオフする。ｐ型ＭＯＳトランジスタＱｐ３は、そのオンのときにノードＮ１を電圧ＶＳＳに駆動する。図３の例において、ｐ型ＭＯＳトランジスタＱｐ３のソースはノードＮ１に接続され、そのドレインとゲートは第１入力ノードＴｉ１に接続される。

ｐ型ＭＯＳトランジスタＱｐ４は、第１入力ノードＴｉ１が電圧ＶＳＳの場合にオンし、このオンのときにノードＮ２を電圧ＶＤＤに駆動する。図３の例において、ｐ型ＭＯＳトランジスタＱｐ４のソースは電圧ＶＤＤの供給線に接続され、そのドレインはノードＮ２に接続され、そのゲートは第１入力ノードＴｉ１に接続される。

ｐ型ＭＯＳトランジスタＱｐ５は、第２入力ノードＴｉ２が電圧ＶＳＳの場合にオンし、このオンのときにノードＮ２を電圧ＶＳＳに駆動する。図３の例において、ｐ型ＭＯＳトランジスタＱｐ５のソースはノードＮ２に接続され、そのドレインとゲートは第２入力ノードＴｉ２に接続される。

ｐ型ＭＯＳトランジスタＱｐ６は、第２入力ノードＴｉ２が電圧ＶＳＳの場合にオンし、このオンのときにノードＮ１を電圧ＶＤＤに駆動する。図３の例において、ｐ型ＭＯＳトランジスタＱｐ６のソースは電圧ＶＤＤの供給線に接続され、そのドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。

ｐ型ＭＯＳトランジスタＱｐ７は、リセット入力ノードＴｒに電圧ＶＳＳのリセット信号ＲＳＴが入力された場合にオンし、このオンのときにノードＮ２を電圧ＶＳＳに駆動する。図３の例において、ｐ型ＭＯＳトランジスタＱｐ７のソースはノードＮ２に接続され、そのドレインは電圧ＶＳＳの供給線に接続され、そのゲートはリセット入力ノードＴｒに接続される。

図４は、図３に示すシフト段ＳＲ（ｊ）における各部の信号波形の一例を示す図である。
図４（Ａ）は、第１入力ノードＴｉ１に入力されるパルス信号Ｏｐｒ（ｊ）の電圧波形を示す。
図４（Ｂ）は、クロック入力ノードＴｃＡに入力されるクロック信号ＣＫ１またはクロック信号ＣＫ２の電圧波形を示す。
図４（Ｃ）は、第２入力ノードＴｉ２に入力されるパルス信号Ｏｎｘ（ｊ）の電圧波形を示す。
図４（Ｄ）は、ノードＮ２の電圧波形を示す。
図４（Ｅ）は、ノードＮ１の電圧波形を示す。
図４（Ｆ）は、出力ノードＴｏから出力されるパルス信号Ｏ（ｊ）の電圧波形を示す。

図３に示すシフト段ＳＲ（ｊ）に入力されるパルス信号Ｏｐｒ（ｊ），Ｏｎｘ（ｊ）およびシフト段ＳＲ（ｊ）から出力されるパルス信号Ｏ（ｊ）は、非パルス期間において電圧ＶＤＤ（以降、ハイレベルと表記する）を有し、パルス期間において電圧ＶＤＤから電圧ＶＳＳ（以降、ローレベルと表記する）へ変化する。これらのパルス信号が入力されない場合（すなわち非パルス期間にある場合）、第１入力ノードＴｉ１および第２入力ノードＴｉ２の電圧は共にハイレベルになる。そのため、ｐ型ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５はオフ状態になる。

シフト動作を開始する前において、シフト段ＳＲ（ｊ）のリセット入力ノードＴｒには、ローレベルのリセット信号ＲＳＴが入力される。これにより、ｐ型ＭＯＳトランジスタＱｐ７がオンし、ノードＮ２はローレベルに駆動される。
ノードＮ２がローレベルに駆動されると、ｐ型ＭＯＳトランジスタＱｐ６がオンするため、ノードＮ１はハイレベルに駆動される。
ノードＮ１がハイレベル、ノードＮ２がローレベルに駆動されると、ｐ型ＭＯＳトランジスタＱｐ１はオフし、ｐ型ＭＯＳトランジスタＱｐ２はオンする。その結果、出力ノードＴｏはハイレベルになる。

リセット信号ＲＳＴがローレベルからハイレベルに戻ると、ノードＮ２につながるｐ型ＭＯＳトランジスタＱｐ４，Ｑｐ５，Ｑｐ７が全てオフするため、ノードＮ２はフローティング状態になる。そのため、ノードＮ２はローレベル（より詳しくは‘ＶＳＳ＋Ｖｔｈ（ｐ型ＭＯＳトランジスタのしきい電圧））に保持され、出力ノードＴｏはハイレベルのまま保持される。
この状態で、クロック入力ノードＴｃＡの電圧がクロック信号（ＣＫ１，ＣＫ２）に応じて変化しても、ノードＮ２はフローティング状態にあるため、ノードＮ２の電圧は保持される。したがって、出力ノードＴｏはハイレベルのまま保持される。

クロック入力ノードＴｃＡがハイレベルの状態にある時刻ｔ１〜ｔ２において、第１入力ノードＴｉ１のパルス信号Ｏｐｒ（ｊ）がハイレベルからローレベルに変化すると、ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ４はオフからオンに変化する。
ｐ型ＭＯＳトランジスタＱｐ４がオンすると、ノードＮ２がハイレベルに駆動されるため、ｐ型ＭＯＳトランジスタＱｐ２およびＱｐ６はオフする。

一方、ｐ型ＭＯＳトランジスタＱｐ６がオフしｐ型ＭＯＳトランジスタＱｐ３がオンすると、ノードＮ１はローレベルに駆動される。ｐ型ＭＯＳトランジスタのしきい電圧を‘Ｖｔｈ’とすると、このときノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’となる。

時刻ｔ１〜ｔ２において、ノードＮ１の電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’になるため、ｐ型ＭＯＳトランジスタＱｐ１はオンする。しかしながら、このときクロック入力ノードＴｃＡはハイレベルの状態にあるため、出力ノードＴｏはまだハイレベルのまま保持される。

時刻ｔ３〜ｔ４において、クロック信号（ＣＫ１またはＣＫ２）に応じてクロック入力ノードＴｃＡの電圧がハイレベルからローレベルに変化すると、キャパシタＣ２に蓄積される電荷によって、ノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’より更に低下する。このとき、ｐ型ＭＯＳトランジスタＱｐ３はオンからオフへ変化するため、ノードＮ１はフローティング状態になる。
ノードＮ１がフローティング状態になると、キャパシタＣ２の電荷は時刻ｔ１〜ｔ２とほぼ同じ値に保たれる。その結果、クロック入力ノードＴｃＡがローレベルになるとき、ノードＮ１の電圧はローレベル（ＶＳＳ）より低くなる。

このような動作（ブートストラップ動作）によって、クロック入力ノードＴｃＡがローレベルまで低下したとき、ｐ型ＭＯＳトランジスタＱｐ１のゲートは、キャパシタＣ２に蓄積される電荷によってローレベルより低い電圧で駆動され、ｐ型ＭＯＳトランジスタＱｐ１のオン状態が保持される。その結果、ｐ型ＭＯＳトランジスタＱｐ１のソースからは、そのドレインに入力される電圧ＶＳＳと同じ電圧が出力される。すなわち、出力ノードＴｏのパルス信号Ｏ（ｊ）は、パルス期間において電圧ＶＳＳまで低下する。

その後、時刻ｔ４においてクロック入力ノードＴｃＡの電圧がローレベルからハイレベルに戻ると、ｐ型ＭＯＳトランジスタＱｐ３は再びオンし、ノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’になる。また、ｐ型ＭＯＳトランジスタＱｐ１がオンしているため、出力ノードＴｏの電圧はクロック入力ノードＴｃＡと同じハイレベルになる。

時刻ｔ４の後、ノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’、ノードＮ２の電圧はハイレベル（ＶＤＤ）になっている。この状態で再びクロック入力ノードＴｃＡの電圧がローレベルになると、時刻ｔ３〜Ｔ４と同じように、出力ノードＴｏからローレベルのパルス信号Ｏ（ｊ）が出力されてしまう。
そこで、次のクロックサイクルにおいてクロック入力ノードＴｃＡの電圧がローレベルになる前の時刻ｔ５〜ｔ６において、第２入力ノードＴｉ２には、ローレベルのパルス信号Ｏｎｘ（ｊ）が入力される。後述するように、このパルス信号Ｏｎｘ（ｊ）は、シフト段ＳＲ（ｊ）の後段（第１の動作モードにおいてはシフト段ＳＲ（ｊ＋１）、第２の動作モードにおいてはシフト段ＳＲ（ｊ−１））の出力信号である。

第２入力ノードＴｉ２がローレベルになると、ｐ型ＭＯＳトランジスタＱｐ５およびＱｐ６がオンするため、ノードＮ２はローレベル、ノードＮ１はハイレベルに駆動される。この結果、ノードＮ１およびノードＮ２の電圧は、ローレベルのリセット信号ＲＳＴが入力された後の状態と同じになるため、以降クロック入力ノードＴｃＡがローレベルになっても、出力ノードＴｏの電圧はハイレベルに保持される。
以上が、シフト段ＳＲ（ｊ）の第１の構成例（図３）の説明である。

図５は、シフト段ＳＲ（ｊ）の第２の構成例を示す図であり、図３と図５の同一符号は同一の構成要素を示す。
図５に示すシフト段ＳＲ（ｊ）は、図３に示すシフト段ＳＲ（ｊ）と同様の構成に加えて、ｐ型ＭＯＳトランジスタＱｐ８〜Ｑｐ１３と、クロック入力ノードＴｃＢとを更に有する。

ｐ型ＭＯＳトランジスタＱｐ１０は、ｐ型ＭＯＳトランジスタＱｐ３とノードＮ１とを接続する配線上に挿入されるスイッチ素子であり、ブートストラップ動作によってノードＮ１の電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より更に低い電圧へ駆動される場合にオフする。
図５の例において、ｐ型ＭＯＳトランジスタＱｐ３のソース（ノードＮ３）は、ｐ型ＭＯＳトランジスタＱｐ１０のドレインとソースとを介して、ノードＮ１に接続される。ｐ型ＭＯＳトランジスタＱｐ１０のゲートは、電圧ＶＳＳの供給線に接続される。

ｐ型ＭＯＳトランジスタＱｐ８は、ブートストラップ動作によってノードＮ１の電圧がローレベル（ＶＳＳ）より更に低い電圧へ駆動される場合にオンするスイッチ素子であり、オンのときにノードＮ３を電圧ＶＳＳへ駆動する。
図５の例において、ｐ型ＭＯＳトランジスタＱｐ８のソースはノードＮ３に接続され、そのドレインは電圧ＶＳＳの供給線に接続され、そのゲートはノードＮ１に接続される。

ｐ型ＭＯＳトランジスタＱｐ９は、ノードＮ３の電圧がローレベルの場合にオンするスイッチ素子であり、オンのときにノードＮ２をハイレベルに駆動する。
図５の例において、ｐ型ＭＯＳトランジスタＱｐ９のソースは電圧ＶＤＤの供給線に接続され、そのドレインはノードＮ２に接続され、そのゲートはノードＮ３に接続される。

ｐ型ＭＯＳトランジスタＱｐ１１およびＱｐ１２とキャパシタＣ５によって構成される回路は、出力ノードＴｏがハイレベルの状態において（すなわちパルス信号Ｏ（ｊ）の非パルス期間において）ノードＮ２の電圧をローレベルに安定化する回路である。この回路は、パルス信号Ｏ（ｊ）がハイレベルのとき、キャパシタＣ５に蓄積される電荷によってノードＮ２をローレベルに駆動する。
図５の例において、キャパシタＣ５は、電圧ＶＤＤの供給線とノードＮ４との間に接続される。ｐ型ＭＯＳトランジスタＱｐ１１のソースはノードＮ２に接続され、そのドレインはノードＮ４に接続され、そのゲートはクロック入力ノードＴｃＢに接続される。ｐ型ＭＯＳトランジスタＱｐ１２のソースはノードＮ４に接続され、そのドレインとゲートはクロック入力ノードＴｃＡに共通接続される。

ｐ型ＭＯＳトランジスタＱｐ１３は、リセット入力ノードＴｒにローレベルのリセット信号ＲＳＴが入力された場合にオンし、このオンのときにノードＮ４を電圧ＶＳＳに駆動する。図５の例において、ｐ型ＭＯＳトランジスタＱｐ１３のソースはノードＮ４に接続され、そのドレインは電圧ＶＳＳの供給線に接続され、そのゲートはリセット入力ノードＴｒに接続される。

なお、ｐ型ＭＯＳトランジスタＱｐ６のドレインは、図３に示す第１の構成例ではノードＮ１に接続されるが、図５に示す第２の構成例ではノードＮ３に接続される。

図６は、図５に示すシフト段ＳＲ（ｊ）における各部の信号波形の一例を示す図である。
図６（Ａ）は、第１入力ノードＴｉ１に入力されるパルス信号Ｏｐｒ（ｊ）の電圧波形を示す。
図６（Ｂ）は、クロック入力ノードＴｃＢに入力されるクロック信号ＣＫ１の電圧波形を示す。
図６（Ｃ）は、クロック入力ノードＴｃＡに入力されるクロック信号ＣＫ２の電圧波形を示す。
図６（Ｄ）は、第２入力ノードＴｉ２に入力されるパルス信号Ｏｎｘ（ｊ）の電圧波形を示す。
図６（Ｅ）は、ノードＮ２の電圧波形を示す。
図６（Ｆ）は、ノードＮ４の電圧波形を示す。
図６（Ｇ）は、ノードＮ３の電圧波形を示す。
図６（Ｈ）は、ノードＮ１の電圧波形を示す。
図６（Ｉ）は、出力ノードＴｏから出力されるパルス信号Ｏ（ｊ）の電圧波形を示す。

図５に示すシフト段ＳＲ（ｊ）に入力されるパルス信号Ｏｐｒ（ｊ），Ｏｎｘ（ｊ）およびシフト段ＳＲ（ｊ）から出力されるパルス信号Ｏ（ｊ）は、非パルス期間においてハイレベルを有し、パルス期間においてハイレベルからローレベルへ変化する。これらのパルス信号が入力されない場合、第１入力ノードＴｉ１および第２入力ノードＴｉ２の電圧は共にハイレベルになる。そのため、ｐ型ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５はオフ状態になる。

シフト動作を開始する前において、シフト段ＳＲ（ｊ）のリセット入力ノードＴｒには、ローレベルのリセット信号ＲＳＴが入力される。これにより、ｐ型ＭＯＳトランジスタＱｐ７およびＱｐ１３がオンし、ノードＮ２およびノードＮ４はローレベルに駆動される。

ノードＮ２がローレベルに駆動されると、ｐ型ＭＯＳトランジスタＱｐ６がオンするため、ノードＮ３はハイレベルに駆動される。ノードＮ３がハイレベルに駆動されるとき、ｐ型ＭＯＳトランジスタＱｐ１０はオン状態にあるため、ノードＮ１もハイレベルに駆動される。
ノードＮ１がハイレベル、ノードＮ２がローレベルに駆動されると、ｐ型ＭＯＳトランジスタＱｐ１はオフし、ｐ型ＭＯＳトランジスタＱｐ２はオンする。そのため、出力ノードＴｏはハイレベルになる。

一方、ノードＮ４がローレベルに駆動されることによって、キャパシタＣ５には電荷が蓄積される。ｐ型ＭＯＳトランジスタＱｐ１３のしきい電圧を‘Ｖｔｈ’とすると、キャパシタＣ５には‘ＶＤＤ−｜Ｖｔｈ｜’の電圧が充電される。

リセット信号ＲＳＴがローレベルからハイレベルに戻ると、ノードＮ２につながるｐ型ＭＯＳトランジスタＱｐ４，Ｑｐ５，Ｑｐ７，Ｑｐ９，Ｑｐ１１は全てオフするため、ノードＮ２はフローティング状態になる。また、ノードＮ４につながるｐ型ＭＯＳトランジスタＱｐ１１およびＱｐ１２もオフするため、ノードＮ４はフローティング状態になる。ｐ型ＭＯＳトランジスタのしきい電圧を‘Ｖｔｈ’とすると、ノードＮ２およびＮ４の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’に保持される。
ノードＮ２の電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’に保持されるため、出力ノードＴｏはハイレベルのまま保持される。

この状態で、クロック入力ノードＴｃＡの電圧がクロック信号ＣＫ２に応じてローレベルに変化すると（例えば時刻ｔ１３〜ｔ１４）、ｐ型ＭＯＳトランジスタＱｐ１２がオンするため、ノードＮ４がローレベルに駆動され、キャパシタＣ５に電荷が蓄積される。このとき、ノードＮ２につながるトランジスタ（Ｑｐ４，Ｑｐ５，Ｑｐ７，Ｑｐ９，Ｑｐ１１）は全てオフしているため、ノードＮ２の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’に保持され、出力ノードＴｏはハイレベルのまま保持される。
次に、クロック入力ノードＴｃＢの電圧がクロック信号ＣＫ１に応じてローレベルに変化すると（例えば時刻ｔ１５〜ｔ１６）、ｐ型ＭＯＳトランジスタＱｐ１２がオフし、ｐ型ＭＯＳトランジスタＱｐ１１がオンする。これにより、ノードＮ２は、ｐ型ＭＯＳトランジスタＱｐ１１を介してキャパシタＣ５に接続される。キャパシタＣ５には、ノードＮ４をローレベルに駆動した際の電荷が蓄積されているため、ノードＮ２は、このキャパシタＣ５の電荷によってローレベルに駆動される。この期間においても、ｐ型ＭＯＳトランジスタＱｐ１はオフ、ｐ型ＭＯＳトランジスタＱｐ２はオンするため、出力ノードＴｏはハイレベルのまま保持される。
このように、図５に示す回路構成によれば、出力ノードＴｏがハイレベルの状態において、キャパシタＣ５に蓄積される電荷によりノードＮ２が定期的にローレベルに駆動される。そのため、ノードＮ２の寄生容量に蓄積される電荷のみによってノードＮ１の電圧がローレベルに保持される場合に比べて、ノードＮ２の電圧を安定化することができる。

クロック入力ノードＴｃＡがハイレベルの状態にある時刻ｔ７〜ｔ８において、クロック信号ＣＫ１およびパルス信号Ｏｐｒ（ｊ）がハイレベルからローレベルに変化する。
パルス信号Ｏｐｒ（ｊ）がローレベルになると、ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ４はオフからオンに変化する。
ｐ型ＭＯＳトランジスタＱｐ４がオンすると、ノードＮ２がハイレベルに駆動されるため、ｐ型ＭＯＳトランジスタＱｐ２およびＱｐ６はオフする。
ｐ型ＭＯＳトランジスタＱｐ６がオフしｐ型ＭＯＳトランジスタＱｐ３がオンすると、ノードＮ３はローレベルに駆動される。ｐ型ＭＯＳトランジスタのしきい電圧を‘Ｖｔｈ’とすると、このときノードＮ３の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’となる。

ノードＮ３がローレベルに駆動されると、ｐ型ＭＯＳトランジスタＱｐ９がオンするため、ノードＮ２はｐ型ＭＯＳトランジスタＱｐ４に加えてｐ型ＭＯＳトランジスタＱｐ９によってもハイレベルに駆動される。

この時刻ｔ７〜ｔ８において、クロック信号ＣＫ１はローレベルになるため、ｐ型ＭＯＳトランジスタＱｐ１１がオンし、ノードＮ４とノードＮ２とが接続される。ノードＮ２はｐ型ＭＯＳトランジスタＱｐ４およびＱｐ９によってハイレベルに駆動されるため、ノードＮ４も同様にハイレベルに駆動される。

時刻ｔ８においてパルス信号Ｏｐｒ（ｊ）がハイレベルに戻ると、ｐ型ＭＯＳトランジスタＱｐ３がオフし、ノードＮ３はフローティング状態になるため、ノードＮ３の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’のまま保持される。したがって、ｐ型ＭＯＳトランジスタＱｐ９はオンのまま保持され、ノードＮ２は引き続きハイレベルに駆動される。ノードＮ３は、時刻ｔ１１において第２入力ノードＴｉ２にローレベルのパルス信号Ｏｎｘ（ｊ）が入力されるまで‘ＶＳＳ＋｜Ｖｔｈ｜’（一部の期間ではＶＳＳ）に保持されるため、その間、ノードＮ２はハイレベルに駆動され続ける。
このように、図５に示す回路構成によると、第１入力ノードＴｉ１にローレベルのパルス信号Ｏｐｒ（ｊ）が入力された後、第２入力ノードＴｉ２にローレベルのパルス信号Ｏｎｘ（ｊ）が入力されるまでの期間において、ノードＮ２がｐ型ＭＯＳトランジスタＱｐ９によりハイレベルに駆動されるため、この期間におけるノードＮ２の電圧を安定化することができる。

時刻ｔ８においてパルス信号Ｏｐｒ（ｊ）がハイレベルに戻った後、時刻ｔ９〜ｔ１０において、クロック信号ＣＫ２がハイレベルからローレベルへ変化する。
クロック信号ＣＫ２に応じてクロック入力ノードＴｃＡの電圧がローレベルに変化すると、キャパシタＣ２に蓄積される電荷によってノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’より更に低下する。このとき、ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ１０はオンからオフへ変化し、ノードＮ１はフローティング状態になるため、キャパシタＣ２の電荷は時刻ｔ７〜ｔ８とほぼ同じ値に保たれる。その結果、クロック入力ノードＴｃＡがローレベルまで低下したときに、ノードＮ１の電圧はローレベル（ＶＳＳ）より更に低くなる。このようなブートストラップ動作によって、出力ノードＴｏのパルス信号Ｏ（ｊ）はローレベル（ＶＳＳ）まで低下する。
図５に示す回路構成によると、ｐ型ＭＯＳトランジスタＱｐ３に加えてｐ型ＭＯＳトランジスタＱｐ１０がオフすることにより、ブートストラップ動作時におけるノードＮ１の電気的な絶縁性を高めることができる。これにより、寄生容量等の影響によるノードＮ１の電位の上昇を抑制し、ノードＮ１をローレベルより十分低くすることができるため、クロック入力ノードＴｃＡがローレベルになる期間において、ｐ型ＭＯＳトランジスタＱｐ１を十分にオンさせることができる。

また、図５に示す回路構成によると、ノードＮ１の電圧がローレベルより低くなる期間においてｐ型ＭＯＳトランジスタＱｐ８がオンする。ｐ型ＭＯＳトランジスタＱｐ８がオンすると、ノードＮ３とｐ型ＭＯＳトランジスタＱｐ１０のゲートとが接続されるため、この電位差により発生するｐ型ＭＯＳトランジスタＱｐ１０のリーク電流を低減することができる。したがって、ブートストラップ動作時におけるノードＮ１の電気的な絶縁性をより高めることができる。

その後、時刻ｔ１０においてクロック入力ノードＴｃＡの電圧がローレベルからハイレベルに戻ると、ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ１０は再びオンし、ノードＮ１の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’になる。また、ｐ型ＭＯＳトランジスタＱｐ１がオンしているため、出力ノードＴｏの電圧はクロック入力ノードＴｃＡと同じハイレベルになる。

時刻ｔ１０の後、ノードＮ１およびＮ３の電圧は‘ＶＳＳ＋｜Ｖｔｈ｜’、ノードＮ２の電圧はハイレベル（ＶＤＤ）になっている。
時刻ｔ１１〜ｔ１２において、第２入力ノードＴｉ２にローレベルのパルス信号Ｏｎｘ（ｊ）が入力されると、ｐ型ＭＯＳトランジスタＱｐ５およびＱｐ６がオンし、ノードＮ２はローレベル、ノードＮ１およびＮ３はハイレベルに駆動される。その結果、ノードＮ１およびノードＮ２の電圧は、ローレベルのリセット信号ＲＳＴが入力された後の状態と同じになるため、以降クロック入力ノードＴｃＡがローレベルになっても、出力ノードＴｏの電圧はハイレベルに保持される。
以上が、シフト段ＳＲ（ｊ）の第２の構成例（図５）の説明である。

次に、スイッチ部ＳＷ（ｊ）の構成例（図７，図１３）について説明する。

図７は、スイッチ部ＳＷ（ｊ）の第１の構成例を示す図である。
図７に示すスイッチ部ＳＷ（ｊ）は、ｐ型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２４と、制御信号Ｄを入力するノードＴｄと、制御信号ＸＤを入力するノードＴｘｄと、シフト段ＳＲ（ｊ−１）からのパルス信号Ｏ（ｊ−１）を入力するノードＴｕと、シフト段ＳＲ（ｊ＋１）からのパルス信号Ｏ（ｊ＋１）を入力するノードＴｂと、シフト段ＳＲ（ｊ）へパルス信号Ｏｐｒ（ｊ）を出力するノードＴｐｒと、シフト段ＳＲ（ｊ）へパルス信号Ｏｎｘ（ｊ）を出力するノードＴｎｘとを有する。

図７に示す第１の構成例において、ｐ型ＭＯＳトランジスタＱｐ２１は、本発明の第１のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２２は、本発明の第２のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２３は、本発明の第３のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２４は、本発明の第４のスイッチの一実施形態である。

ｐ型ＭＯＳトランジスタＱｐ２１は、ノードＴｕとノードＴｐｒとの間に接続されるスイッチであり、第１の動作モードにおいてオン、第２の動作モードにおいてオフする。
図７の例において、ｐ型ＭＯＳトランジスタＱｐ２１のドレインはノードＴｕに接続され、そのソースはノードＴｐｒに接続され、そのゲートはノードＴｄに接続される。

ｐ型ＭＯＳトランジスタＱｐ２２は、ノードＴｂとノードＴｐｒとの間に接続されるスイッチであり、第１の動作モードにおいてオフ、第２の動作モードにおいてオンする。
図７の例において、ｐ型ＭＯＳトランジスタＱｐ２２のドレインはノードＴｂに接続され、そのソースはノードＴｐｒに接続され、そのゲートはノードＴｘｄに接続される。

ｐ型ＭＯＳトランジスタＱｐ２３は、ノードＴｕとノードＴｎｘとの間に接続されるスイッチであり、第１の動作モードにおいてオフ、第２の動作モードにおいてオンする。
図７の例において、ｐ型ＭＯＳトランジスタＱｐ２３のドレインはノードＴｕに接続され、そのソースはノードＴｎｘに接続され、そのゲートはノードＴｘｄに接続される。

ｐ型ＭＯＳトランジスタＱｐ２４は、ノードＴｂとノードＴｎｘとの間に接続されるスイッチであり、第１の動作モードにおいてオン、第２の動作モードにおいてオフする。
図７の例において、ｐ型ＭＯＳトランジスタＱｐ２４のドレインはノードＴｂに接続され、そのソースはノードＴｎｘに接続され、そのゲートはノードＴｄに接続される。

図８は、図７に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。図８に示す信号波形は、制御信号Ｄをローレベル（電圧ＶＳＳ）、制御信号ＸＤをハイレベルに設定する第１の動作モードにおける信号波形である。
図８（Ａ）は、クロック信号ＣＫ１の電圧波形を示す。
図８（Ｂ）は、クロック信号ＣＫ２の電圧波形を示す。
図８（Ｃ）は、スイッチ部ＳＷ（ｊ）のノードＴｕに入力されるパルス信号Ｏ（ｊ−１）の電圧波形を示す。
図８（Ｄ）は、スイッチ部ＳＷ（ｊ）のノードＴｐｒから出力されるパルス信号Ｏｐｒ（ｊ）の電圧波形を示す。
図８（Ｅ）は、スイッチ部ＳＷ（ｊ＋１）のノードＴｕに入力されるパルス信号Ｏ（ｊ）の電圧波形を示す。
図８（Ｆ）は、スイッチ部ＳＷ（ｊ＋１）のノードＴｐｒから出力されるパルス信号Ｏｐｒ（ｊ＋１）の電圧波形を示す。
図８（Ｇ）は、スイッチ部ＳＷ（ｊ＋２）のノードＴｕに入力されるパルス信号Ｏ（ｊ＋１）の電圧波形を示す。
図８（Ｈ）は、スイッチ部ＳＷ（ｊ＋２）のノードＴｐｒから出力されるパルス信号Ｏｐｒ（ｊ＋２）の電圧波形を示す。

図８に示すように、ｐ型ＭＯＳトランジスタのゲートに与える電圧が‘ＶＳＳ’の場合、ｐ型ＭＯＳトランジスタを通過してノードＴｐｒ、ノードＴｎｘから出力されるパルス信号の最低電圧は、ｐ型ＭＯＳトランジスタのしきい電圧Ｖｔｈの分だけローレベルの電圧ＶＳＳより高くなる。

図９は、制御信号Ｄをローレベルの電圧ＶＳＳより更にしきい電圧Ｖｔｈだけ低く設定する場合の信号波形の例を示す図である。図９（Ａ）〜（Ｈ）の信号波形は、図８（Ａ）〜（Ｈ）の信号波形に対応する。

図９に示すように、ｐ型ＭＯＳトランジスタのゲートに与える電圧が‘ＶＳＳ−｜Ｖｔｈ｜’より低い場合、ｐ型ＭＯＳトランジスタを通過してノードＴｐｒ、ノードＴｎｘから出力されるパルス信号の最低電圧は、ほぼローレベルの電圧ＶＳＳと等しくなる。

図１０は、図７に示すスイッチ部においてスイッチとして用いられているｐ型ＭＯＳトランジスタの１つを抜き出して示した図である。
図１１および図１２は、この図１０に示すｐ型ＭＯＳトランジスタＱｐＡにおいて入出力されるパルス信号の波形を示しており、図１１はゲートに電圧ＶＳＳを供給した場合、図１２はゲートに電圧‘ＶＳＳ−｜Ｖｔｈ｜’を供給した場合の例を示す。

図１１に示すように、ｐ型ＭＯＳトランジスタＱｐＡのゲートに電圧ＶＳＳを供給した場合、ｐ型ＭＯＳトランジスタＱｐＡのドレインに入力されるパルス信号Ｓｉｎが電圧ＶＳＳまで低下しても、そのソースから出力されるパルス信号Ｓｏｕｔの最低電圧はｐ型ＭＯＳトランジスタＱｐＡのしきい電圧Ｖｔｈだけ電圧ＶＳＳより高い電圧になる。
一方、図１２に示すように、ｐ型ＭＯＳトランジスタＱｐＡのゲートに電圧‘ＶＳＳ−｜Ｖｔｈ｜’を供給した場合、ｐ型ＭＯＳトランジスタＱｐＡのソースから出力されるパルス信号Ｓｏｕｔの最低電圧は、ほぼ電圧ＶＳＳに等しくなる。
以上が、スイッチ部ＳＷ（ｊ）の第１の構成例（図７）の説明である。

図１３は、スイッチ部ＳＷ（ｊ）の第２の構成例を示す図であり、図７と図１３の同一符号は同一の構成要素を示す。
図１３に示す第２の構成例のスイッチ部ＳＷ（ｊ）は、上述した第１の構成例にｐ型ＭＯＳトランジスタＱｐ２５〜Ｑｐ２８を更に加えたものである。

図１３に示す第２の構成例において、ｐ型ＭＯＳトランジスタＱｐ２１およびＱｐ２５を含む回路は、本発明の第１のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２２およびＱｐ２６を含む回路は、本発明の第２のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２３およびＱｐ２７を含む回路は、本発明の第３のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２４およびＱｐ２８を含む回路は、本発明の第４のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２２，Ｑｐ２３，Ｑｐ２４，Ｑｐ２４は、それぞれ、本発明の第１スイッチ素子の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２５，Ｑｐ２６，Ｑｐ２７，Ｑｐ２８は、それぞれ、本発明の第２スイッチ素子の一実施形態である。

ｐ型ＭＯＳトランジスタＱｐ２５は、ｐ型ＭＯＳトランジスタＱｐ２１のゲートと、このｐ型ＭＯＳトランジスタＱｐ２１をオンまたはオフに駆動する制御信号Ｄを入力するノードＴｄ（駆動入力ノード）との間に接続されるスイッチ素子である。ｐ型ＭＯＳトランジスタＱｐ２５は、ノードＴｄにローレベルの電圧が入力されている状態で、ｐ型ＭＯＳトランジスタＱｐ２１のゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より高い場合にオンし、これより低い場合にオフする。ただし、‘Ｖｔｈ’はｐ型ＭＯＳトランジスタのしきい電圧を示す。
図１３の例において、ｐ型ＭＯＳトランジスタＱｐ２５のソースはｐ型ＭＯＳトランジスタＱｐ２１のゲートに接続され、そのドレインはノードＴｄに接続され、そのゲートは電圧ＶＳＳの供給線に接続される。

ｐ型ＭＯＳトランジスタＱｐ２６は、ｐ型ＭＯＳトランジスタＱｐ２２のゲートと、このｐ型ＭＯＳトランジスタＱｐ２２をオンまたはオフに駆動する制御信号ＸＤを入力するノードＴｘｄ（駆動入力ノード）との間に接続されるスイッチ素子である。ｐ型ＭＯＳトランジスタＱｐ２６は、ノードＴｘｄにローレベルの電圧が入力されている状態で、ｐ型ＭＯＳトランジスタＱｐ２２のゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より高い場合にオンし、これより低い場合にオフする。
図１３の例において、ｐ型ＭＯＳトランジスタＱｐ２６のソースはｐ型ＭＯＳトランジスタＱｐ２２のゲートに接続され、そのドレインはノードＴｘｄに接続され、そのゲートは電圧ＶＳＳの供給線に接続される。

ｐ型ＭＯＳトランジスタＱｐ２７は、ｐ型ＭＯＳトランジスタＱｐ２３のゲートと、このｐ型ＭＯＳトランジスタＱｐ２３をオンまたはオフに駆動する制御信号ＸＤを入力するノードＴｘｄ（駆動入力ノード）との間に接続されるスイッチ素子である。ｐ型ＭＯＳトランジスタＱｐ２７は、ノードＴｘｄにローレベルの電圧が入力されている状態で、ｐ型ＭＯＳトランジスタＱｐ２３のゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より高い場合にオンし、これより低い場合にオフする。
図１３の例において、ｐ型ＭＯＳトランジスタＱｐ２７のソースはｐ型ＭＯＳトランジスタＱｐ２３のゲートに接続され、そのドレインはノードＴｘｄに接続され、そのゲートは電圧ＶＳＳの供給線に接続される。

ｐ型ＭＯＳトランジスタＱｐ２８は、ｐ型ＭＯＳトランジスタＱｐ２４のゲートと、このｐ型ＭＯＳトランジスタＱｐ２４をオンまたはオフに駆動する制御信号Ｄを入力するノードＴｄ（駆動入力ノード）との間に接続されるスイッチ素子である。ｐ型ＭＯＳトランジスタＱｐ２８は、ノードＴｄにローレベルの電圧が入力されている状態で、ｐ型ＭＯＳトランジスタＱｐ２４のゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より高い場合にオンし、これより低い場合にオフする。
図１３の例において、ｐ型ＭＯＳトランジスタＱｐ２８のソースはｐ型ＭＯＳトランジスタＱｐ２４のゲートに接続され、そのドレインはノードＴｄに接続され、そのゲートは電圧ＶＳＳの供給線に接続される。

図１４は、図１３に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。１４に示す信号波形は、制御信号Ｄをローレベル（電圧ＶＳＳ）、制御信号ＸＤをハイレベルに設定する第１の動作モードにおける信号波形である。
図１４（Ａ）〜（Ｈ）の信号波形は、図８（Ａ）〜（Ｈ）の信号波形に対応する。

図１４に示すように、図１３に示す第２の構成例のスイッチ部によれば、制御信号Ｄ（またはＸＤ）をローレベルの電圧ＶＳＳに設定する場合でも、パルス信号の電圧をローレベルの電圧ＶＳＳまで低下させることが可能になり、しきい電圧Ｖｔｈ分の電圧上昇を防ぐことができる。

図１５は、図１３に示すスイッチ部においてスイッチとして用いられている回路の１つを抜き出して示した図である。

図１５に示すスイッチは、ｐ型ＭＯＳトランジスタＱｐＡおよびＱｐＢを有する。
ｐ型ＭＯＳトランジスタＱｐＡのドレインにはパルス信号Ｓｉｎが入力され、そのソースからパルス信号Ｓｏｕｔが出力され、そのゲートにｐ型ＭＯＳトランジスタＱｐＢを介して制御信号Ｄ（またはＸＤ）が入力される。ｐ型ＭＯＳトランジスタＱｐＢのゲートにはローレベルの電圧ＶＳＳが入力される。

図１６は、図１５に示すスイッチにおける各部の信号波形の一例を示す。
制御信号Ｄ（またはＸＤ）がローレベルに設定された状態で、パルス信号Ｓｉｎがハイレベルの場合、ｐ型ＭＯＳトランジスタＱｐＢはオンし、ｐ型ＭＯＳトランジスタＱｐＡのゲート（ノードＮ＿Ａ）の電圧を‘ＶＳＳ＋｜Ｖｔｈ｜’まで引き下げる。
この状態で、ｐ型ＭＯＳトランジスタＱｐＡのドレインにローレベルのパルス信号Ｓｉｎが入力されると（図１６（Ａ））、ｐ型ＭＯＳトランジスタＱｐＡのドレインとゲートとの間の寄生容量に蓄積される電荷によって、ノードＮ＿Ａの電圧は急速に低下する。この電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より低くなると、ｐ型ＭＯＳトランジスタＱｐＢがオフするため、ノードＮ＿Ａがフローティング状態になり、寄生容量の電荷が保持される。その結果、パルス信号Ｓｉｎが電圧ＶＳＳのとき、ノードＮ＿Ａは電圧ＶＳＳより低くなる（図１６（Ｂ））。
このようなブートストラップ動作によって、ｐ型ＭＯＳトランジスタＱｐＡのドレインが電圧ＶＳＳまで低下するとき、そのゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧ＶＳＳより低い電圧で駆動され、ｐ型ＭＯＳトランジスタＱｐＡはオン状態に保たれる。その結果、ｐ型ＭＯＳトランジスタＱｐＡのソースからは、ドレインに入力される電圧ＶＳＳとほぼ同じ電圧が出力される（図１６（Ｃ））。すなわち、ｐ型ＭＯＳトランジスタＱｐＡを通過するパルス信号は、パルス期間において電圧ＶＳＳまで低下する。

このように、図１３に示す第２の構成例のスイッチ部ＳＷ（ｊ）によれば、ローレベルの電圧ＶＳＳより更に低い電圧を用いることなく、単一導電型のトランジスタを用いた非常に簡易な構成で、スイッチ通過後のパルス信号の電圧をローレベルの電圧ＶＳＳまで低下させることができる。

次に、クロック信号ＣＫ１およびＣＫ２を生成する回路と、シフト段ＳＲ（１），ＳＲ（Ｎ）に供給するパルス信号Ｐ＿Ｕ，Ｐ＿Ｂを生成する回路について、図１７を参照して説明する。

制御パルス信号生成回路Ｕ１は、図示しない外部のコントローラから供給されるシフト動作の開始信号Ｓｃに応じて、クロック信号ＣＫ１，ＣＫ２に同期したパルス信号Ｐ＿Ｕ，Ｐ＿Ｂを生成する。

段数Ｎが偶数の場合、制御パルス信号生成回路Ｕ１は、クロック信号ＣＫ１に同期したパルス信号Ｐ＿Ｕと、クロック信号ＣＫ２に同期したパルス信号Ｐ＿Ｂを、それぞれ１パルスずつ生成する（後述の図１８，図１９を参照）。第１の動作モードでは、始めにパルス信号Ｐ＿Ｕを生成し、このパルス信号Ｐ＿Ｕに応じてシフト段ＳＲ（Ｎ）から最後のパルス信号Ｏ（Ｎ）が出力された後に、パルス信号Ｐ＿Ｂを生成する。他方、第２の動作モードでは、始めにパルス信号Ｐ＿Ｂを生成し、このパルス信号Ｐ＿Ｂに応じてシフト段ＳＲ（１）から最後のパルス信号Ｏ（１）が出力された後に、パルス信号Ｐ＿Ｕを生成する。

段数Ｎが奇数の場合、制御パルス信号生成回路Ｕ１は、クロック信号ＣＫ１に同期したパルス信号Ｐ＿Ｕ，Ｐ＿Ｂをそれぞれれ１パルスずつ生成する（後述の図２０，図２１を参照）。第１の動作モードでは、始めにパルス信号Ｐ＿Ｕを生成し、このパルス信号Ｐ＿Ｕに応じてシフト段ＳＲ（Ｎ）から最後のパルス信号Ｏ（Ｎ）が出力された後に、パルス信号Ｐ＿Ｂを生成する。他方、第２の動作モードでは、始めにパルス信号Ｐ＿Ｂを生成し、このパルス信号Ｐ＿Ｂに応じてシフト段ＳＲ（１）から最後のパルス信号Ｏ（１）が出力された後に、パルス信号Ｐ＿Ｕを生成する。

クロック信号生成回路Ｕ２は、互いに位相がずれたクロック信号ＣＫ１およびＣＫ２を生成する。クロック信号ＣＫ１およびクロック信号ＣＫ２は、電圧ＶＤＤと電圧ＶＳＳとを周期的に繰り返す信号であり、一方のクロック信号が電圧ＶＳＳを有するとき、他方のクロック信号は電圧ＶＤＤを有する。

ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図１８〜図２１を参照して説明する。

図１８は、シフト段の段数Ｎが‘２ｎ’（すなわち段数Ｎが偶数）のシフトレジスタにおける、第１の動作モード時の信号波形の例を示す図である。
図１８（Ａ）は、シフト段ＳＲ（１）に供給されるパルス信号Ｐ＿Ｕの電圧波形を示す。
図１８（Ｂ）は、シフト段ＳＲ（Ｎ）に供給されるパルス信号Ｐ＿Ｂの電圧波形を示す。
図１８（Ｃ）は、クロック信号ＣＫ１の電圧波形を示す。
図１８（Ｄ）は、クロック信号ＣＫ２の電圧波形を示す。
図１８（Ｅ）は、シフト段ＳＲ（１）から出力されるパルス信号Ｏ（１）の電圧波形を示す。
図１８（Ｆ）は、シフト段ＳＲ（２）から出力されるパルス信号Ｏ（２）の電圧波形を示す。
図１８（Ｇ）は、シフト段ＳＲ（２ｎ−１）から出力されるパルス信号Ｏ（２ｎ−１）の電圧波形を示す。
図１８（Ｈ）は、シフト段ＳＲ（２ｎ）から出力されるパルス信号Ｏ（２ｎ）の電圧波形を示す。

第１の動作モードにおいて、スイッチ部ＳＷ（ｊ）は、シフト段ＳＲ（ｊ−１）から出力されるパルス信号Ｏ（ｊ−１）をシフト段ＳＲ（ｊ）の第１入力ノードＴｉ１に入力し、シフト段ＳＲ（ｊ＋１）から出力されるパルス信号Ｏ（ｊ＋１）をシフト段ＳＲ（ｊ）の第２入力ノードＴｉ２に入力する。
ただし、スイッチ部ＳＷ（１）は、パルス信号Ｐ＿Ｕをシフト段ＳＲ（１）の第１入力ノードＴｉ１に入力し、スイッチ部ＳＷ（２ｎ）は、パルス信号Ｐ＿Ｂをシフト段ＳＲ（２ｎ）の第２入力ノードＴｉ２に入力する。

クロック信号ＣＫ１のローレベルのパルスに同期して、シフト段ＳＲ（１）の第１入力ノードＴｉ１にローレベルのパルス信号Ｐ＿Ｕが入力されると（図１８（Ａ））、シフト段ＳＲ（１）は第１の状態へ遷移する。これにより、次にクロック信号ＣＫ２がローレベルへ変化したとき、シフト段ＳＲ（１）はローレベルのパルス信号Ｏ（１）を出力する（図１８（Ｅ））。
このパルス信号Ｏ（１）は、シフト段ＳＲ（２）の第１入力ノードＴｉ１に入力されているため、シフト段ＳＲ（２）も第１の状態へ遷移する。これにより、次にクロック信号ＣＫ１がローレベルへ変化したとき、シフト段ＳＲ（２）はローレベルのパルス信号Ｏ（２）を出力する（図１８（Ｆ））。
パルス信号Ｏ（２）は、シフト段ＳＲ（１）の第２入力ノードＴｉ２に帰還されているため、シフト段ＳＲ（１）は第２の状態に戻る。これにより、シフト段ＳＲ（１）は、以降のクロック信号ＣＫ２の変化に関わらず、パルス信号Ｏ（１）をハイレベルに保持する。
このように、各シフト段は‘ＳＲ（１），ＳＲ（２），ＳＲ（３），…’の順に第１の状態へ遷移し、‘Ｏ（１），Ｏ（２），Ｏ（３），…’の順にローレベルのパルス信号を出力する。また、第１の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘ＳＲ（１），ＳＲ（２），ＳＲ（３），…’の順に第２の状態へ戻る。最後のパルス信号Ｏ（２ｎ）を出力するシフト段ＳＲ（２ｎ）は、パルス信号Ｐ＿Ｂによって第２の状態に戻る。

図１９は、シフト段の段数Ｎが‘２ｎ’のシフトレジスタにおける、第２の動作モード時の信号波形の例を示す図である。
図１９（Ａ）〜（Ｈ）の信号波形は、図１８（Ａ）〜（Ｈ）の信号波形に対応する。

第２の動作モードにおいて、スイッチ部ＳＷ（ｊ）は、シフト段ＳＲ（ｊ＋１）から出力されるパルス信号Ｏ（ｊ＋１）をシフト段ＳＲ（ｊ）の第１入力ノードＴｉ１に入力し、シフト段ＳＲ（ｊ−１）から出力されるパルス信号Ｏ（ｊ−１）をシフト段ＳＲ（ｊ）の第２入力ノードＴｉ２に入力する。
ただし、スイッチ部ＳＷ（１）は、パルス信号Ｐ＿Ｕをシフト段ＳＲ（１）の第２入力ノードＴｉ２に入力し、スイッチ部ＳＷ（２ｎ）は、パルス信号Ｐ＿Ｂをシフト段ＳＲ（２ｎ）の第１入力ノードＴｉ１に入力する。

クロック信号ＣＫ２のローレベルのパルスに同期して、シフト段ＳＲ（２ｎ）の第１入力ノードＴｉ１にローレベルのパルス信号Ｐ＿Ｂが入力されると（図１９（Ｂ））、シフト段ＳＲ（２ｎ）は第１の状態に遷移する。これにより、次にクロック信号ＣＫ１がローレベルへ変化したとき、シフト段ＳＲ（２ｎ）はローレベルのパルス信号Ｏ（２ｎ）を出力する（図１９（Ｈ））。
このパルス信号Ｏ（２ｎ）は、シフト段ＳＲ（２ｎ−１）の第１入力ノードＴｉ１に入力されているため、シフト段ＳＲ（２ｎ−１）も第１の状態に遷移する。これにより、次にクロック信号ＣＫ２がローレベルへ変化したとき、シフト段ＳＲ（２ｎ−１）はローレベルのパルス信号Ｏ（２ｎ−１）を出力する（図１９（Ｇ））。
パルス信号Ｏ（２ｎ−１）は、シフト段ＳＲ（２ｎ）の第２入力ノードＴｉ２に帰還されているため、シフト段ＳＲ（２ｎ）は第２の状態に戻る。これにより、シフト段ＳＲ（２ｎ）は、以降のクロック信号ＣＫ１の変化に関わらず、パルス信号Ｏ（２ｎ）をハイレベルに保持する。
このように、各シフト段は‘ＳＲ（２ｎ），ＳＲ（２ｎ−１），ＳＲ（２ｎ−２），…’の順に第１の状態へ遷移し、‘Ｏ（２ｎ），Ｏ（２ｎ−１），Ｏ（２ｎ−２），…’の順にローレベルのパルス信号を出力する。また、第１の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘ＳＲ（２ｎ），ＳＲ（２ｎ−１），ＳＲ（２ｎ−２），…’の順に第２の状態へ戻る。最後のパルス信号Ｏ（１）を出力するシフト段ＳＲ（１）は、パルス信号Ｐ＿Ｕによって第２の状態に戻る。

図２０は、シフト段の段数Ｎが‘２ｎ−１’（すなわち段数Ｎが奇数）のシフトレジスタにおける、第１の動作モード時の信号波形の例を示す図である。
図２０（Ａ）〜（Ｈ）の信号波形は、図１８（Ａ）〜（Ｈ）の信号波形に対応する。

図２１は、シフト段の段数Ｎが‘２ｎ−１’のシフトレジスタにおける、第２の動作モード時の信号波形の例を示す図である。
図２１（Ａ）〜（Ｈ）の信号波形は、図１８（Ａ）〜（Ｈ）の信号波形に対応する。

図１８，図１９と図２０，図２１とを比較して分かるように、段数Ｎが‘２ｎ−１’のシフトレジスタは、パルス信号Ｐ＿ＵおよびＰ＿Ｂの両方が同一のクロック信号ＣＫ１に同期してローレベルに変化する点を除いて、先に説明した段数Ｎが‘２ｎ’のシフトレジスタと同様なシフト動作を行う。

以上説明したように、本実施形態に係るシフトレジスタは、縦続接続されたＮ段のシフト段ＳＲ（１）〜ＳＲ（Ｎ）を有しており、各シフト段は、第１入力ノードＴｉ１にパルス信号が入力された場合、クロック信号ＣＫ１またはＣＫ２に応じてパルス信号を出力する第１の状態へ遷移し、第２入力ノードＴｉ２にパルス信号が入力された場合、パルス信号の出力を停止する第２の状態へ遷移する。そして、スイッチ回路（ＳＷ（１）〜ＳＷ（Ｎ））は、第１の動作モードにおいて、シフト段ＳＲ（ｉ）の出力ノードＴｏをシフト段ＳＲ（ｉ＋１）の第１入力ノードＴｉ１に接続するとともに、シフト段ＳＲ（ｉ＋１）の出力ノードＴｏをシフト段ＳＲ（ｉ）の第２入力ノードＴｉ２に接続し、第２の動作モードにおいて、シフト段ＳＲ（ｉ＋１）の出力ノードＴｏをシフト段ＳＲ（ｉ）の第１入力ノードＴｉ１に接続するとともに、シフト段ＳＲ（ｉ）の出力ノードＴｏをシフト段ＳＲ（ｉ＋１）の第２入力ノードＴｉ２に接続する。
したがって、本実施形態によれば、シフトするパルス信号とは別の信号（後段から出力されるパルス信号）によって初期化されるシフト段を用いる構成でありながら、そのシフト方向を任意に反転することが可能である。

シフトするパルス信号とは別の信号によって初期化されるシフト段を用いることによって、例えば図３や図５の構成例に示すように、各シフト段に含まれるトランジスタの導電型を単一の導電型（例えばｐ型）に統一することが可能である。スイッチ部ＳＷ（１）〜ＳＷ（Ｎ）に含まれるトランジスタの導電型についても、例えば図７や図１３の構成例に示すように、単一の導電型に統一することが可能である。
したがって、本実施形態によれば、単一導電型のトランジスタを用いて回路を構成することが可能になるため、異なる導電型のトランジスタを含む場合に比べて製造プロセスを簡易化することができる。

更に、図５の構成例に示すように、シフト段同士の接続を切り換えるためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図２２（Ａ）〜（Ｄ）に示すように、第１の実施形態に係るシフトレジスタでは、第１段のシフト段（ＳＲ（１））に供給するパルス信号Ｐ＿Ｕと、第Ｎ段のシフト段（ＳＲ（Ｎ））に供給するパルス信号Ｐ＿Ｂとを、それぞれ独立に生成している。
ところが、シフト段の段数Ｎが‘２ｎ’（偶数）の場合、パルス信号Ｐ＿ＵとＰ＿Ｂは異なるクロック信号に同期している。すなわち、パルス信号Ｐ＿Ｕはクロック信号ＣＫ１に同期し、パルス信号Ｐ＿Ｂはクロック信号ＣＫ２に同期している。そのため、例えば図２０（Ｅ）に示すように、パルス信号Ｐ＿ＵおよびＰ＿Ｂの合成信号（パルス信号Ｐ）を生成して、これをクロック信号ＣＫ１およびＣＫ２に応じて分離することにより、パルス信号Ｐ＿ＵおよびＰ＿Ｂを生成することが可能である。
本実施形態に係るシフトレジスタでは、上記のように共通化されたパルス信号Ｐから、パルス信号Ｐ＿ＵおよびＰ＿Ｂを生成する。

図２３は、シフト段ＳＲ（１）およびＳＲ（Ｎ）にパルス信号Ｐ＿ＵおよびＰ＿Ｂを供給するパルス信号供給回路の構成の一例を示す図であり、図１と図２３の同一符号は同一の構成要素を示す。
なお、シフトレジスタの主要部の構成については、先に説明した第１の実施形態と同様であり、シフト段の段数Ｎは‘２ｎ’（偶数）である。

このパルス信号供給回路は、第１の動作モードにおいて、クロック信号ＣＫ１に同期した開始パルス信号（Ｐ＿Ｕ）をノードＴ１（第１のパルス入力ノード）に供給し、この開始パルス信号に応じたパルス信号がシフト段ＳＲ（２ｎ）から出力された後、クロック信号ＣＫ２に同期した終了パルス信号（Ｐ＿Ｂ）をノードＴ２（第２のパルス入力ノード）に供給する。また、第２の動作モードにおいて、クロック信号ＣＫ２に同期した開始パルス信号（Ｐ＿Ｂ）をノードＴ２（第２のパルス入力ノード）に供給し、この開始パルス信号に応じたパルス信号がシフト段ＳＲ（１）から出力された後、クロック信号ＣＫ１に同期した終了パルス信号（Ｐ＿Ｕ）をノードＴ１（第１のパルス入力ノード）に供給する。

上記のパルス信号供給回路は、例えば図２３に示すように、開始パルス信号および終了パルス信号に同期したパルス信号Ｐを入力するノードＴ１２（制御パルス入力ノード）と、パルス信号Ｐのスイッチングを行うパルス信号スイッチＰＳＷ１およびＰＳＷ２とを有する。

パルス信号スイッチＰＳＷ１は、本発明の第１のパルス信号スイッチの一実施形態である。
パルス信号スイッチＰＳＷ２は、本発明の第２のパルス信号スイッチの一実施形態である。

パルス信号スイッチＰＳＷ１は、ノードＴ１２（制御パルス入力ノード）とノードＴ１（第１のパルス入力ノード）との間に接続され、クロック信号ＣＫ１に応じてオンまたはオフする。
パルス信号スイッチＰＳＷ２は、ノードＴ１２（制御パルス入力ノード）とノードＴ２（第２のパルス入力ノード）との間に接続され、クロック信号ＣＫ２に応じてオンまたはオフする。

図２４は、パルス信号スイッチＰＳＷ１およびＰＳＷ２の構成の一例を示す図である。
図２４（Ａ）に示すように、パルス信号スイッチＰＳＷ１，ＰＳＷ２は、それぞれ、本発明の第３スイッチ素子に相当するｐ型ＭＯＳトランジスタＱｐ３１と、本発明の第４スイッチ素子に相当するｐ型ＭＯＳトランジスタＱｐ３２と、ノードＴ１２に接続されるパルス信号の入力ノードＴｉと、ノードＴ１またはノードＴ２に接続されるパルス信号の出力ノードＴｏと、クロック信号ＣＫ１またはＣＫ２の入力ノードＴｃｋとを有する。

ｐ型ＭＯＳトランジスタＱｐ３１は、そのオン状態において、ノードＴｉに入力されるパルス信号をノードＴｏから出力するスイッチ素子である。
図２４（Ａ）の例において、ｐ型ＭＯＳトランジスタＱｐ３１のドレインはノードＴｉに接続され、そのソースはノードＴｏに接続され、そのゲートはｐ型ＭＯＳトランジスタＱｐ３２を介してノードＴｃｋに接続される。

ｐ型ＭＯＳトランジスタＱｐ３２は、ｐ型ＭＯＳトランジスタＱｐ３１のゲートとノードＴｃｋ（駆動入力ノード）との間に接続されるスイッチ素子である。ｐ型ＭＯＳトランジスタＱｐ３２は、ノードＴｃｋにローレベルの電圧が入力されている状態で、ｐ型ＭＯＳトランジスタＱｐ３１のゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より高い場合にオンし、これより低い場合にオフする。ただし、‘Ｖｔｈ’はｐ型ＭＯＳトランジスタのしきい電圧を示す。
図２４（Ａ）の例において、ｐ型ＭＯＳトランジスタＱｐ３２のソースはｐ型ＭＯＳトランジスタＱｐ２１のゲートに接続され、そのドレインはノードＴｃｋに接続され、そのゲートは電圧ＶＳＳの供給線に接続される。

図２４（Ｂ）は、ノードＴｉに入力されるパルス信号Ｐの波形の一例を示し、図２４（Ｃ）は、ノードＴｃｋに入力されるクロック信号（ＣＫ１、ＣＫ２）の波形の一例を示す。
図に示すように、パルス信号Ｐは、クロック信号（ＣＫ１、ＣＫ２）がローレベルに変化した後、遅延時間ｄを経てローレベルに変化する。そのため、この遅延時間ｄの期間において、ノードＴｃｋはローレベル、ノードＴｉはハイレベルになる。この期間において、ｐ型ＭＯＳトランジスタＱｐ３２はオンし、ｐ型ＭＯＳトランジスタＱｐ３１のゲート（ノードＮ＿Ａ）の電圧を‘ＶＳＳ＋｜Ｖｔｈ｜’まで引き下げる。

遅延時間ｄを経た後、パルス信号Ｐがローレベルに変化すると（図２４（Ｂ））、ｐ型ＭＯＳトランジスタＱｐ３１のドレインとゲートとの間の寄生容量に蓄積される電荷によって、ｐ型ＭＯＳトランジスタＱｐ３１のゲート電圧は急速に低下する。ゲート電圧が‘ＶＳＳ＋｜Ｖｔｈ｜’より低くなると、ｐ型ＭＯＳトランジスタＱｐ３２がオフし、ｐ型ＭＯＳトランジスタＱｐ３１のゲートはフローティング状態になる。その結果、パルス信号Ｐが電圧ＶＳＳのとき、ｐ型ＭＯＳトランジスタＱｐ３１のゲートは電圧ＶＳＳより低くなる。
このようなブートストラップ動作により、ｐ型ＭＯＳトランジスタＱｐ３１のドレインがローレベルまで低下したとき、ｐ型ＭＯＳトランジスタＱｐ３１のゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧ＶＳＳより低い電圧で駆動されて、ｐ型ＭＯＳトランジスタＱｐ３１はオン状態に保たれる。その結果、ｐ型ＭＯＳトランジスタＱｐ３１のソースからは、そのドレインに入力される電圧ＶＳＳとほぼ同じ電圧が出力される。すなわち、ｐ型ＭＯＳトランジスタＱｐ３１を通過するパルス信号は、パルス期間において電圧ＶＳＳまで低下する。

このように、図２４に示すパルス信号スイッチによれば、ローレベルの電圧ＶＳＳより更に低い電圧を用いることなく、単一導電型のトランジスタを用いた非常に簡易な構成で、スイッチ通過後のパルス信号の電圧をローレベルの電圧ＶＳＳまで低下させることができる。

次に、パルス信号Ｐを生成する回路（Ｕ１Ａ）について、図２５を参照して説明する。クロック信号生成回路Ｕ１については、図１７を参照して説明したものと同じであるので、説明を省略する。

制御パルス信号生成回路Ｕ１Ａは、図示しない外部のコントローラから供給されるシフト動作の開始信号Ｓｃに応じて、クロック信号ＣＫ１，ＣＫ２に同期したパルス信号Ｐを生成する。このパルス信号Ｐは、クロック信号ＣＫ１に同期したパルス成分と、クロック信号ＣＫ２に同期したパルス成分とを、それぞれ１つずつ含む。

第１の動作モードの場合、制御パルス信号生成回路Ｕ１Ａは、始めにクロック信号ＣＫ１に同期したパルス成分を生成し、このパルス成分に応じてシフト段ＳＲ（Ｎ）からパルス信号Ｏ（Ｎ）が出力された後、クロック信号ＣＫ２に同期したパルス成分を生成する。他方、第２の動作モードの場合は、始めにクロック信号ＣＫ２に同期したパルス成分を生成し、このパルス成分に応じてシフト段ＳＲ（１）からパルス信号Ｏ（１）が出力された後に、クロック信号ＣＫ１に同期したパルス成分を生成する。

ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図２６および図２７を参照して説明する。

図２６は、本実施形態に係るシフトレジスタにおける第１の動作モード時の信号波形の例を示す図である。
図２６（Ａ）は、パルス信号Ｐの電圧波形を示す。
図２６（Ｂ）〜（Ｉ）の信号波形は、図１８（Ａ）〜（Ｈ）の信号波形にそれぞれ対応する。

第１の動作モードの場合、パルス信号Ｐには、まずクロック信号ＣＫ１に同期したパルス成分が発生する（図２６（Ａ））。このパルス成分は、クロック信号ＣＫ１のローレベル時にオンするパルス信号スイッチＰＳＷ１を通過し、パルス信号Ｐ＿ＵとしてノードＴ１（第１のパルス入力ノード）に入力される。以降は、第１の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段ＳＲ（２ｎ）からパルス信号Ｏ（２ｎ）が出力されると、次にパルス信号Ｐには、クロック信号ＣＫ２に同期したパルス成分が発生する（図２６（Ａ））。このパルス成分は、クロック信号ＣＫ２のローレベル時にオンするパルス信号スイッチＰＳＷ２を通過し、パルス信号Ｐ＿ＢとしてノードＴ２（第２のパルス入力ノード）に入力される。これにより、第１の実施形態と同様にして、シフト段ＳＲ（２ｎ）の初期化が行われる。

図２７は、本実施形態に係るシフトレジスタにおける第２の動作モード時の信号波形の例を示す図である。
図２７（Ａ）は、パルス信号Ｐの電圧波形を示す。
図２７（Ｂ）〜（Ｉ）の信号波形は、図１８（Ａ）〜（Ｈ）の信号波形にそれぞれ対応する。

第２の動作モードの場合、パルス信号Ｐには、まずクロック信号ＣＫ２に同期したパルス成分が発生する（図２７（Ａ））。このパルス成分は、クロック信号ＣＫ２のローレベル時にオンするパルス信号スイッチＰＳＷ２を通過し、パルス信号Ｐ＿ＢとしてノードＴ２（第２のパルス入力ノード）に入力される。以降は、第１の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段ＳＲ（１）からパルス信号Ｏ（１）が出力されると、次にパルス信号Ｐには、クロック信号ＣＫ１に同期したパルス成分が発生する（図２７（Ａ））。このパルス成分は、クロック信号ＣＫ１のローレベル時にオンするパルス信号スイッチＰＳＷ１を通過し、パルス信号Ｐ＿ＵとしてノードＴ１（第１のパルス入力ノード）に入力される。これにより、第１の実施形態と同様にして、シフト段ＳＲ（１）の初期化が行われる。

以上説明したように、本実施形態に係るシフトレジスタによれば、シフト動作の開始と終了を制御するために用いる２つのパルス信号Ｐ＿Ｕ、Ｐ＿Ｂを共通化することができるため、これらの制御用パルス信号の生成に関わる回路を簡易化することができる。
また、パルス信号Ｐからパルス信号Ｐ＿Ｕ、Ｐ＿Ｂを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
第３の実施形態に係るシフトレジスタでは、先に述べた２つの実施形態とは異なるタイミングのパルス信号（Ｐｐｒ、Ｐｎｘ）を用いて、シフト動作の開始と終了を制御する。

図２８は、本発明の第３の実施形態に係るシフトレジスタの主要部の構成例を示す図であり、図１と図２８の同一符号は同一の構成要素を示す。
図２８に示すシフトレジスタは、図１に示すシフトレジスタと同じく段数Ｎが‘２ｎ’（偶数）であり、両者の違いは、スイッチ部ＳＷ（１）およびＳＷ（２ｎ）のそれぞれに２つのパルス信号ＰｐｒおよびＰｎｘを入力する点にある。
すなわち、図２８に示すシフトレジスタは、ノードＴ１の代わりとして、スイッチ部ＳＷ（１）にパルス信号ＰｐｒおよびＰｎｘを入力するノードＴ３およびＴ４を有し、ノードＴ２の代わりとして、スイッチ部ＳＷ（Ｎ）にパルス信号ＰｐｒおよびＰｎｘを入力するノードＴ５およびＴ６を有する。

図２９は、図２８に示すシフトレジスタにおけるスイッチ部ＳＷ（１）の構成の一例を示す図であり、図１３と図２９の同一符号は同一の構成要素を示す。
図２９に示すスイッチ部ＳＷ（１）は、図１３に示すスイッチ部ＳＷ（ｊ）におけるノードＴｕの代わりに、２つのノードＴｕ１およびＴｕ２を設けたものであり、他の構成は図１３に示すスイッチ部ＳＷ（ｊ）と同じである。

ノードＴｕ１は、ノードＴ３（第３のパルス入力ノード）に接続されるノードであり、パルス信号Ｐｐｒを入力する。
ノードＴｕ２は、ノードＴ４（第４のパルス入力ノード）に接続されるノードであり、パルス信号Ｐｎｘを入力する。

図２９に示すスイッチ部ＳＷ（１）において、ｐ型ＭＯＳトランジスタＱｐ２１は、ノードＴｕ１とノードＴｐｒとの間に接続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ２１のドレインはノードＴｕ１に接続され、そのソースはノードＴｐｒに接続される。
また、スイッチ部ＳＷ（１）において、ｐ型ＭＯＳトランジスタＱｐ２３は、ノードＴｕ２とノードＴｎｘとの間に接続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ２３のドレインはノードＴｕ２に接続され、そのソースはノードＴｎｘに接続される。
他の構成要素の接続関係は、図１３に示すスイッチ部ＳＷ（ｊ）と同様である。

図３０は、図２８に示すシフトレジスタにおけるスイッチ部ＳＷ（２ｎ）の構成の一例を示す図であり、図１３と図３０の同一符号は同一の構成要素を示す。
図３０に示すスイッチ部ＳＷ（２ｎ）は、図１３に示すスイッチ部ＳＷ（ｊ）におけるノードＴｂの代わりに、２つのノードＴｂ１およびＴｂ２を設けたものであり、他の構成は図１３に示すスイッチ部ＳＷ（ｊ）と同じである。

ノードＴｂ１は、ノードＴ５（第５のパルス入力ノード）に接続されるノードであり、パルス信号Ｐｐｒを入力する。
ノードＴｂ２は、ノードＴ６（第６のパルス入力ノード）に接続されるノードであり、パルス信号Ｐｎｘを入力する。

図３０に示すスイッチ部ＳＷ（２ｎ）において、ｐ型ＭＯＳトランジスタＱｐ２２は、ノードＴｂ１とノードＴｐｒとの間に接続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ２２のドレインはノードＴｂ１に接続され、そのソースはノードＴｐｒに接続される。
また、このスイッチ部ＳＷ（２ｎ）において、ｐ型ＭＯＳトランジスタＱｐ２４は、ノードＴｂ２とノードＴｎｘとの間に接続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ２４のドレインはノードＴｂ２に接続され、そのソースはノードＴｎｘに接続される。
他の構成要素の接続関係は、図１３に示すスイッチ部ＳＷ（ｊ）と同様である。

図３１は、シフト段ＳＲ（１）およびＳＲ（Ｎ）にパルス信号ＰｐｒおよびＰｎｘを供給するパルス信号供給回路の構成の一例を示す図であり、図２８と図３１の同一符号は同一の構成要素を示す。

このパルス信号供給回路は、第１の動作モードにおいて、クロック信号ＣＫ１に同期したパルス信号ＰｐｒをノードＴ３（第３のパルス入力ノード）およびノードＴ５（第５のパルス入力ノード）に供給し、パルス信号Ｐｐｒに応じたパルス信号がシフト段ＳＲ（Ｎ）から出力された後、クロック信号ＣＫ２に同期したパルス信号ＰｎｘをノードＴ４（第４のパルス入力ノード）およびノードＴ６（第６のパルス入力ノード）に供給する。他方、第２の動作モードにおいては、クロック信号ＣＫ２に同期したパルス信号ＰｐｒをノードＴ３（第３のパルス入力ノード）およびノードＴ５（第５のパルス入力ノード）に供給し、パルス信号Ｐｐｒに応じたパルス信号がシフト段ＳＲ（１）から出力された後、クロック信号ＣＫ１に同期したパルス信号ＰｎｘをノードＴ４（第４のパルス入力ノード）およびノードＴ６（第６のパルス入力ノード）に供給する。

上記のパルス信号供給回路は、例えば図３１に示すように、パルス信号Ｐｐｒおよびパルス信号Ｐｎｘに同期したパルス信号Ｐを入力するノードＴ１２（制御パルス入力ノード）と、パルス信号Ｐのスイッチングを行うパルス信号スイッチＰＳＷ３およびＰＳＷ４と、セレクタ回路Ｕ３とを有する。

パルス信号スイッチＰＳＷ３は、本発明の第３のパルス信号スイッチの一実施形態である。
パルス信号スイッチＰＳＷ４は、本発明の第４のパルス信号スイッチの一実施形態である。
セレクタ回路Ｕ３は、本発明のセレクタ回路の一実施形態である。

パルス信号スイッチＰＳＷ３は、共通に接続されたノードＴ３（第３のパルス入力ノード）およびノードＴ５（第５のパルス入力ノード）とノードＴ１２（制御パルス入力ノード）との間に接続されており、セレクタ回路Ｕ３において選択されたクロック信号（ＣＫ１またはＣＫ２）に応じてオンまたはオフする。
パルス信号スイッチＰＳＷ４は、共通に接続されたノードＴ４（第４のパルス入力ノード）およびノードＴ６（第６のパルス入力ノード）とノードＴ１２（制御パルス入力ノード）との間に接続されており、セレクタ回路Ｕ３において選択されたクロック信号（ＣＫ１またはＣＫ２）に応じてオンまたはオフする。

パルス信号スイッチＰＳＷ３およびＰＳＷ４は、例えば、先に説明した図２４に示すパルス信号スイッチと同様な構成を有する。
この場合、ｐ型ＭＯＳトランジスタＱｐ３１は、本発明の第５のスイッチ素子に相当し、ｐ型ＭＯＳトランジスタＱｐ３２は、本発明の第６のスイッチ素子に相当する。

セレクタ回路Ｕ３は、第１の動作モードにおいて、パルス信号スイッチＰＳＷ３にクロック信号ＣＫ１を入力するとともに、パルス信号スイッチＰＳＷ４にクロック信号ＣＫ２を入力し、第２の動作モードにおいて、パルス信号スイッチＰＳＷ３にクロック信号ＣＫ２を入力するとともに、パルス信号スイッチＰＳＷ４にクロック信号ＣＫ１を入力する。

セレクタ回路Ｕ３は、例えば図３１に示すように、４つのｐ型ＭＯＳトランジスタＱｐ４１〜Ｑｐ４４を有する。
ｐ型ＭＯＳトランジスタＱｐ４１は、クロック信号ＣＫ２が供給されるノードＴ１０と、パルス信号スイッチＰＳＷ４のクロック入力用のノードＴｃｋとの間に接続されており、ノードＴ７に入力される制御信号Ｄをそのゲートに入力する。
ｐ型ＭＯＳトランジスタＱｐ４２は、クロック信号ＣＫ２が供給されるノードＴ１０と、パルス信号スイッチＰＳＷ３のクロック入力用のノードＴｃｋとの間に接続されており、ノードＴ８に入力される制御信号ＸＤをそのゲートに入力する。
ｐ型ＭＯＳトランジスタＱｐ４３は、クロック信号ＣＫ１が供給されるノードＴ９と、パルス信号スイッチＰＳＷ３のクロック入力用のノードＴｃｋとの間に接続されており、ノードＴ７に入力される制御信号Ｄをそのゲートに入力する。
ｐ型ＭＯＳトランジスタＱｐ４４は、クロック信号ＣＫ１が供給されるノードＴ９と、パルス信号スイッチＰＳＷ４のクロック入力用のノードＴｃｋとの間に接続されており、ノードＴ８に入力される制御信号ＸＤをそのゲートに入力する。

第１の動作モードの場合、制御信号Ｄがローレベルになり、制御信号ＸＤがハイレベルになるため、ｐ型ＭＯＳトランジスタＱｐ４１およびＱｐ４３がオンし、ｐ型ＭＯＳトランジスタＱｐ４２およびＱｐ４４がオフする。これにより、パルス信号スイッチＰＳＷ３には、ｐ型ＭＯＳトランジスタＱｐ４３を介してクロック信号ＣＫ１が入力され、パルス信号スイッチＰＳＷ４には、ｐ型ＭＯＳトランジスタＱｐ４１を介してクロック信号ＣＫ２が入力される。
他方、第２の動作モードの場合、制御信号Ｄがハイレベルになり、制御信号ＸＤがローレベルになるため、ｐ型ＭＯＳトランジスタＱｐ４２およびＱｐ４４がオンし、ｐ型ＭＯＳトランジスタＱｐ４１およびＱｐ４３がオフする。これにより、パルス信号スイッチＰＳＷ３には、ｐ型ＭＯＳトランジスタＱｐ４２を介してクロック信号ＣＫ２が入力され、パルス信号スイッチＰＳＷ４には、ｐ型ＭＯＳトランジスタＱｐ４４を介してクロック信号ＣＫ１が入力される。

ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図３２および図３３を参照して説明する。

図３２は、本実施形態に係るシフトレジスタにおける第１の動作モード時の信号波形の例を示す図である。
図３２（Ａ）は、パルス信号Ｐの電圧波形を示す。
図３２（Ｂ）は、パルス信号Ｐｐｒの電圧波形を示す。
図３２（Ｃ）は、パルス信号Ｐｎｘの電圧波形を示す。
図３２（Ｄ）〜（Ｉ）の信号波形は、図１８（Ｃ）〜（Ｈ）の信号波形にそれぞれ対応する。

第１の動作モードの場合、パルス信号Ｐには、まずクロック信号ＣＫ１に同期したパルス成分が発生する（図３２（Ａ））。このパルス成分は、パルス信号スイッチＰＳＷ３およびＰＳＷ４の両方に入力されるが、第１の動作モードにおいてクロック信号ＣＫ１に同期してオンするのはパルス信号スイッチＰＳＷ３であるため、このパルス成分はパルス信号スイッチＰＳＷ３を通過し、パルス信号ＰｐｒとしてノードＴ３（第３のパルス入力ノード）およびノードＴ５（第５のパルス入力ノード）に入力される。
第１の動作モードにおいて、スイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２１（図２９）はオンし、スイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２２（図３０）はオフする。そのため、パルス信号Ｐｐｒは、ノードＴ３からスイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２１を介して、シフト段ＳＲ（１）の第１入力ノードＴｉ１に入力される。
これにより、以降は第１の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。

最後のシフト段ＳＲ（２ｎ）からパルス信号Ｏ（２ｎ）が出力されると、次にパルス信号Ｐには、クロック信号ＣＫ２に同期したパルス成分が発生する（図３２（Ａ））。第１の動作モードにおいてクロック信号ＣＫ２に同期してオンするのはパルス信号スイッチＰＳＷ４であるため、このパルス成分はパルス信号スイッチＰＳＷ４を通過し、パルス信号ＰｎｘとしてノードＴ４（第４のパルス入力ノード）およびノードＴ６（第６のパルス入力ノード）に入力される。
第１の動作モードにおいて、スイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２３（図２９）はオフし、スイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２４（図３０）はオンする。そのため、パルス信号Ｐｎｘは、ノードＴ６からスイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２４を介して、シフト段ＳＲ（２ｎ）の第２入力ノードＴｉ２に入力される。
これにより、第１の実施形態と同様にして、シフト段ＳＲ（２ｎ）の初期化が行われる。

図３３は、本実施形態に係るシフトレジスタにおける第２の動作モード時の信号波形の例を示す図である。
図３３（Ａ）は、パルス信号Ｐの電圧波形を示す。
図３３（Ｂ）は、パルス信号Ｐｐｒの電圧波形を示す。
図３３（Ｃ）は、パルス信号Ｐｎｘの電圧波形を示す。
図３３（Ｄ）〜（Ｉ）の信号波形は、図１８（Ｃ）〜（Ｈ）の信号波形にそれぞれ対応する。

第２の動作モードの場合、パルス信号Ｐには、まずクロック信号ＣＫ２に同期したパルス成分が発生する（図３３（Ａ））。第２の動作モードにおいてクロック信号ＣＫ２に同期してオンするのはパルス信号スイッチＰＳＷ３であるため、このパルス成分はパルス信号スイッチＰＳＷ３を通過し、パルス信号ＰｐｒとしてノードＴ３（第３のパルス入力ノード）およびノードＴ５（第５のパルス入力ノード）に入力される。
第２の動作モードにおいて、スイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２１（図２９）はオフし、スイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２２（図３０）はオンする。そのため、パルス信号Ｐｐｒは、ノードＴ５からスイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２２を介して、シフト段ＳＲ（２ｎ）の第１入力ノードＴｉ１に入力される。
これにより、以降は第１の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。

最後のシフト段ＳＲ（１）からパルス信号Ｏ（１）が出力されると、次にパルス信号Ｐには、クロック信号ＣＫ１に同期したパルス成分が発生する（図３２（Ａ））。第２の動作モードにおいてクロック信号ＣＫ１に同期してオンするのはパルス信号スイッチＰＳＷ４であるため、このパルス成分はパルス信号スイッチＰＳＷ４を通過し、パルス信号ＰｎｘとしてノードＴ４（第４のパルス入力ノード）およびノードＴ６（第６のパルス入力ノード）に入力される。
第２の動作モードにおいて、スイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２３（図２９）はオンし、スイッチ部ＳＷ（２ｎ）のｐ型ＭＯＳトランジスタＱｐ２４（図３０）はオフする。そのため、パルス信号Ｐｎｘは、ノードＴ４からスイッチ部ＳＷ（１）のｐ型ＭＯＳトランジスタＱｐ２３を介して、シフト段ＳＲ（１）の第２入力ノードＴｉ２に入力される。
これにより、第１の実施形態と同様にして、シフト段ＳＲ（１）の初期化が行われる。

以上説明したように、本実施形態に係るシフトレジスタにおいても、シフト動作の開始と終了を制御するために用いる２つのパルス信号Ｐｐｒ、Ｐｎｘを共通のパルス信号Ｐから分離して生成することができるため、これらの制御用パルス信号の生成に関わる回路を簡易化することができる。
また、パルス信号Ｐからパルス信号Ｐｐｒ、Ｐｎｘを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

上述した第２および第３の実施形態に係るシフトレジスタでは、共通化したパルス信号Ｐに含まれるパルス成分を分離して、２つのパルス信号（Ｐ＿ＵおよびＰ＿Ｂ、ＰｐｒおよびＰｎｘ）を生成している。この分離には、例えば図２４に示すようなスイッチを用いるが、寄生容量などの影響によって、本来は遮断すべきパルス成分が、スイッチの出力ノード（図２４の例ではノードＴｏ）へ僅かに漏れてしまう。製造バラツキ等の影響によりこの漏れ成分が大きくなると、誤ったタイミングでシフト動作を開始する可能性が高まり、動作が不安定化する。
そこで、本実施形態に係るシフトレジスタでは、このスイッチの漏れ成分による動作の不安定化を防止する回路を設ける。

図３４は、本実施形態に係るシフトレジスタの電圧供給回路Ｕ４を示す図である。
本実施形態に係るシフトレジスタは、先に述べた各実施形態と同様の構成に電圧供給回路Ｕ４を設けたものであるため、他のシフトレジスタの構成については説明を割愛する。

電圧供給回路Ｕ４は、共通化されたパルス信号Ｐに同期して、シフト段ＳＲ（１）の出力ノードＴｏおよびシフト段ＳＲ（Ｎ）の出力ノードＴｏにハイレベルの電圧ＶＤＤを供給する。
図３４の例において、電圧供給回路Ｕ４は、パルス信号Ｐを入力ノードＴｐ１と、シフト段ＳＲ（１）の出力ノードＴｏにハイレベルの電圧ＶＤＤを出力するノードＴｖ１と、シフト段ＳＲ（Ｎ）の出力ノードＴｏにハイレベルの電圧ＶＤＤを出力するノードＴｖ２とを有する。

図３５は、電圧供給回路Ｕ４の第１の構成例を示す図である。
図３５に示す電圧供給回路は、ｐ型ＭＯＳトランジスタＱｐ５１およびＱｐ５２を有する。

ｐ型ＭＯＳトランジスタＱｐ５１およびＱｐ５２は、ノードＴｐ１に入力されるパルス信号Ｐがローレベルの場合にオンし、ハイレベルの場合にオフするスイッチであり、そのオンのときにノードＴｖ１およびＴｖ２をそれぞれハイレベルに駆動する。
ｐ型ＭＯＳトランジスタＱｐ５１およびＱｐ５２のゲートはノードＴｐ１に接続され、そのソースは電圧ＶＤＤの供給線に接続される。ｐ型ＭＯＳトランジスタＱｐ５１のドレインはノードＴｖ１に接続され、ｐ型ＭＯＳトランジスタＱｐ５２のドレインはノードＴｖ２に接続される。

図３５に示す電圧供給回路Ｕ４によると、パルス信号Ｐがローレベルに変化した場合に、ｐ型ＭＯＳトランジスタＱｐ５１およびＱｐ５２がオンするため、シフト段ＳＲ（１）の出力ノードＴｏとシフト段ＳＲ（Ｎ）の出力ノードＴｏにそれぞれハイレベルの電圧ＶＤＤが供給される。

第１の動作モードにおいてシフト動作を終了する場合、パルス信号Ｐ中のクロック信号ＣＫ２に同期したパルス成分が、シフト段ＳＲ（Ｎ）の第２入力ノードＴｉ２に入力されるが、このとき先述したスイッチの漏れ成分が、シフト段ＳＲ（１）の第１入力ノードＴｉ１にも入力される。この漏れ成分によってシフト段ＳＲ（１）の出力ノードＴｏが大きく振動すると、シフト段ＳＲ（２）が第１の状態に遷移して、シフト動作が再び開始してしまう可能性がある。
そこで、パルス信号Ｐに同期してシフト段ＳＲ（１）の出力ノードＴｏをハイレベルに駆動することにより、シフト段ＳＲ（１）の出力ノードＴｏの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。
同様に、第２の動作モードにおいてシフト動作を終了する場合においても、パルス信号Ｐに同期してシフト段ＳＲ（Ｎ）の出力ノードＴｏをハイレベルに駆動することにより、スイッチの漏れ成分によるシフト段ＳＲ（Ｎ）の出力ノードＴｏの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。

なお、図３５に示す電圧供給回路Ｕ４を設けた場合、シフト動作の開始時と終了時において、シフト段ＳＲ（１）の出力ノードＴｏとシフト段ＳＲ（Ｎ）の出力ノードＴｏとが共にハイレベルに駆動されるが、シフト動作の開始時および終了時の既定の動作においてこれらの出力ノードＴｏは何れもハイレベルになるため、電圧供給回路Ｕ４によって更にハイレベルに駆動されても動作上の問題はない。

図３６は、電圧供給回路Ｕ４の第２の構成例を示す図である。
図３６に示す電圧供給回路は、ｐ型ＭＯＳトランジスタＱｐ５３，Ｑｐ５４，Ｑｐ５５を有する。

ｐ型ＭＯＳトランジスタＱｐ５３は、ノードＴｐ１に入力されるパルス信号Ｐがローレベルの場合にオンし、ハイレベルの場合にオフするスイッチであり、そのオンのときにノードＮ５をハイレベルに駆動する。
ｐ型ＭＯＳトランジスタＱｐ５３のゲートはノードＴｐ１に接続され、そのソースは電圧ＶＤＤの供給線に接続され、そのドレインはノードＮ５に接続される。

ｐ型ＭＯＳトランジスタＱｐ５４は、第１の動作モードにおいてオンし、第２の動作モードにおいてオフするスイッチであり、オンのときにノードＮ５をノードＴｖ１に接続する。
ｐ型ＭＯＳトランジスタＱｐ５４のゲートは制御信号Ｄを入力し、そのドレインはノードＮ５に接続され、そのソースはノードＴｖ１に接続される。

ｐ型ＭＯＳトランジスタＱｐ５５は、第２の動作モードにおいてオンし、第１の動作モードにおいてオフするスイッチであり、オンのときにノードＮ５をノードＴｖ２に接続する。
ｐ型ＭＯＳトランジスタＱｐ５５のゲートは制御信号ＸＤを入力し、そのドレインはノードＮ５に接続され、そのソースはノードＴｖ２に接続される。

図３５に示す電圧供給回路Ｕ４によると、第１の動作モードにおいてパルス信号Ｐがローレベルに変化した場合、ｐ型ＭＯＳトランジスタＱｐ５３およびＱｐ５４がオンするため、シフト段ＳＲ（１）の出力ノードＴｏにハイレベルの電圧ＶＤＤが供給される。また、第２の動作モードにおいてパルス信号Ｐがローレベルに変化した場合、ｐ型ＭＯＳトランジスタＱｐ５３およびＱｐ５５がオンするため、シフト段ＳＲ（Ｎ）の出力ノードＴｏにハイレベルの電圧ＶＤＤが供給される。
したがって、図３５に示す電圧供給回路Ｕ４を用いた場合でも、第１の動作モードにおけるシフト段ＳＲ（１）の出力ノードＴｏの電圧振動ならびに第２の動作モードにおけるシフト段ＳＲ（１）の出力ノードＴｏの電圧振動を抑制できるため、誤ったシフト動作の発生を防止可能である。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

上述の各実施形態において説明したシフトレジスタは、例えば液晶素子やＥＬ（electroluminescence）素子、 ＬＥＤ（light emitting diode）素子などを画素として用いる表示装置において、画素アレイ部の駆動を行う回路に適用することが可能である。

図３７は、本実施形態に係る表示装置の構成の一例を示す図である。
図３７に示す表示装置１０５は、画素アレイ部１０２と、垂直駆動回路１０３と、水平駆動回路１０４と、レベルシフト回路群１０６と、インバータ回路群１０７と、バッファ回路１０８〜１１１とを有する。

画素アレイ部１０２は、ｍ行ｎ列の行列状に配列された複数の画素１０１を含む。
例えば画素１０１が液晶素子の場合、画素アレイ部１０２は、２枚の透明な絶縁性基板（例えば、ガラス基板）に形成される。一方の基板には、画素アレイ部１０２のｍ行の走査線１１２（１１２−１〜１１２−ｍ）とｎ列の信号線１１３（１１３−１〜１１３−ｎ）とが格子状に形成される。２つの基板は、所定の間隙をもって対向配置され、その間隙部分に液晶層が保持される。液晶層を挟む２つの基板の一方には、不図示のバックライトによって光が照射される。走査線１１２と信号線１１３との交点部分には、画素１０１が形成される。

画素１０１は、例えば図３７に示すように、薄膜トランジスタＴＦＴと、液晶セルＬＣと、保持容量ＣＳとを有する。
薄膜トランジスタは、そのゲートが走査線１１２に接続され、そのソースが信号線１１３に接続される。
薄膜トランジスタＴＦＴのドレインには、液晶セルＬＣの一方の電極（画素電極）と保持容量ＣＳの一方の電極とが接続される。ここで、液晶セルＬＣは、画素トランジスタＴＦＴに接続される画素電極と、この画素電極が形成される基板の対向基板に形成される対向電極と、これらの電極に挟まれる液晶とを含んでいる。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共に、コモン線１１４に接続される。

垂直駆動回路１０３は、画素アレイ部１０２の各画素１０１を行単位で順次選択するための垂直走査パルス信号（φＶ１〜φＶｍ）を生成するシフトレジスタを有しており、垂直走査パルス信号によって選択された行の走査線１１２を駆動する。

図３８は、垂直駆動回路１０３の構成の一例を示す図である。
図３８に示す垂直駆動回路１０３は、シフトレジスタ１２１と、バッファ回路１２２−１〜１２２−ｍとを有する。
シフトレジスタ１２１は、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタ１２１は、垂直スタートパルス信号ＶＳＴが与えられると、これを２相の垂直クロック信号ＶＣＫおよびＸＶＣＫに同期して順次にシフトし、垂直走査パルス信号φＶ１〜φＶｍとして各シフト段から出力する。垂直走査パルス信号φＶ１〜φＶｍは、画素アレイ部１０２の各画素１０１を行単位で順次選択するための信号であり、バッファ回路１２２−１〜１２２−ｍを介して画素アレイ部１０２の走査線１２２−１〜１２２−ｍに与えられる。

水平駆動回路１０４は、垂直駆動回路１０３によって選択された行の各画素に映像信号を書き込む。

水平駆動回路１０４は、例えば、映像信号をシリアル伝送する映像信号線と、この映像信号線から映像信号を取り込むｎ個のラッチ回路と、各ラッチ回路に映像信号をサンプリングさせるためのサンプリング・パルス信号を生成するシフトレジスタとを有する。
ｎ個のラッチ回路は、ｎ列の信号線１１３（１１３−１〜１１３−ｎ）に接続されており、サンプリングした映像信号をそれぞれ信号線１１３に出力する。
シフトレジスタは、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタは、水平スタートパルス信号ＨＳＴが与えられると、これを２相の水平クロック信号ＨＣＫおよびＸＨＣＫに同期して順次にシフトし、各シフト段からサンプリング・パルス信号として出力する。

垂直駆動回路１０３および水平駆動回路１０４は、例えば、画素アレイ部１０２と共に、上述の絶縁性基板上に形成される。

レベルシフト回路群１０６は、表示装置１０５の外部から入力される低電圧振幅の信号（垂直スタートパルスＶＳＴ、垂直クロック信号ＶＣＫおよびｘＶＣＫ、水平スタートパルスＨＳＴ、水平クロック信号ＨＣＫおよびＸＨＣＫ）を、それぞれ高電圧振幅の信号にレベルシフトする。

バッファ回路群１０７は、レベルシフト回路群１０６においてレベルシフトされた各信号（ＶＳＴ、ＶＣＫ、ｘＶＣＫ、ＨＳＴ、ＨＣＫ、ＸＨＣＫ）をそれぞれ増幅する。
バッファ回路群１０７において増幅された垂直スタートパルス信号ＶＳＴは、垂直駆動回路１０５に入力される。
バッファ回路群１０７において増幅された垂直クロック信号ＶＣＫおよびＸＶＣＫは、バッファ回路１０８および１０９において更に増幅された後、垂直駆動回路１０３に入力される。
バッファ回路群１０７において増幅された水平スタートパルス信号ＨＳＴは、水平駆動回路１０４に入力される。
バッファ回路群１０７において増幅された水平クロック信号ＨＣＫおよびＸＨＣＫは、バッファ回路１１０および１１１において更に増幅された後、水平駆動回路１０４に入力される。

上述した構成を有する本実施形態に係る表示装置によれば、例えば、画素アレイ部１０２の各画素１０１を行単位で順次選択するための垂直走査パルス信号φＶ１〜φＶｍを生成するために、先の各実施形態で述べたシフトレジスタが用いられる。また、垂直駆動回路１０３によって選択された行の各画素の映像信号をサンプリングするためのパルス信号を生成するために、上述の各実施形態で説明したシフトレジスタが用いられる。
したがって、単一導電型のトランジスタで構成可能なシフトレジスタを用いることによって製造プロセスを簡易化できるとともに、シフトレジスタのシフト方向を変更することによって、画面表示を上下方向や左右方向に任意に反転することができる。

以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

図３および図５に示すシフト段においては、ｐ型ＭＯＳトランジスタＱｐ１のドレインとソースとの間にキャパシタＣ２を接続する例を示しているが、本発明はこれに限定されない。ｐ型ＭＯＳトランジスタＱｐ１のドレインとソースとの間の寄生容量が十分大きい場合には、キャパシタＣ２を省略しても良い。

一方、図１３、図２９、図３０に示すスイッチ部においては、ｐ型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２４のドレインとゲートとの間に存在する寄生容量を使ってブートストラップ動作を実現しているが、本発明はこの例に限定されない。この寄生容量が小さい場合には、これらのトランジスタのドレインとゲート間にキャパシタを付加して、ブートストラップ動作が確実に行われるようにしても良い。
同様に、図２４に示すパルス信号スイッチでは、ｐ型ＭＯＳトランジスタＱｐ３１のドレインとゲートとの間に存在する寄生容量を使ってブートストラップ動作を実現している、この寄生容量が小さい場合には、ｐ型ＭＯＳトランジスタＱｐ３１のドレインとゲート間にキャパシタを付加して、ブートストラップ動作が確実に行われるようにしても良い。

図３１に示すセレクタ回路には、それぞれ１つのトランジスタで構成される４つのスイッチが含まれているが、この４つのスイッチには、図２４に示すようなブートストラップ動作を行うスイッチを用いても良い。

上述の各実施形態では、回路を構成するＭＯＳトランジスタの導電型がｐ型に統一される例を挙げているが、これに限らず、ｎ型に統一されていても良い。

図３９は、図５に示すシフト段ＳＲ（ｊ）と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。
図３９に示すシフト段ＳＲ（ｊ）では、図５に示すシフト段ＳＲ（ｊ）におけるｐ型ＭＯＳトランジスタＱｐ１〜Ｑｐ１３がｎ型ＭＯＳトランジスタＱｎ１〜Ｑｎ１３に置き換えられるとともに、電圧ＶＤＤの供給線と電圧ＶＳＳの供給線とが交換されている。

図４０は、図１３に示すスイッチ部ＳＷ（ｊ）と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。
図４０に示すスイッチ部ＳＷ（ｊ）では、図１３に示すスイッチ部ＳＷ（ｊ）におけるｐ型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２８がｎ型ＭＯＳトランジスタＱｎ２１〜Ｑｎ２８に置き換えられるとともに、電圧ＶＤＤの供給線と電圧ＶＳＳの供給線とが交換されている。

図４１は、図２４に示すパルス信号スイッチと等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。
図４１（Ａ）に示すパルス信号スイッチでは、図２４に示すパルス信号スイッチにおけるｐ型ＭＯＳトランジスタＱｐ３１およびＱｐ３２がｎ型ＭＯＳトランジスタＱｎ３１およびＱｎ３２に置き換えられるとともに、電圧ＶＤＤの供給線と電圧ＶＳＳの供給線とが交換されている。

図４２は、図３５に示す電圧供給回路Ｕ４と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。
図４２に示す電圧供給回路Ｕ４では、図３５に示す電圧供給回路Ｕ４におけるｐ型ＭＯＳトランジスタＱｐ５１およびＱｐ５２がｎ型ＭＯＳトランジスタＱｎ５１およびＱｎ５２に置き換えられるとともに、電圧ＶＤＤの供給線と電圧ＶＳＳの供給線とが交換されている。

図４３は、図３９〜図４２に示す各回路を用いて構成されるシフトレジスタにおける、第１の動作モード時の信号波形の一例を示す図である。
図４３（Ａ）〜（Ｉ）に示す信号波形は、図２６（Ａ）〜（Ｉ）に示す信号波形に対応する。両者の電圧波形は、一方の波形の電圧ＶＤＤと電圧ＶＳＳとを逆転させることにより、互いに等しくなる。

上述の実施形態では、スイッチ素子としてＭＯＳトランジスタを用いているが、これに限らず、他の種々のトランジスタ（例えばバイポーラトランジスタなど）を用いても本発明の回路は構成可能である。

図３７に示す構成例では、垂直スタートパルス信号ＶＳＴ、垂直クロック信号ＶＣＫおよびＸＶＣＫ、水平スタートパルス信号ＨＳＴ、水平クロック信号ＨＣＫおよびＸＨＣＫを、それぞれ表示装置１０５の外部から入力しているが、本発明はこれに限定されない。例えば、これらの信号の一部もしくは全部を生成するタイミングジェネレータを、表示装置１０５に内蔵させても良い。
この場合、垂直スタートパルス信号ＶＳＴおよび水平スタートパルス信号ＨＳＴについては、このタイミングジェネレータから垂直駆動回路１０３および水平駆動回路１０４に直接に与え、垂直クロックパルスＶＣＫおよびＸＶＣＫならびに水平クロックパルスＨＣＫおよびＸＨＣＫについては、バッファ回路１０８〜１１１を介して垂直駆動回路１０３および水平駆動回路１０４に与えても良い。

上述した第５の実施形態では、第１〜第５の実施形態に係るシフトレジスタ回路を垂直駆動回路１０３および水平駆動回路１０４に設ける例を挙げているが、これに限らず、何れか一方の駆動回路に本発明のシフトレジスタを設けても良い。

また、第５の実施形態では、画素１０１として液晶素子を用いる例を挙げているが、本発明はこれに限定されない。例えばＥＬ素子やＬＥＤ素子などを画素として用いる種々の表示装置にも本発明は適用可能である。
また、本発明のシフトレジスタは、表示装置の駆動回路に用いるシフトレジスタに限定されるものではない。例えば、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタに、本発明のシフトレジスタを適用しても良い。
また、画素を選択するための回路に限らず、順次にシフトするパルス信号が必要な他の種々の装置に、本発明のシフトレジスタは広く適用可能である。

本発明の実施形態に係るシフトレジスタの主要部の構成例を示す第１の図である。 本発明の実施形態に係るシフトレジスタの主要部の構成例を示す第２の図である。 シフト段の第１の構成例を示す図である。 図３に示すシフト段における各部の信号波形の一例を示す図である。 シフト段の第２の構成例を示す図である。 図５に示すシフト段における各部の信号波形の一例を示す図である。 スイッチ部の第１の構成例を示す図である。 図７に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。 図７に示すスイッチ部において、動作モードの制御信号をローレベルの電圧より更にトランジスタのしきい電圧だけ低く設定する場合の信号波形の例を示す図である。 図７に示すスイッチ部においてスイッチとして用いられているｐ型ＭＯＳトランジスタの１つを抜き出して示した図である。 図１０に示すｐ型ＭＯＳトランジスタのゲートにローレベルの電圧を供給した場合において、このｐ型ＭＯＳトランジスタを伝播するパルス信号の波形の例を示す図である。 図１０に示すｐ型ＭＯＳトランジスタのゲートに、ローレベルの電圧より更にトランジスタのしきい電圧だけ低い電圧を供給した場合において、このｐ型ＭＯＳトランジスタを伝播するパルス信号の波形の例を示す図である。 スイッチ部の第２の構成例を示す図である。 図１３に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。 図１３に示すスイッチ部においてスイッチとして用いられている回路の１つを抜き出して示した図である。 図１５に示すスイッチにおける各部の信号波形の一例を示す。 第１の実施形態に係るシフトレジスタにおける、制御パルス信号生成回路およびクロック信号生成回路の一例を示す図である。 第１の実施形態に係るシフトレジスタにおいて、シフト段の段数Ｎが偶数の場合における、第１の動作モード時の信号波形の例を示す図である。 第１の実施形態に係るシフトレジスタにおいて、シフト段の段数Ｎが偶数の場合における、第２の動作モード時の信号波形の例を示す図である。 第１の実施形態に係るシフトレジスタにおいて、シフト段の段数Ｎが奇数の場合における、第１の動作モード時の信号波形の例を示す図である。 第１の実施形態に係るシフトレジスタにおいて、シフト段の段数Ｎが奇数の場合における、第２の動作モード時の信号波形の例を示す図である。 シフト動作の開始および終了の制御を行うパルス信号を共通化することについて説明するための図である。 第２の実施形態に係るシフトレジスタにおける、パルス信号供給回路の構成の一例を示す図である。 図２３に示すパルス信号供給回路における、パルス信号スイッチの構成の一例を示す図である。 第２の実施形態に係るシフトレジスタにおける、制御パルス信号生成回路の一例を示す図である。 第２の実施形態に係るシフトレジスタにおける、第１の動作モード時の信号波形の例を示す図である。 第２の実施形態に係るシフトレジスタにおける、第２の動作モード時の信号波形の例を示す図である。 第３の実施形態に係るシフトレジスタの主要部の構成例を示す図である。 図２８に示すシフトレジスタにおける、第１段のシフト段に対応したスイッチ部の構成の一例を示す図である。 図２８に示すシフトレジスタにおける、第Ｎ段のシフト段に対応したスイッチ部の構成の一例を示す図である。 第３の実施形態に係るシフトレジスタにおける、パルス信号供給回路の構成の一例を示す図である。 第３の実施形態に係るシフトレジスタにおける、第１の動作モード時の信号波形の例を示す図である。 第３の実施形態に係るシフトレジスタにおける、第２の動作モード時の信号波形の例を示す図である。 第４の実施形態に係るシフトレジスタにおける、電圧供給回路の一例を示す図である。 電圧供給回路の第１の構成例を示す図である。 電圧供給回路の第２の構成例を示す図である。 第５の実施形態に係る表示装置の構成の一例を示す図である。 図３７に示す表示装置における、垂直駆動回路の構成の一例を示す図である。 図５に示すシフト段と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。 図１３に示すスイッチ部と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。 図２４に示すパルス信号スイッチと等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。 図３５に示す電圧供給回路と等価な回路をｎ型ＭＯＳトランジスタで構成した例を示す図である。 図３９〜図４２に示す各回路を用いて構成されるシフトレジスタにおける、第１の動作モード時の信号波形の一例を示す図である。

符号の説明

ＳＲ（１）〜ＳＲ（Ｎ）…シフト段、ＳＷ（１）〜ＳＷ（Ｎ）…スイッチ部、Ｕ１，Ｕ１Ａ…制御パルス信号生成回路、Ｕ２…クロック信号生成回路、Ｕ３…セレクタ回路、Ｕ４…電圧供給回路、ＰＳＷ１〜ＰＳＷ４…パルス信号スイッチ、Ｔ１〜Ｔ６…制御パルス信号の入力ノード、Ｔｉ１…シフト段の第１入力ノード、Ｔｉ２…シフト段の第２入力ノード、Ｔｏ…シフト段の出力ノード、Ｑｐ１〜Ｑｐ１３，Ｑｐ２１〜Ｑｐ２８，Ｑｐ３１，Ｑｐ３２，Ｑｐ４１〜Ｑｐ４４，Ｑｐ５１〜Ｑｐ５５…ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ１３，Ｑｎ２１〜Ｑｎ２８，Ｑｎ３１，Ｑｎ３２，Ｑｎ５１，Ｑｎ５２…ｎ型ＭＯＳトランジスタ、１０１…画素、１０２…画素アレイ部、１０３…垂直駆動回路、１０４…水平駆動回路、１０５…表示装置。

Claims (29)

1. 各々が第１入力ノード、第２入力ノードおよび出力ノードを有し、当該第１入力ノードにパルス信号が入力された場合に第１の状態、当該第２入力ノードにパルス信号が入力された場合に第２の状態となり、当該第１の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第２の状態において、上記パルス信号の出力を停止するシフト段を、Ｎ個（Ｎは１より大きい整数を示す）縦続に接続した回路と、
   上記縦続接続されたシフト段の第１段から第Ｎ段へパルス信号を伝送する第１の動作モードにおいて、第ｉ段（ｉは１から（Ｎ−１）までの各整数を示す）のシフト段の出力ノードを第（ｉ＋１）段のシフト段の第１入力ノードに接続するとともに、当該第（ｉ＋１）段のシフト段の出力ノードを当該第ｉ段のシフト段の第２入力ノードに接続し、上記縦続接続されたシフト段の第Ｎ段から第１段へパルス信号を伝送する第２の動作モードにおいて、第（ｉ＋１）段のシフト段の出力ノードを第ｉ段のシフト段の第１入力ノードに接続し、当該第ｉ段のシフト段の出力ノードを当該第（ｉ＋１）段のシフト段の第２入力ノードに接続するスイッチ回路とを有する、
   シフトレジスタ。
2. 上記シフト段は、
   上記第１入力ノードにパルス信号が入力された場合、第１ノードに第１論理値の信号を出力し、第２ノードの出力信号の論理を反転し、上記第２入力ノードにパルス信号が入力された場合、上記第２ノードに上記第１論理値の信号を出力し、上記第１ノードの出力信号の論理を反転する論理回路と、
   上記第１ノードの信号が上記第１論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第２ノードの信号が上記第１論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路と
   を含む、
   請求項１に記載のシフトレジスタ
3. 偶数段のシフト段には第１のクロック信号が共通に入力され、
   奇数段のシフト段には当該第１のクロック信号に対して位相がずれた第２のクロック信号が共通に入力される、
   請求項１に記載のシフトレジスタ。
4. 上記スイッチ回路は、
   上記第１段のシフト段に供給されるパルス信号を入力する第１のパルス入力ノードと、
   上記第Ｎ段のシフト段に供給されるパルス信号を入力する第２のパルス入力ノードと、
   上記Ｎ段のシフト段に対応するＮ個のスイッチ部と
   を含み、
   第ｊ段（ｊは１からＮまでの各整数を示す）のシフト段に対応するスイッチ部は、
   第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、
   第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第２のスイッチと、
   第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第３のスイッチと、
   第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第４のスイッチと
   を含む、
   請求項１に記載のシフトレジスタ。
5. 上記第１のスイッチ、上記第２のスイッチ、上記第３のスイッチおよび上記第４のスイッチは、
   上記パルス信号を入力する第１端子と、上記パルス信号を出力する第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第１スイッチ素子と、
   上記第１スイッチ素子の制御端子と第１端子との間に接続される第１キャパシタと、
   上記第１スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
   上記駆動入力ノードと上記第１スイッチ素子の制御端子との間に接続され、上記第１スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第１スイッチ素子の制御端子の電圧が第１の電圧と第２の電圧との間の所定のしきい値に対して当該第１の電圧側にある場合にオンし、当該しきい値に対して当該第２の電圧側にある場合にオフする第２スイッチ素子と
   をそれぞれ含んでおり、
   上記パルス信号は、非パルス期間において上記第１の電圧を有し、パルス期間において上記第１の電圧から上記第２の電圧へ変化する、
   請求項４に記載のシフトレジスタ。
6. 上記第１スイッチ素子および上記第２スイッチ素子は、同一の導電型を持つトランジスタを含む、
   請求項５に記載のシフトレジスタ。
7. 上記第１スイッチ素子および上記第２スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
   上記第１キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
   請求項５に記載のシフトレジスタ。
8. 上記シフト段に含まれるトランジスタは、上記第１スイッチ素子および上記第２スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ、
   請求項６に記載のシフトレジスタ。
9. 上記シフト段は、
   第１ノードおよび第２ノードと、
   上記クロック信号を供給する配線と上記出力ノードとの間に接続され、上記第１ノードが上記第１の電圧の場合にオフし、上記第２の電圧の場合にオンする第１トランジスタと、
   上記クロック信号を供給する配線と上記第１ノードとの間に接続される第２キャパシタと、
   上記第１の電圧を供給する配線と上記出力ノードとの間に接続され、上記第２ノードが上記第１の電圧の場合にオフし、上記第２の電圧の場合にオンする第２トランジスタと、
   上記第１入力ノードが上記第２の電圧の場合において、上記第１のノードの電圧が上記第１の電圧と上記第２の電圧との間の所定のしきい値に対して上記第１電圧側にある場合にオンし、上記第２の電圧側にある場合にオフし、当該オンのときに上記第１ノードを上記第２の電圧に駆動する第３トランジスタと、
   上記第１入力ノードが上記第２の電圧の場合にオンし、当該オンのときに上記第２ノードを上記第１の電圧に駆動する第４トランジスタと、
   上記第２入力ノードが上記第２の電圧の場合にオンし、当該オンのときに上記第２ノードを上記第２の電圧に駆動する第５トランジスタと、
   上記第２入力ノードが上記第２の電圧の場合にオンし、当該オンのときに上記第１ノードを上記第１の電圧に駆動する第６トランジスタと
   を含み、
   上記第１のクロック信号および上記第２のクロック信号は、上記第１の電圧と上記第２の電圧とを周期的に繰り返し、一方のクロック信号が上記第２の電圧を有するときに他方のクロック信号が上記第１の電圧を有する、
   請求項８に記載のシフトレジスタ。
10. 上記シフト段、上記第１スイッチ素子および上記第２スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
    上記第１キャパシタおよび上記第２キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
    請求項９に記載のシフトレジスタ。
11. 上記縦続接続されたシフト段の段数Ｎは偶数であり、
    上記第１の動作モードにおいて、上記第１のクロック信号に同期した開始パルス信号を上記第１のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第Ｎ段のシフト段から出力された後、上記第２のクロック信号に同期した終了パルス信号を上記第２のパルス入力ノードに供給し、上記第２の動作モードにおいては、上記第２のクロック信号に同期した開始パルス信号を上記第２のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第１段のシフト段から出力された後、上記第１のクロック信号に同期した終了パルス信号を上記第１のパルス入力ノードに供給するパルス信号供給回路を有する、
    請求項４に記載のシフトレジスタ。
12. 上記パルス信号供給回路は、
    上記開始パルス信号および上記終了パルス信号に同期した制御パルス信号を入力する制御パルス入力ノードと、
    上記制御パルス入力ノードと上記第１のパルス入力ノードとの間に接続され、上記第１のクロック信号に応じてオンまたはオフする第１のパルス信号スイッチと、
    上記制御パルス入力ノードと上記第２のパルス入力ノードとの間に接続され、上記第２のクロック信号に応じてオンまたはオフする第２のパルス信号スイッチとを含む、
    請求項１１に記載のシフトレジスタ。
13. 上記第１のパルス信号スイッチおよび上記第２のパルス信号スイッチは、
    上記制御パルス入力ノードからパルス信号を入力する第１端子と、当該パルス信号を出力する第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第３スイッチ素子と、
    上記第３スイッチ素子の制御端子と第１端子との間に接続される第３キャパシタと、
    上記第３スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
    上記駆動入力ノードと上記第３スイッチ素子の制御端子との間に接続され、上記第３スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第３スイッチ素子の制御端子の電圧が第１の電圧と第２の電圧との間の所定のしきい値に対して当該第１の電圧側にある場合にオンし、当該しきい値に対して当該第２の電圧側にある場合にオフする第４スイッチ素子と
    をそれぞれ含んでおり、
    上記第１のパルス信号スイッチは、上記駆動入力ノードに上記第１のクロック信号を入力し、
    上記第２のパルス信号スイッチは、上記駆動入力ノードに上記第２のクロック信号を入力し、
    上記制御パルス信号は、非パルス期間において上記第１の電圧を有し、パルス期間において上記第１の電圧から上記第２の電圧へ変化する、
    請求項１２に記載のシフトレジスタ。
14. 上記第３スイッチ素子および上記第４スイッチ素子は、同一の導電型を持つトランジスタを含む、
    請求項１３に記載のシフトレジスタ。
15. 上記第３スイッチ素子および上記第４スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
    上記第３キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
    請求項１３に記載のシフトレジスタ。
16. 上記制御パルス信号に同期して、上記第１段のシフト段の出力ノードおよび上記第Ｎ段のシフト段の出力ノードに上記第１の電圧を供給する電圧供給回路を有する、
    請求項１３に記載のシフトレジスタ。
17. 上記第１のパルス入力ノードは、第３のパルス入力ノードと第４のパルス入力ノードとを含み、
    上記第２のパルス入力ノードは、第５のパルス入力ノードと第６のパルス入力ノードとを含み、
    上記第１段のシフト段に対応するスイッチ部において、上記第１のスイッチは、上記第３のパルス入力ノードと上記第１段のシフト段の第１入力ノードとの間に接続され、上記第３のスイッチは、上記第４のパルス入力ノードと上記第１段のシフト段の第２入力ノードとの間に接続され、
    上記第Ｎ段のシフト段に対応するスイッチ部において、上記第２のスイッチは、上記第５のパルス入力ノードと上記第Ｎ段のシフト段の第１入力ノードとの間に接続され、上記第４のスイッチは、上記第６のパルス入力ノードと上記第Ｎ段のシフト段の第２入力ノードとの間に接続され、
    上記パルス信号供給回路は、上記第１の動作モードにおいて、上記第１のクロック信号に同期した開始パルス信号を上記第３のパルス入力ノードおよび上記第５のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第Ｎ段のシフト段から出力された後、上記第２のクロック信号に同期した終了パルス信号を上記第４のパルス入力ノードおよび上記第６のパルス入力ノードに供給し、上記第２の動作モードにおいては、上記第２のクロック信号に同期した開始パルス信号を上記第３のパルス入力ノードおよび上記第５のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第１段のシフト段から出力された後、上記第１のクロック信号に同期した終了パルス信号を上記第４のパルス入力ノードおよび上記第６のパルス入力ノードに供給する、
    請求項１１に記載のシフトレジスタ。
18. 上記パルス信号供給回路は、
    上記開始パルス信号および上記終了パルス信号に同期した制御パルス信号を入力する制御パルス入力ノードと、
    共通に接続された上記第３のパルス入力ノードおよび上記第５のパルス入力ノードと上記制御パルス入力ノードとの間に接続され、入力されるクロック信号に応じてオンまたはオフする第３のパルス信号スイッチと、
    共通に接続された上記第４のパルス入力ノードおよび上記第６のパルス入力ノードと上記制御パルス入力ノードとの間に接続され、入力されるクロック信号に応じてオンまたはオフする第４のパルス信号スイッチと、
    上記第１の動作モードにおいて、上記第３のパルス信号スイッチに上記第１のクロック信号を入力するとともに、上記第４のパルス信号スイッチに上記第２のクロック信号を入力し、上記第２の動作モードにおいて、上記第３のパルス信号スイッチに上記第２のクロック信号を入力するとともに、上記第４のパルス信号スイッチに上記第１のクロック信号を入力するセレクタ回路と
    を含む、
    請求項１７に記載のシフトレジスタ。
19. 上記第３のパルス信号スイッチおよび上記第４のパルス信号スイッチは、
    上記制御パルス入力ノードからのパルス信号を入力する第１端子と、当該パルス信号を出力する第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第５スイッチ素子と、
    上記第５スイッチ素子の制御端子と第１端子との間に接続される第４キャパシタと、
    上記第５スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
    上記駆動入力ノードと上記第５スイッチ素子の制御端子との間に接続され、上記第５スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第５スイッチ素子の制御端子の電圧が第１の電圧と第２の電圧との間の所定のしきい値に対して当該第１の電圧側にある場合にオンし、当該しきい値に対して当該第２の電圧側にある場合にオフする第６スイッチ素子と
    をそれぞれ含んでおり、
    上記第３のパルス信号スイッチおよび上記第４のパルス信号スイッチは、上記セレクタ回路において選択されたクロック信号をその駆動入力ノードにそれぞれ入力し、
    上記制御パルス信号は、非パルス期間において上記第１の電圧を有し、パルス期間において上記第１の電圧から上記第２の電圧へ変化する、
    請求項１８に記載のシフトレジスタ。
20. 上記第５スイッチ素子および上記第６スイッチ素子は、同一の導電型を持つトランジスタを含む、
    請求項１９に記載のシフトレジスタ。
21. 上記第５スイッチ素子および上記第６スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
    上記第４キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
    請求項１９に記載のシフトレジスタ。
22. 上記制御パルス信号に同期して、上記第１段のシフト段の出力ノードおよび上記第Ｎ段のシフト段の出力ノードに上記第１の電圧を供給する電圧供給回路を有する、
    請求項１９に記載のシフトレジスタ。
23. 上記電圧供給回路は、上記第１の動作モードにおいて、上記第１段のシフト段の出力ノードに上記第１の電圧を供給し、上記第２の動作モードにおいて、上記第Ｎ段のシフト段の出力ノードに上記第１の電圧を供給する、
    請求項２２に記載のシフトレジスタ。
24. 行列状に配列された複数の画素を含む画素アレイ部と、
    上記画素アレイ部の各行および／または各列を順次に選択するパルス信号を生成するシフトレジスタを含み、当該パルス信号によって選択された上記画素アレイ部の行および／または列の画素を駆動する駆動回路と
    を有し、
    上記シフトレジスタは、
    各々が第１入力ノード、第２入力ノードおよび出力ノードを有し、当該第１入力ノードにパルス信号が入力された場合に第１の状態、当該第２入力ノードにパルス信号が入力された場合に第２の状態となり、当該第１の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第２の状態において、上記パルス信号の出力を停止するシフト段を、Ｎ個（Ｎは１より大きい整数を示す）縦続に接続した回路と、
    上記縦続接続されたシフト段の第１段から第Ｎ段へパルス信号を伝送する第１の動作モードにおいて、第ｉ段（ｉは１から（Ｎ−１）までの各整数を示す）のシフト段の出力ノードを第（ｉ＋１）段のシフト段の第１入力ノードに接続するとともに、当該第（ｉ＋１）段のシフト段の出力ノードを当該第ｉ段のシフト段の第２入力ノードに接続し、上記縦続接続されたシフト段の第Ｎ段から第１段へパルス信号を伝送する第２の動作モードにおいて、第（ｉ＋１）段のシフト段の出力ノードを第ｉ段のシフト段の第１入力ノードに接続し、当該第ｉ段のシフト段の出力ノードを当該第（ｉ＋１）段のシフト段の第２入力ノードに接続するスイッチ回路と
    を有する、
    表示装置。
25. 上記シフト段は、
    上記第１入力ノードにパルス信号が入力された場合、第１ノードに第１論理値の信号を出力し、第２ノードの出力信号の論理を反転し、上記第２入力ノードにパルス信号が入力された場合、上記第２ノードに上記第１論理値の信号を出力し、上記第１ノードの出力信号の論理を反転する論理回路と、
    上記第１ノードの信号が上記第１論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第２ノードの信号が上記第１論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路と
    を含む、
    請求項２４に記載の表示装置。
26. 偶数段のシフト段には第１のクロック信号が共通に入力され、
    奇数段のシフト段には当該第１のクロック信号に対して位相がずれた第２のクロック信号が共通に入力される、
    請求項２４に記載の表示装置。
27. 上記スイッチ回路は、
    上記第１段のシフト段に供給されるパルス信号を入力する第１のパルス入力ノードと、
    上記第Ｎ段のシフト段に供給されるパルス信号を入力する第２のパルス入力ノードと、
    上記Ｎ段のシフト段に対応するＮ個のスイッチ部と
    を含み、
    第ｊ段（ｊは１からＮまでの各整数を示す）のシフト段に対応するスイッチ部は、
    第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、
    第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第１入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第２のスイッチと、
    第（ｊ−１）段のシフト段の出力ノード（ｊが１の場合には上記第１のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第３のスイッチと、
    第（ｊ＋１）段のシフト段の出力ノード（ｊがＮの場合には上記第２のパルス入力ノード）と上記第ｊ段のシフト段の第２入力ノードとの間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第４のスイッチと
    を含む、
    請求項２４に記載の表示装置。
28. 上記第１のスイッチ、上記第２のスイッチ、上記第３のスイッチおよび上記第４のスイッチは、
    上記パルス信号を入力する第１端子と、上記パルス信号を出力する第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第１スイッチ素子と、
    上記第１スイッチ素子の制御端子と第１端子との間に接続される第１キャパシタと、
    上記第１スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
    上記駆動入力ノードと上記第１スイッチ素子の制御端子との間に接続され、上記第１スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第１スイッチ素子の制御端子の電圧が第１の電圧と第２の電圧との間の所定のしきい値に対して当該第１の電圧側にある場合にオンし、当該しきい値に対して当該第２の電圧側にある場合にオフする第２スイッチ素子と
    をそれぞれ含んでおり、
    上記パルス信号は、非パルス期間において上記第１の電圧を有し、パルス期間において上記第１の電圧から上記第２の電圧へ変化する、
    請求項２７に記載の表示装置。
29. 上記第１スイッチ素子および上記第２スイッチ素子は、同一の導電型を持つトランジスタを含み、
    上記シフト段に含まれるトランジスタは、上記第１スイッチ素子および上記第２スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ、
    請求項２８に記載の表示装置。
    

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