CN102073008B

CN102073008B - 片上时钟不确定性的测量电路装置及***

Info

Publication number: CN102073008B
Application number: CN 201010534782
Authority: CN
Inventors: 于航; 杨旭
Original assignee: Loongson Technology Corp Ltd
Current assignee: Loongson Technology Corp Ltd
Priority date: 2010-11-08
Filing date: 2010-11-08
Publication date: 2013-05-01
Anticipated expiration: 2030-11-08
Also published as: CN102073008A

Abstract

本发明提供一种片上时钟不确定性的测量电路装置，包括延迟电路和检测单元；延迟电路包括粗调电路和细调电路；来自片上同一时间源的两个不同测量点的两路待测时钟信号A和时钟信号B；经过粗调电路对时钟信号A和时钟信号B粗调延迟后，细调电路对粗调后的时钟信号A和时钟信号B进行细调延迟；检测单元对经细调后的时钟信号A和时钟信号B的相位进行检测；在细调后的时钟信号A和时钟信号B相位相同时，计算得到时钟信号A和时钟信号B的时钟偏差。本发明还提供一种包括上述测量电路装置的测量***，还包括标尺电路。本发明采用一种复合非线性延迟线来对时钟偏差甚至时钟抖动进行片上测量，测量精度高，所需数据量小。

Description

片上时钟不确定性的测量电路装置及***

技术领域

本发明涉及芯片时钟不确定性的测量技术领域，特别是涉及一种微处理器的能够测量出时钟偏差甚至时钟抖动的片上测量电路装置及***。

背景技术

现在计算机很多时候需要使用时钟，例如，确保许多操作按照正确顺序发生或同步发生。因此，时钟自身接近同步地工作是很重要的。典型地，两个时钟通常不是理想同步的，并且时钟之间存在定时差异。另外，两个时钟之间定时差异随着时间而变化。时钟定时差异的这种变化被称为时钟相位差或时钟偏差(clock skew)。许多计算机定时协议需要如两个时钟之间的时间偏差的信息。

片上测量时钟的不确定性(On-Chip Clock Uncertainty Measurement)***适合于处理大量的数据，同时这种可测性设计更适用于测试性芯片和大规模生产。

如图1所示，现有的片上测量时钟的不确定性***包括有由国际商业机器公司(International Business Machines Corporation，IBM公司)基于时间数字转换器(Time-to-Digital Conver ter，TDC)原理设计的SKITTER电路，其是目前应用较为广泛的片上测量时钟的不确定性***。

该SKITTER电路包含两条由相同低扇出负载的反相器(INV)组成的延迟线(DelayLine，DL)，该延迟线足够长以保证在工作频率最低时依然可以容纳至少一个周期的时钟延迟；然后利用相对的时钟通过D类型触发器(D type flip-flop，DFF)对延迟线采样，采样结果送入扫描链(Scan Chain)，得到如图2所示的扫描结果，以备后续数据分析及操作。

该SKITTER电路对于单独一组时钟数据分析，进行若干个周期的数据累计，若时钟周期出现长短变化的情况，则说明检测到了电路中的时钟抖动(jitter)，其大小可以通过反相器(INV)的延迟和跳动级数计算得出。对于两组时钟数据同时分析，若两个时钟的相同周期沿存在相位差，说明它们之间存在时钟偏差(skew)，其大小也可以通过反相器(INV)的延迟和相差的级数计算得出。

在IBM的设计中SKITTER电路一共有128级反相器(INV)，每级的延迟为5-8皮秒(picosecond，PS)，这也是该电路的测量精度。由此可以看出，该电路的测量精度会受到工艺的制约。

为了提高测量精度而提出了一种新的电路结构：游标延迟线(Vernier Delay Line，VDL)，如图3所示，组成两条延迟线的反相器(INV)延迟不同，设差值为τ，那么一个时钟信号通过一条延迟线对另一时钟信号采样，每一次采样都会有一个大小等于τ的微小延迟差的积累，类似于游标卡尺的原理。若两时钟信号之间的时钟偏差(skew)为Tskew，那么延迟线的长度应至少为Tskew/τ，由此看出该电路规模过大。另外由于工艺、电压和温度偏差(Process，Voltage and Temperature Variation，PVT)等因素的影响，分立的反相器(INV)之间存在一定的性能偏差，会使测量精度存在PS量级的误差，因此该电路在实际应用中很难起到理想的效果。

也有人曾提出过采样(Sub-Sampling)的方法，即用低频采样信号对待测时钟信号进行采样，根据统计学原理计算时钟偏差(skew)。但这种方法需要对大量数据的进行存储和计算，同时需要引入另外一个频率的时钟，这在实际中存在很大困难，因此目前还没有大规模工业应用。

经过分析发现，现有这些技术主要采用了单一线性的延迟方式来调节时钟，所面临的主要问题就是测量范围和测量精度较小，同时所需要处理的数据量和所需要的电路规模都也比较大。而且较长的延迟线还会引入较大的噪声。并且对于象SKITTER这样的电路，对工艺过于依赖，需采用特定的工艺才能够实现其测量精度，不具有普适性。

发明内容

本发明的目的在于提供一种片上时钟不确定性的测量电路装置和***，其采用一种复合非线性延迟线来对时钟偏差甚至时钟抖动进行片上测量，测量精度高，所需数据量小。

为实现本发明目的而提供的一种片上时钟不确定性的测量电路装置，其特征在于：包括延迟电路和检测单元；所述延迟电路包括粗调电路和细调电路；来自片上同一时间源的两个不同测量点的两路待测时钟信号A和时钟信号B；所述延迟电路对时钟信号A和时钟信号B进行延迟：

经过所述粗调电路对时钟信号A和时钟信号B粗调延迟后，所述细调电路对粗调后的时钟信号A和时钟信号B进行细调延迟；检测单元对经细调后的时钟信号A和时钟信号B的相位进行检测；

在细调后的时钟信号A和时钟信号B相位相同时，根据细调后的时钟信号A和时钟信号B的粗调延迟和细调延迟，计算得到时钟信号A和时钟信号B的时钟偏差。

以上技术方案还可以通过以下方式进一步改进。

所述粗调电路是粗调单元，所述细调电路是2n+1个并联的差值延迟单元，其中，n为自然数；经过所述粗调单元对时钟信号A和时钟信号B粗调延迟后，将粗调后的时钟信号A和时钟信号B各自分成2n+1路并联信号；然后，分别将所述2n+1路并联信号两两一对输入到2n+1个并联的差值延迟单元进行细调；所述2n+1个并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为n∶n-1∶...∶0∶...∶-(n-1)∶-n。

所述差值延迟单元包括第一细调单元和第二细调单元；粗调后的时钟信号A和时钟信号B分别由第一细调单元和第二细调单元进行细调；2n+1个差值延迟单元中的第一细调单元与第二细调单元分别对两路信号形成的延迟比例分别为n∶0；(n-1)∶0；...；0∶0；...0∶(n-1)；0∶n。

为实现本发明目的而提供的一种片上时钟不确定性的测量***，其特征在于：包括片上时钟不确定性的测量电路装置和标尺电路；所述片上时钟不确定性的测量电路装置包括延迟电路和检测单元；所述延迟电路包括粗调电路和细调电路；来自片上同一时间源的两个不同测量点的两路待测时钟信号A和时钟信号B；所述延迟电路对时钟信号A和时钟信号B进行延迟：

经过所述粗调单元对时钟信号A和时钟信号B粗调延迟后，将粗调后的时钟信号A和时钟信号B各自分成2n+1路并联信号；然后，分别将所述2n+1路并联信号两两一对输入到2n+1个并联的差值延迟单元进行细调；所述2n+1个并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为n∶n-1：...∶0∶...∶-(n-1)∶-n；检测单元对经细调后的时钟信号A和时钟信号B的相位进行检测；

在细调后的时钟信号A和时钟信号B相位相同时，根据细调后的时钟信号A和时钟信号B的粗调延迟和细调延迟，计算时钟信号A和时钟信号B的时钟偏差；

所述标尺电路包括延迟单元环形振荡器和差值延迟单元环形振荡器；所述延迟单元环形振荡器用于测量片上时钟不确定性的测量电路装置粗调精度的真实大小，所述差值延迟单元环形振荡器用于测量所述片上时钟不确定性的测量电路装置细调精度的真实大小。

本发明的有益效果：本发明的一种片上时钟不确定性的测量电路装置及***，具有控制数据少，测量范围大，测量精度高等特点，另外在一定程度上可以减小实际电路的面积。

附图说明

图1是现有技术中的基于时间数字转换器原理设计的SKITTER电路示意图；

图2是图1所示电路的采样示意图；

图3是现有技术中的游标延迟线电路示意图；

图4是本发明的片上时钟不确定性的测量电路装置的电路示意图；

其中，

1时钟偏差和时钟抖动的测量电路：

111第一多路选择器，112第二多路选择器；

121第一粗调单元输入缓冲器，122第二粗调单元输入缓冲器；

131第一粗调单元，132第二粗调单元；

141第一细调输入缓冲器，142第二细调输入缓冲器；

15差值延迟单元；

图5是图4所示第一粗调单元的电路示意图；

图6是图4所示通过增加负载电容实现多组并联的差值延迟单元的电路示意图；

图7是本发明的标尺电路的电路示意图；

图8是本发明的与非门(NAND)的二选一控制器的电路示意图；

图9是本发明的与非门(NAND)的互补对称结构的示意图；

图10是本发明的采用了金属-氧化物-半导体场效应管(MOS管)负载的反相器结构的示意图；

图11是本发明的鉴相器的电路示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的片上时钟不确定的测量电路装置及***进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例的片上时钟不确定性的测量电路装置及***，利用了延迟锁相环(Delay-Locked Loop)的原理。本发明实施例的片上时钟不确定性的测量***，包括两部分：一片上时钟不确定性的测量电路装置1(Skew and Jitter Measurement，SJM)；和一标尺电路(Ring)。

其中，片上时钟不确定性的测量电路装置，用于测量片上时钟的时钟偏差(skew)和时钟抖动(jitter)；包括延迟电路(包括粗调电路和细调电路)，检测单元和取样单元。粗调电路对时钟信号的延迟是基本延迟单元(DC)的延迟D的偶数倍(即粗调电路的精度为基本延迟单元(DC)的延迟D)，细调电路对时钟信号的延迟小于基本延迟单元(DC)的延迟D(即细调电路的精度小于基本延迟单元(DC)的延迟D)。

一种片上时钟不确定性的测量电路装置，其特征在于：

包括延迟电路和检测单元；所述延迟电路包括粗调电路和细调电路；来自片上同一时间源的两个不同测量点的两路待测时钟信号A和时钟信号B；所述延迟电路对时钟信号A和时钟信号B进行延迟：

在细调后的时钟信号A和时钟信号B相位相同时，根据细调后的时钟信号A和时钟信号B的粗调延迟和细调延迟，计算时钟信号A和时钟信号B的时钟偏差。

每个所述差值延迟单元包括第一细调单元和第二细调单元；粗调后的时钟信号A和时钟信号B分别由第一细调单元和第二细调单元进行细调；2n+1个差值延迟单元中的第一细调单元与第二细调单元分别对两路信号形成的延迟比例分别为n∶0；(n-1)∶0；...；0∶0；...0∶(n-1)；0∶n。

所述检测单元为2n+1个鉴相器，所述2n+1个鉴相器分别与2n+1个差值延迟单元连接；所述鉴相器对细调后的时钟信号A和时钟信号B比较相位先后，输出0或1。

所述鉴相器的输出出现0和1交界时(只能判断细调后的时钟信号A和时钟信号B相位相同出现在0和1交界过程中)，时钟信号A和时钟信号B的时钟偏差(只能近似取)为粗调单元对两路时钟信号的延迟之差加上输出0和1交界的两个差值延迟单元对两路时钟信号的延迟之差的平均值。

标尺电路包括两个环形振荡器(Ring Oscillator)：延迟单元环形振荡器(Ring_DC)和差值延迟单元环形振荡器(Ring_SDC)。延迟单元环形振荡器(Ring_DC)，用于测量基本延迟单元(DC)的实际延迟D实，即片上时钟不确定性的测量电路装置粗调精度的真实大小；差值延迟单元环形振荡器(Ring_SDC)，用于测量差值延迟单元(SDC)的实际单位延迟差d实，即片上时钟不确定性的测量电路装置细调精度的真实大小。

优选的，片上时钟不确定性的测量电路装置1(Skew and Jitter Measurement，SJM)，如图4所示，包括粗调单元13(即粗调电路)，9组并联的差值延迟单元15(即细调电路)，9个鉴相器(PD)(即检测单元)，9个与鉴相器相连的D类型触发器(DFF)(即取样单元)；

来自片上同一时间源的两个不同测量点的两路时钟信号(时钟信号A和时钟信号B)，将粗调的时钟信号输入到鉴相器(PD)和D类型触发器(粗调的时钟信号用来控制鉴相器的鉴相过程和触发器的取样，属于现有技术，在此不作详细描述)；将细调后的时钟信号输入到鉴相器(PD)进行鉴相，D类型触发器(DFF)对鉴相结果进行取样；D类型触发器(DFF)的输出显示经延迟后的时钟信号A和时钟信号B相位同步(即D类型触发器的输出出现0和1交界)时，根据D类型触发器(DFF)的输出，计算出同一时间源的两个时钟信号(时钟信号A和时钟信号B)的时间偏差。

其中，如图4所示，粗调单元13包括第一粗调单元131和第二粗调单元132，时钟信号A和时钟信号B分别由第一粗调单元131和第二粗调单元132进行粗调。第一粗调单元131和第二粗调单元132都采用4位数字控制延迟线(DCDL-4)，4位数字控制延迟线采用二进制控制结构，其优点是可以用较少的控制信号控制步长较小但范围较大的延迟。

如图5所示，第一粗调单元131的4位数字控制延迟线由4组延迟单元以二进制的形式串联组成。

所述4组延迟单元分别是16级延迟单元(DC×16)，8级延迟单元(DC×8)，4级延迟单元(DC×4)和2级延迟单元(DC×2)；16级延迟单元(DC×16)包括16个串联的基本延迟单元，其他级延迟单元同理。每组延迟单元与传输线并联后与二选一控制器(MUX2)相连，4组延迟单元的数字控制信号(CA16，CA8，CA4，CA2)分别输入到相应的二选一控制器(MUX2)，通过数字控制信号控制相应组延迟单元。数字控制信号由扫描链来提供。采用扫描链控制数字控制延迟是现有技术，非本发明之重点，在此处只作为一种工具使用，在此处不予详细描述。

控制时：CA16＝1，表示由16级延迟单元产生的延迟计入DCDL_4的延迟；CA16＝0，表示由16级延迟单元产生的延迟不计入DCDL_4的延迟。同理，CA8控制8级延迟单元；CA4控制4级延迟单元；CA2控制2级延迟单元。设1级基本延迟单元(DC)的延迟为D(在本实施例中，1级基本延迟单元的延迟的单位为皮秒，其中1,000,000,000,000皮秒＝1秒)，那么这4组延迟单元的组合可以使DCDL_4形成2D的0-15之间的任意整数倍延迟。

如图4所示，差值延迟单元(Subtracted Delay Cell，SDC)15由并联形式实现。采用并联结构一方面不需要对差值延迟单元进行控制，减少了控制位、控制难度及测量时间；另一方面可以实现更小的延迟，增大测量精度。

优选的，将经粗调后的时钟信号A分为奇数路S＝2n+1(第A1、第A2、第A3、......；n＝1，2，3，......)，经粗调的时钟信号B分为奇数路S＝2n+1(第B1、第B2、第B3、......；n＝1，2，3，......)。然后两两(第A1和第B1、第A2和第B2、第A 3和第B3、......)输入到奇数组(S＝2n+1，n＝1，2，3......)并联的差值延迟单元进行细调；经奇数组(S＝2n+1，n＝1，2，3......)并联的差值延迟单元细调延迟后，所述2n+1个并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为n∶n-1∶...∶0∶...∶-(n-1)∶-n。在本实施例中，S＝2n+1＝9，即n＝4。较佳地，为了实现精度小于1级基本延迟单元(DC)的延迟D(即一个门的延迟)，本发明通过增加负载电容的方式来实现差值延迟单元。

优选的，如图4所示，S＝2n+1＝9，即n＝4。经9组并联的差值延迟单元细调延迟后，所述9组并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为4∶3∶2∶1∶0∶-1∶-2∶-3∶-4。

2n+1个差值延迟单元中的第一细调单元与第二细调单元分别对两路信号形成的延迟比例分别为4∶0；3∶0；2∶0；1∶0；0∶0；0∶-1；0∶-2；0∶-3；0∶-4。

如图6所示，SDC_4、SDC_3、SDC_2、SDC_1和SDC_R分别在前两级DC输出端增加了4、3、2、1和0级金属-氧化物-半导体场效应管(MOS管)负载，由于并联电容是线性增加的，那么在图4中的9种组合(SDC_4，SDC_R)、(SDC_3，SDC_R)、(SDC_2，SDC_R)、(SDC_1，SDC_R)、(SDC_R，SDC_R)、(SDC_R，SDC_1)、(SDC_R，SDC_2)、(SDC_R，SDC_3)及(SDC_R，SDC_4)，经细调后时钟信号A和时钟信号B的9组并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为4∶3∶2∶1∶0∶-1∶-2∶-3∶-4。这个差值延迟单元的单位延迟差d由负载电容大小决定，可以实现一组精确的小延迟单元。即图4所示9组差值延迟单元的对经过的两路时钟信号形成的延迟差分别为4d，3d，2d，1d，0，-1d，-2d，-3d，-4d，经9组并联的差值延迟单元细调延迟后，所述9组并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为4∶3∶2∶1∶0∶-1∶-2∶-3∶-4。

更佳地，本发明中的金属-氧化物-半导体场效应管(MOS管)尺寸与DC中的金属-氧化物-半导体场效应管(MOS管)相同，这样也可以避免因工艺造成的过大偏差。并联的差值延迟单元组数的确定，可由基本延迟单元(DC)的仿真延迟D_仿真和并联的差值延迟单元的仿真单位延迟差的d_仿真得到，并联的差值延迟单元的组数S(即2n+1)，则需要满足式(1)的要求：

这样才能保证电路不存在测量死角，若此条件不能满足，那么可能无法观测到表1(测量电路SJM的输出结果算法对照表)所示的0和1交界，也就无法读出具体测量值。但是S也不宜过大，否则会浪费资源，本发明实施例中采用下式计算并确定最终的并联的差值延迟单元的组数S：

其中，

是向上取整的含义。

此处计算组数的时候，是根据工艺提供的参数来计算，D_仿真和d_仿真是通过仿真得到的，不是实际的数值，在实际设计时，还需要增加一定的设计余度。

由于增加了电容负载，不可避免会改变时钟的翻转时间(transition)，为了减小影响，较佳地，本发明中采用NP互补负载电容，其中，NP表示N型MOS管和P型MOS管，N、P代表了MOS管的特征结构；这样能够保证时钟信号通过时上升沿和下降沿翻转时间(transition)发生相同的变化，再经后面两级DC的整形，最终输出的时钟信号翻转时间(transition)与输入时钟信号基本相同(两时钟的上升时间或下降时间基本相同，这样能够保证较高的测量精度)。

将粗调的时钟信号输入到鉴相器(PD)和D类型触发器(粗调的时钟信号用来控制鉴相器的鉴相过程和触发器的取样，属于现有技术，在此不作详细描述)；将细调后的时钟信号输入到鉴相器(PD)进行鉴相，经过鉴相后，鉴相结果输出0或者1(使鉴相器的输出只能是0或者1是现有技术，非本发明之重点，在此处只作为一种工具使用，在此处不予详细描述)，D类型触发器(DFF)对鉴相结果进行取样；D类型触发器(DFF)的输出显示经延迟后的时钟信号A和时钟信号B相位同步(即D类型触发器的输出出现0和1交界)时，根据D类型触发器(DFF)的输出，计算出同一时间源的两个时钟信号(时钟信号A和时钟信号B)的时间偏差。

片上时钟不确定性的测量电路装置的工作模式由工作模式控制信号(在图4中OC表示)控制。当OC＝1时，处于采样及测量工作模式，此时数据持续跳动，不能读取；

当OC＝0时，处于输出工作模式，此时可以读取数据。

片上时钟不确定性的测量电路装置1的使用，基本过程大致如下：利用两路时钟信号控制电路的开关，选择需要测量的两路时钟信号，然后调节扫描链设置粗调单元的数字控制信号，之后观察测量结果(9个D类型触发器的输出)：

9个D类型触发器的输出出现0和1交界，根据D类型触发器(DFF)的输出，计算出同一时间源的两个时钟信号(时钟信号A和时钟信号B)的时间偏差。

9个D类型触发器的输出没有出现0和1交界，需要调节扫描链设置粗调单元的数字控制信号，实现重新测量。根据观察9个D类型触发器的输出，反复调调节扫描链设置粗调单元的数字控制信号，最终得到包括0和1交界的9个D类型触发器的输出。

本实施例中，根据D类型触发器(DFF)的输出，计算出同一时间源的两个时钟信号的时间偏差的方法如下：相应的D类型触发器(DFF)进行取样后共有3组27个输出信号(3组是代表连续3个周期)，分别代表对待测时钟信号连续三个周期的测量。

三组信号是相对独立的，每组输出信号可能的出现形式及其测量值如下表所示。

测量电路SJM的输出结果算法对照表(表1)

Q4VX～Q4NVX	Skew(CKA-CKB)(X＝1、2或3，误差为0.5d)
		000000000	经延迟后，CKB先于CKA，skew过大，无法读数，需重测
000000001	(NA-NB)×D-3.5×d
		000000011	(NA-NB)×D-2.5×d
000000111	(NA-NB)×D-1.5×d
		000001111	(NA-NB)×D-0.5×d
000011111	(NA-NB)×D+0.5×d
		000111111	(NA-NB)×D+1.5×d
001111111	(NA-NB)×D+2.5×d
		011111111	(NA-NB)×D+3.5×d
111111111	经延迟后，CKA先于CKB，skew过大，无法读数，需重测

设经延迟后，时钟信号A先于时钟信号B时，鉴相器的鉴相结果是0，则D类型触发器(DFF)的输出是0；则当时钟信号B先于时钟信号A，鉴相器的鉴相结果是1，则D类型触发器(DFF)的输出则是1。在D类型触发器(DFF)的输出在0和1交界(即0和1之间变换的之间的时间)，两时钟信号相位同步。因此，

所述D类型触发器(DFF)的输出(输出的是鉴相器的鉴相结果)出现0和1交界时，时钟信号A和时钟信号B的时钟偏差为粗调单元对两路时钟信号的延迟之差加上输出0和1交界的两个差值延迟单元对两路时钟信号的延迟之差的平均值。

如上表所示，

当Q4VX-Q4NVX的输出为000000001，即

Q4VX的输出为0，Q3VX的输出为0，Q2VX的输出为0，Q1VX的输出为0，

Q0VX的输出为0，

Q1NVX的输出为0，Q2NVX的输出为0，Q3NVX的输出为0，Q4NVX的输出为1。

Q3NVX的输出为0时，此通路上时钟信号A与时钟信号B的延迟之差为：(NA-NB)×D-3×d；

Q4NVX的输出为1时，此通路上时钟信号A与时钟信号B的延迟之差为：(NA-NB)×D-4×d；

实际时钟信号A与时钟信号B之间的时间偏差为：

(NA-NB)×D+(-3×d-4×d)/2＝(NA-NB)×D-3.5×d

即当Q4VX-Q4NVX的输出为000000001，时钟信号A与时钟信号B之间的时间偏差(NA-NB)×D-3.5×d。

当Q4VX-Q4NVX的输出没有出现0和1交界时，即经延迟后，时钟信号A与时钟信号B没有出现相位相同的情况。当Q4VX-Q4NVX的输出没有出现0和1之间的交界时，需要调节扫描链设置粗调单元的数字控制信号，实现重新测量。根据观察9个D类型触发器的输出，反复调节扫描链设置粗调单元的数字控制信号，最终得到包括0和1交界的9个D类型触发器的输出。采用扫描链控制数字控制延迟线是现有技术，非本发明之重点，在此处只作为一种工具使用，在此处不予详细描述。

当Q4VX-Q4NVX的输出为其他情况时，同理，可以计算出时钟信号A与时钟信号B之间的时间偏差。

反之亦成立。

其中，NA、NB分别是A、B两条DCDL_4中DC的数量，表示为：

N_A＝CA16×16+CA8×8+CA4×4+CA2×2

N_B＝CB16×16+CB8×8+CB4×4+CB2×2

N_A是第一粗调单元131的4位数字控制延迟线计入DCDL_4的延迟的数量；N_B是第二粗调单元132的4位数字控制延迟线计入DCDL_4的延迟的数量；

第一粗调单元131和第二粗调单元132的4位数字控制延迟线的数字控制信号由扫描链来提供，根据扫描链可以得到数字控制信号(CA16，CA8，CA4，CA2和CB16，CB8，CB4，CB2)的值，从而计算出N_A和N_B的值。

D是基本延迟单元(DC)的延迟，d是差值延迟单元的单位延迟差(在本实施例中，差值延迟单元的单位延迟差的单位为飞秒，其中0.001皮秒＝1飞秒)，它们分别表示SJM电路粗调的精度和细调的精度。将标尺电路测量的基本延迟单元(DC)的实际延迟D实，和差值延迟单元(SDC)的实际单位延迟差d实(具体测量方法在下文中有详细说明)代入到上述公式中，即可得出时钟信号A与时钟信号B之间的时间偏差。

所述鉴相器分别对两路时钟信号的连续三个周期进行相位比较，2n+1个D类型触发器(DFF)输出(输出的是鉴相器的鉴相结果)三组输出信号，根据三组输出信号的0和1相邻位置改变的位数，设最大的跳动位数为M(根据D类型触发器(DFF)的输出0和1交界的变化的最大位数)，计算得到两待测时钟信号的时钟抖动t_jitter为：t_jitter＝M×d，

其中，d是所述并联的差值延迟单元的单位延迟差。

其中，M是通过同观察不同周期D类型触发器的输出结果而得到的。在此实例中，M既为连续三个周期的输出结果跳动位数。将标尺电路测量的差值延迟单元(SDC)的实际单位延迟差d实(具体测量方法在下文中有详细说明)代入到上述公式中，即可得出时钟信号A与时钟信号B之间的时间抖动(jitter)。

由于电路在不同电压、温度情况下工作时，基本延迟单元(DC)的实际延迟D_实和差值延迟单元(SDC)的实际单位延迟差d_实是不同的，因此需要测量实际的D_实和d_实。

考虑到片上测量时钟整周期可能会因噪声而导致结果误差较大，因此本发明中采用两个环形振荡器Ring-DC和Ring-SDC分别测量片上时钟不确定性的测量电路装置(SJM)粗调和细调精度的真实大小，也就是基本延迟单元(DC)的实际延迟D_实和差值延迟单元(SDC)的实际单位延迟差d_实。环形振荡器的电路结构如图7所示。

这里需要Ring复用微处理器芯片的管脚，对外输出振荡波形，再利用外部示波器测量其周期。采用这种形式，输出信号要经过一段印制电路板(Printed Circuit Board，PCB)走线，因此输出信号频率不能过大(100MHz以内准确性较高)，所以本发明中Ring采用161级串联的形式，并对输出波形进行16分频，最后输出信号。

为了尽量减小器件的偏差，很好的模拟基本延迟单元(DC)和差值延迟单元(SDC)，两个环形振荡器Ring-DC和Ring-SDC中没有采用去噪声保护，而是添加电源和地之间电容(DECAP)以减弱电源噪声的影响。

若测量得到的延迟单元环形振荡器Ring_DC的周期为T_DC，差值延迟单元环形振荡器Ring_SDC的周期为T_SDC，两个环形振荡器的级数为N，同时经过P分频(本发明实施例为16分频)，那么可求得实际延迟为：

较佳地，本发明实施例中，N＝161，P＝16。

优选的，片上时钟片上测量***还包括第一多路选择器111和第二多路选择器112，第一粗调单元输入缓冲器121和第二粗调单元输入缓冲器122，第一细调输入缓冲器141和第二细调输入缓冲器142。

激活电路后，同一时间源的两路时钟信号(分别用时钟信号A和时钟信号B)，每组待测时钟信号输入三个信号，分别用CK1A、CK2A、CK3A，CK1B、CK2B、CK3B表示)首先分别经过第一多路选择器111和第二多路选择器112，选择需要测量的信号，并对信号进行预整形；然后分别经过第一粗调单元输入缓冲器121和第二粗调单元输入缓冲器122，对信号进行整形；整形后的信号顺序经过第一粗调单元131和第二粗调单元132，对两组时钟信号的相位进行粗调；

第一细调输入缓冲器141和第二细调输入缓冲器142对经过粗调的时钟信号进行再一次整形；经过再一次整形的时钟信号经过多组并联的差值延迟单元15，进行细调。

优选的，二选一控制器(MUX2)采用基于与非门(NAND)的二选一控制器(MUX2)，如图8所示。采用这种结构的好处就是时钟信号的翻转时间(transition)在其内部传输过程中与在DC中保持一致。MUX2在DCDL中至关重要，因为所有的DC是一致的，如果MUX2的结构不合适，很有可能会破坏时钟在传播时翻转时间(transition)的一致性。

优选的，与非门(NAND)采用互补对称结构，如图9所示。这种结构中两输入端口的物理性质是严格对称的，这样可以保证不会因为时钟端口的顺序而改变时钟信号的翻转时间(transition)。考虑到与非门(NAND)两个输入端口都有可能成为时钟路径，与非门(NAND)不采用常用的CMOS结构。

基本延迟单元(DC)的选择：

由于DCDL_4和DCDL_3采用二进制调节模式，控制信号较少，因此本发明实施例中，较佳地，使用反相器(INV)作为基本延迟单元。

作为另一种可实施方式，较佳地，如控制信号较多时，可以使用与非门(NAND)作为基本延迟单元，但与非门(NAND)中金属-氧化物-半导体场效应管(MOS管)较多，会更多引入噪声。

优选的，基本延迟单元(DC)采用了带金属-氧化物-半导体(N-Mental-Oxide-Semiconductor，NMOS)场效应管负载的反相器(INV)结构，如图10所示。即在反相器(INV)的NMOS下增加一个相同尺寸导通的NMOS。这种结构有两个优点：一是模拟与非门(NAND)的传输特性，保证整个DCDL的一致性；二是这种结构对于时钟信号上升沿和下降沿的传输特性是基本对称的。图10中的负载电容作用有两个：一是平衡整个DCDL的电容负载；二是适当增加单个DC的延迟，以减小DCDL的长度。尤其在本发明中，DCDL采用二进制的调节方式，每次长度的增加都是成倍的。

作为DCDL的基本组成单元，DC也是决定DCDL长度的关键。在确定DCDL长度时，需要考虑电路在极端快速的条件下(对于本发明实施例是快速模式(Fast Corner)1.2V-40℃)所产生的延迟，以保证最终得到的DCDL长度足够覆盖所有条件下的预定测量范围。

鉴相器(PD)的选择：

由于本发明采用鉴相器来判断延迟后的时钟信号是否同步，因此鉴相器的准确性将严重影响测量结果，也是本发明最复杂的一个模块。

优选的，本发明的鉴相器采用四级SR锁存器(SR_Latch)串联的主从触发器作为鉴相器，如图11所示，鉴相器和触发器都需要时钟来控制。这里利用粗调后时钟信号生成了四个时钟信号，分别为C1、C2、C3和C4，其中C1、C2、C3用于鉴相器，而C4用于触发器，时钟C4和之前的C1、C2、C3同源主要是因为触发器的采样要和前面的鉴相器保证一定的时间关系，以确保输出正确。。

四级SR Latch串联的结构，在空间上延长SR Latch以换取鉴相时间，避免可能出现的亚稳态(单个SR_Latch结构，当两输入信号沿过于接近的时候，SR Latch可能会进入亚稳态)，保证鉴相的正确性。这也要求关键路径上的门级器件对时钟信号上升沿和下降沿具有平衡的传输特性，因此，电路中所有与非门(NAND)也采用MUX2中的互补对称结构，平衡逻辑的反相器(INV)采用之前的加NMOS负载的反相器(INV)结构。

鉴相器的采样信号，是高电平有效信号，因此信号的上升沿和下降沿的位置就变得尤为重要。为了保证三个半周期的鉴相时间，需要采样信号C1、C2、C3的高电平包含于时钟输入信号的高电平之内，并保持一定的距离，互不重合，这样可以防止待测时钟信号直接穿过SR Latch，避免逻辑错误。但由于信号只能被延迟而不能被提前，采样信号C1最快的下降沿须经过一级与非门(NAND)和一级NOR的延迟，而一级SR Latch的延迟小于一级与非门(NAND)，这就要求被采样信号的下降沿晚来一些，一般有两种解决方法：一是在第一级SR Latch之前加缓冲器(buffer)，二是在SR Latch之后加buffer。本发明是从SDC的输入端引信号作为PD的采样信号，利用SDC做为前置缓冲(buffer)，这样可以减小电路规模。

较佳地，考虑到适用性及可移植性的问题，负载电容使用MOS管电容。

较优地，时钟关键路径上的晶体管尺寸全部相同，晶体管的宽长比适中，沟道方向相同，有源区上方不设金属走线；

较优地，本发明实施例的任一门电路内部采用一维对称的栅极，并在晶体管边缘增加虚栅(Dummy)，以保证严格的对称性；

较优地，本发明实施的MUX2和基于SR锁存器的鉴相器(SRPD)，导线所在的金属层、金属走线的长度、宽度、方向、经过的过孔都尽量保证对称平衡。

本发明实施例的一种片上时钟不确定性的测量测量电路装置和***，具有控制数据少，测量范围大，测量精度高等特点，另外在一定程度上可以减小实际电路的面积。

例如经测试，现有技术中的SKITTER电路，每级测量精度为8ps，共128级，那么最终需要256个信号，测量范围为±1024ps。而采用本发明，若二进制数控延迟线一级延迟为35ps，共5级，那么测量范围就是1085ps；后面并行的差值延迟线的变化梯度为4ps，那么测量精度就为4ps，所需信号数量为

个，最终所需信号共21+5*2＝31个。这样与现有技术的比较就很明显了：

SKITTER用256个信号实现了测量范围1024ps，测量精度8ps。

本发明用31个信号实现了测量范围1085ps，测量精度4ps。

本发明实例的片上时钟不确定性的测量电路装置及***，具有控制数据少，测量范围大，测量精度高等特点，在一定程度上可以减小实际电路的面积。

最后应当说明的是，很显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型。

Claims

1.一种片上时钟不确定性的测量电路装置，其特征在于：

所述粗调电路是粗调单元，所述细调电路是2n+1个并联的差值延迟单元，其中，n为自然数；

2.根据权利要求1所述的片上时钟不确定性的测量电路装置，其特征在于：

经过所述粗调单元对时钟信号A和时钟信号B粗调延迟后，将粗调后的时钟信号A和时钟信号B各自分成2n+1路并联信号；然后，分别将所述2n+1路并联信号两两一对输入到2n+1个并联的差值延迟单元进行细调；所述2n+1个并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为n∶n-1∶...∶0∶...∶-(n-1)∶-n。

3.根据权利要求2所述的片上时钟不确定性的测量电路装置，其特征在于：

所述差值延迟单元包括第一细调单元和第二细调单元；粗调后的时钟信号A和时钟信号B分别由第一细调单元和第二细调单元进行细调；

2n+1个差值延迟单元中的第一细调单元与第二细调单元分别对两路信号形成的延迟比例分别为n∶0；(n-1)∶0；...；0∶0；...0∶(n-1)；0∶n。

4.根据权利要求2或3所述的片上时钟不确定性的测量电路装置，其特征在于：

所述检测单元为2n+1个鉴相器，所述2n+1个鉴相器分别与2n+1个差值延迟单元连接；

所述鉴相器对细调后的时钟信号A和时钟信号B比较相位先后，输出0或1。

5.根据权利要求4所述的片上时钟不确定性的测量电路装置，其特征在于：

所述鉴相器的输出出现0和1交界时，时钟信号A和时钟信号B的时钟偏差为粗调单元对两路时钟信号的延迟之差加上输出0和1交界的两个差值延迟单元对两路时钟信号的延迟之差的平均值。

6.根据权利要求2所述的片上时钟不确定性的测量电路装置，其特征在于：

所述粗调单元，包括第一粗调单元和第二粗调单元；时钟信号A和时钟信号B分别由第一粗调单元和第二粗调单元进行粗调；

所述第一粗调单元和第二粗调单元为4位数字控制延迟线，所述4位数字控制延迟线为二进制控制结构。

7.根据权利要求6所述的片上时钟不确定性的测量电路装置，其特征在于：

所述4位数字控制延迟线包括基本延迟单元，所述基本延迟单元的仿真延迟D仿真；

所述并联的差值延迟单元的仿真单位延迟差d仿真，所述并联的差值延迟单元的组数S＝2n+1，满足下式的要求：

8.根据权利要求6所述的片上时钟不确定性的测量电路装置，其特征在于：

所述4位数字控制延迟线包括基本延迟单元，所述基本延迟单元的仿真延迟D_仿真；

所述并联的差值延迟单元的仿真单位延迟差d_仿真，所述并联的差值延迟单元的组数S＝2n+1，满足下式的要求：

其中，

是向上取整的含义。

9.根据权利要求4所述的片上时钟不确定性的测量电路装置，其特征在于：

所述鉴相器分别对两路时钟信号的连续三个周期进行相位比较，2n+1个鉴相器输出三组输出信号，根据三组输出信号的0和1相邻位置改变的位数，设最大的0和1相邻的位置改变的位数为M；计算得到两待测时钟信号的时钟抖动t_jitter为：t_jitter＝M×d；

其中，d是所述并联的差值延迟单元的单位延迟差。

10.根据权利要求7或8所述的片上时钟不确定性的测量电路装置，其特征在于：

所述基本延迟单元是带金属-氧化物-半导体场效应管负载的反相器。

11.根据权利要求2所述的片上时钟不确定性的测量电路装置，其特征在于：

所述并联的差值延迟单元通过增加负载电容的方式来实现。

12.根据权利要求4所述的片上时钟不确定性的测量电路装置，其特征在于：

所述鉴相器是用四级S R锁存器串联的主从触发器的鉴相器。

13.一种片上时钟不确定性的测量***，其特征在于：

包括片上时钟不确定性的测量电路装置和标尺电路；

所述片上时钟不确定性的测量电路装置包括延迟电路和检测单元；所述延迟电路包括粗调电路和细调电路；来自片上同一时间源的两个不同测量点的两路待测时钟信号A和时钟信号B；所述延迟电路对时钟信号A和时钟信号B进行延迟：

经过所述粗调单元对时钟信号A和时钟信号B粗调延迟后，将粗调后的时钟信号A和时钟信号B各自分成2n+1路并联信号；然后，分别将所述2n+1路并联信号两两一对输入到2n+1个并联的差值延迟单元进行细调；所述2n+1个并联的差值延迟单元对经过的两路时钟信号形成的延迟差的比例为n∶n-1∶...∶0∶...∶-(n-1)∶-n；检测单元对经细调后的时钟信号A和时钟信号B的相位进行检测；

14.根据权利要求13所述的片上时钟不确定性的测量***，其特征在于：

所述检测单元为2n+1个鉴相器，所述2n+1个鉴相器分别与2n+1个差值延迟单元连接；所述鉴相器对细调后的时钟信号A和时钟信号B比较相位先后，输出0或1；

15.根据权利要求13所述的片上时钟不确定性的测量***，其特征在于：

所述粗调单元包括基本延迟单元，所述基本延迟单元的实际延迟为D_实，所述差值延迟单元的实际单位延迟差为d_实；

N为环形振荡器的级数，T_DC为延迟单元环形振荡器的周期，T_SDC为差值延迟单元环形振荡器的周期，P为分频的次数。