KR101083639B1 - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 장치의 지연 고정 루프 회로(Delay Locked Loop circuit : DLL) 및 듀티 사이클 보정 회로(Duty Circle Correction circuit : DCC)에 관한 것으로서, 외부 소스 클록의 제1 및 제2 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제1 및 제2 내부 소스 클록으로서 출력하기 위한 내부 소스 클록 생성부와, 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 가지는 구간을 검출하고, 검출결과에 응답하여 제1 및 제2 내부 소스 클록의 위상 차이를 보정하기 위한 클록위상 보정부와, 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하기 위한 클록지연부, 및 제1 및 제2 지연 고정 클록의 위상을 혼합하여 지연 고정 루프 클록으로서 출력하고, 제1 또는 제2 지연 고정 클록에 외부 소스 클록 경로의 실제 지연조건을 반영하여 피드백 클록으로서 출력하기 위한 클록 출력부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 지연 고정 루프 회로(Delay Locked Loop circuit : DLL) 및 듀티 사이클 보정 회로(Duty Circle Correction circuit : DCC)에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부 클록 신호에 동기된 내부 클록 신호를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러 간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부 클록 신호와 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부 클록 신호에 동기되어 출력되는데, 내부 클록 신호는 처음에 메모리로 인가될 때에는 외부 클록 신호와 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부 클록 신호와 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부 클록 신호가 메모리 컨트롤러에서 인가되는 외부 클록 신호의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부 클록 신호에 역보상하여 내부 클록 신호와 외부 클록 신호가 동기되도록 해야 한다.
이러한 역활을 수행하는 클록 동기회로로는 위상 고정 루프 회로(Phase Locked Loop circuit : PLL)와 지연 고정 루프 회로(Delay Locked Loop circuit : DLL)가 있다. 이 중 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상 고정 루프 회로(PLL)를 사용한다. 하지만, 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일한 경우에는 위상 고정 루프 회로(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연 고정 루프 회로(DLL)를 주로 사용한다. 즉, DDR SDRAM과 같은 동기식 반도체 메모리 장치의 경우는 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일하므로 클록 동기회로로서 주로 지연 고정 루프 회로(DLL)를 사용한다.
한편, DDR SDRAM과 같은 동기식 반도체 메모리 장치에서는 내부 클록 신호의 상승에지 및 하강에지를 사용하여 데이터를 입/출력하는 동작을 수행한다. 이 경우 내부 클록 신호의 듀티 사이클(duty cycle)은 고성능 메모리 시스템에서 타이밍 마진(timing margin)을 최대로 유지할 수 있는 중요한 요소가 된다.
즉, 내부 클록 신호의 듀티 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시킨다. 따라서 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따른 듀티 사이클의 왜곡을 보상하기 위하여 장치가 필요하게 되었다. 즉, 지연 고정 루프 회로(DLL)에서 사용되는 듀티 사이클 보정 회로(Duty Circle Correction circuit : DCC)는 내부 클록 신호의 듀티를 보정하는 회로이다.
도 1은 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL, 10, 20, 30, 40, 50, 60, 70, 80)는, 소스 클록(REFCLK)과 제1 피드백 클록(FBCLK1)의 위상을 비교하여 제1 위상비교신호(PD_OUT1)를 생성하기 위한 제1 클록위상비교부(10)와, 소스 클록(REFCLK)과 제2 피드백 클록(FBCLK2)의 위상을 비교하여 제2 위상비교신호(PD_OUT2)를 생성하기 위한 제2 클록위상비교부(20)와, 제1 위상비교신호(PD_OUT1)에 응답하여 그 값이 변동하는 제1 지연 제어 신호(DLY_CONT1)를 생성하기 위한 제1 지연제어부(30)와, 제2 위상비교신호(PD_OUT2)에 응답하여 그 값이 변동하는 제2 지연 제어 신호(DLY_CONT2)를 생성하기 위한 제2 지연제어부(40)와, 소스 클록(REFCLK)에 제1 지연 제어 신호(DLY_CONT1)에 대응하는 지연량을 반영하여 제1 지연 고정 클록(DLLCLK1)으로서 출력하기 위한 제1 가변 지연 라인(50), 소스 클록(REFCLK)의 위상을 반전한 클록에 제2 지연 제어 신호(DLY_CONT2)에 대응하는 지연량을 반영하여 제2 지연 고정 클록(DLLCLK2)으로서 출력하기 위한 제2 가변 지연 라인(60)과, 제1 지연 고정 클록(DLLCLK1)에 소스 클록(REFLCK)의 실제 지연조건을 반영하여 제1 피드백 클록(FBCLK1)으로서 출력하기 위한 제1 지연 모델부(70), 및 제2 지연 고정 클록(DLLCLK2)에 소스 클록(REFLCK)의 실제 지연조건을 반영하여 제2 피드백 클록(FBCLK2)으로서 출력하기 위한 제2 지연 모델부(80)를 구비한다.
또한, 도 1을 참조하면, 종래기술에 따른 반도체 장치의 듀티 사이클 보정 회로(DCC, 90)는, 지연 고정 루프 회로(DLL)에서 출력되는 제1 지연 고정 클록(DLLCLK1)과 제2 지연 고정 클록(DLLCLK2)의 위상을 혼합하여 듀티 보정된 지연 고정 루프 클록(DCC_DLLCLK)로서 출력하기 위한 위상 혼합부(90)를 구비한다.
도 2는 도 1에 도시된 종래기술에 따른 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작을 설명하기 위해 도시한 다이어그램.
참고로, 도 2에 도시된 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작이 모두 완성되었을 때 입/출력되는 신호들의 파형을 도시한 다이어그램이다.
도 2를 참조하면, 소스 클록(REFCLK)의 상승 에지(rising edge)에 제1 피드백 클록(FBCLK1), 제2 피드백 클록(FBCLK2), 제1 지연 고정 클록(DLLCLK1), 제2 지연 고정 클록(DLLCLK2), 듀티 보정된 지연 고정 루프 클록(DCC_DLLCLK)의 상승 에지(rising edge)가 서로 동기된 상태이다.
이때, 제1 피드백 클록(FBCLK1) 및 제1 지연 고정 클록(DLLCLK1)의 활성화 구간 및 비활성 구간 길이와 제2 피드백 클록(FBCLK2) 및 제2 지연 고정 클록(DLLCLK2)의 활성화 구간 및 비활성화 구간 길이가 서로 상반되는 상태인 것을 알 수 있는데, 이는, 지연 고정 루프 회로(DLL)의 동작을 통해 클록들의 위상이 변화되면서 이루어진 현상이다.
또한, 그 활성화 구간 및 비활성화 구간 길이가 서로 상반되는 상태였던 제1 지연 고정 클록(DLLCLK1)과 제2 지연 고정 클록(DLLCLK2)의 위상을 혼합함으로써 지연 고정 루프 클록(DCC_DLLCLK)의 듀티 비가 정확히 50%에 일치되어 있을 수 있는 상태가 된다.
이와 같이, 종래기술에 따른 반도체 장치에서는 지연 고정 루프 회로(DLL)의 동작을 통해 제1 지연 고정 클록(DLLCLK1)과 제2 지연 고정 클록(DLLCLK2)의 활성화 구간 및 비활성화 구간 길이가 서로 상반되는 상태가 되도록 하고, 이후에 제1 지연 고정 클록(DLLCLK1)과 제2 지연 고정 클록(DLLCLK2)의 위상을 혼합함으로써 그 듀티 비가 정확히 50%에 일치되는 지연 고정 루프 클록(DCC_DLLCLK)을 생성할 수 있었다.
하지만, 종래기술에 따른 반도체 장치에서는 상기와 같은 동작을 수행하기 위해 도 1에 도시된 것과 같이 소스 클록(REFCLK)의 상승 에지(rising edge)에 대응하는 클록이 거치는 클록 패스(clock path)와 소스 클록(REFCLK)의 하강 에지(falling edge)에 대응하는 클록이 거치는 클록 패스(clock path)가 서로 구분되어 있도록 구성되어야 했다.
그런데, 도 1에 도시된 것과 같은 구성을 갖는 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)는 두 개의 클록 패스(clock path)를 갖는 상태이므로 입력되는 소스 클록(REFCLK)의 주파수가 높으면 높을수록 그만큼 더 증가하는 스위칭 횟수로 인하여 그만큼 더 많은 파워를 소모하는 문제가 있다.
또한, 두 개의 클록 패스(clock path)를 유지하기 위해서는 실질적으로 똑같은 동작을 수행하는 구성요소들이 두 개씩 존재해야 하므로, 그만큼 많은 면적을 차지하는 문제가 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 외부에서 인가되는 소스 클록이 높은 주파수로 인가되는 경우에도 최소한의 파워를 소모하여 동작하는 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 소스 클록의 제1 및 제2 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제1 및 제2 내부 소스 클록으로서 출력하기 위한 내부 소스 클록 생성부; 상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 가지는 구간을 검출하고, 검출결과에 응답하여 상기 제1 및 제2 내부 소스 클록의 위상 차이를 보정하기 위한 클록위상 보정부; 상기 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하기 위한 클록지연부; 및 상기 제1 및 제2 지연 고정 클록의 위상을 혼합하여 지연 고정 루프 클록으로서 출력하고, 상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 클록 출력부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부 소스 클록의 제1 및 제2 에지에 대응하는 제1 및 제2 내부 소스 클록의 주파수를 각각 2분주한 뒤, 상기 제1 및 제2 내부 소스 클록이 서로 90도의 위상 차이를 가질 수 있도록 위상을 보정하는 위상 보정부; 상기 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하기 위한 클록지연부; 및 상기 제2 지연 고정 클록의 에지를 기준으로 상기 제1 지연 고정 클록의 주기를 2분주하거나 상기 제1 지연 고정 클록의 에지를 기준으로 상기 제2 지연 고정 클록의 주기를 2분주하여 지연 고정 루프 클록으로서 출력하고, 상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 출력하기 위한 클록 출력부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 외부 소스 클록의 제1 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제1 내부 소스 클록으로서 출력하는 단계; 상기 외부 소스 클록의 제2 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제2 내부 소스 클록으로서 출력하는 단계; 상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨인 구간의 길이와 동일 논리 레벨이 아닌 구간의 길이가 서로 같아지도록 제1 또는 제2 내부 소스 클록의 위상을 보정하는 단계; 상기 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하는 단계; 상기 제1 및 제2 지연 고정 클록의 에지에 대응하여 논리 레벨 천이 시점이 결정되는 지연 고정 루프 클록을 생성하는 단계; 및 상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연 조건을 반영하여 상기 피드백 클록으로서 출력하는 단계를 포함하는 반도체 장치의 동작방법을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 외부 소스 클록의 제1 및 제2 에지에 대응하는 제1 및 제2 내부 소스 클록의 주파수를 각각 2분주하여 상기 제1 및 제2 내부 소스 클록이 서로 90도의 위상차이를 가지도록 위상을 보정하고, 위상보정된 제1 및 제2 내부 소스 클록을 지연고정제어신호에 대응하는 가변지연량만큼 지연시키는 지연고정 동작부; 및 가변지연된 제1 및 제2 내부 소스 클록의 주기를 2분주하여 지연 고정 루프 클록으로서 출력하고, 상기 가변지연된 제1 또는 제2 내부 소스 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영한 피드백 클록과 상기 위상보정된 제1 또는 제2 내부 소스 클록의 위상차이에 따라 상기 지연고정제어신호의 값을 조절하는 지연고정 동작제어부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 외부에서 인가되는 소스 클록의 주파수를 예정된 비율로 분주한 클록을 사용하여 지연 고정 루프 동작 및 듀티 사이클 보정 동작을 수행한 뒤 다시 그 주기를 예정된 비율로 분주하여 외부에서 인가되는 소스 클록과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성함으로써, 소스 클록이 높은 주파수로 인가되는 경우에도 안정적으로 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 동작시킬 수 있는 효과가 있다.
이로 인해, 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작을 통해 소모되는 파워의 크기가 최소한으로 유지하는 효과가 있다.
또한, 소스 클록을 인가 받아 듀티 사이클 보정 동작을 먼저 수행한 후에 지연 고정 루프 동작을 나중에 수행함으로써 한 개의 클록 패스를 통해 지연 고정 루프 동작을 수행할 수 있으며, 이로 인해, 지연 고정 루프 회로가 반도체 장치에서 차지는 면적을 최소한으로 유지하는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작을 설명하기 위해 도시한 다이어그램.
도 3은 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 구성요소 중 내부 소스 클록 생성부 및 클록 위상 보정부를 상세히 도시한 블록 다이어그램이다.
도 5a는 도 4에 도시된 본 발명의 실시예에 따른 내부 소스 클록 생성부 및 클록 위상 보정부의 동작을 설명하기 위해 도시한 다이어그램이다.
도 5b는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 감소하는 동작을 설명하기 위해 도시한 다이어그램이다.
도 5c는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 증가하는 동작을 설명하기 위해 도시한 다이어그램이다.
도 5d는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 변동하지 않는 동작을 설명하기 위해 도시한 다이어그램이다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 구성요소 중 가변지연부를 상세히 도시한 회로도이다.
도 7a는 도 3에 도시된 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작 중 내부 소스 클록과 피드백 클록 간에 위상차가 없도록 제어되는 동작을 설명하기 위해 도시한 다이어그램이다.
도 7b는 도 3에 도시된 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작 중 내부 소스 클록과 피드백 클록 간에 상반되는 위상차를 갖도록 제어되는 동작을 설명하기 위해 도시한 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 외부 소스 클록(EXT_REFCLK)의 제1 에지 및 제2 에지에 대응하는 클록(INT_REFCLK1, INT_REFCLK2)의 주파수(frequency)를 예정된 비율로 분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)으로서 출력하기 위한 내부 소스 클록 생성부(300)와, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 동일한 논리 레벨 - 로직'하이'(High) 또는 로직'로우'(Low)를 의미함 - 을 가지는 구간을 검출하고, 검출결과에 응답하여 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이를 보정하여 출력(HALF_DCC_INT_REFCLK1, HALF_DCC_INT_REFCLK2)하기 위한 클록위상 보정부(320)와, 클록위상 보정부(320)에서 출력되는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)과 피드백 클록(HALF_FBCLK)의 위상 차이에 대응하는 지연량만큼 클록위상 보정부(320)에서 출력된 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)을 지연시켜 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)을 생성하기 위한 클록지연부(340), 및 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 위상을 혼합하여 지연 고정 루프 클록(FIN_DCC_DLLCLK)으로서 출력하고, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록(HALF_DCC_DLLCLK2)에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)으로서 출력하기 위한 클록 출력부(360)를 구비한다.
여기서, 클록지연부(340)는, 클록위상 보정부(320)에서 출력되는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)과 피드백 클록(HALF_FBCLK)의 위상을 비교하기 위한 위상 비교부(341)와, 위상 비교부(341)의 출력신호(PHASE_DEC)에 응답하여 변동하는 지연량으로 클록위상 보정부(320)에서 출력되는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)을 지연시켜 제1 지연 고정 클록(HALF_DCC_DLLCLK1)으로서 출력하기 위한 제1 클록 지연 라인(345), 및 위상 비교부(341)의 출력신호(PHASE_DEC)에 응답하여 변동하는 지연량으로 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)을 지연시켜 제2 지연 고정 클록(HALF_DCC_DLLCLK2)으로서 출력하기 위한 제2 클록 지연 라인(346)을 구비한다. 또한, 위상 비교부(341)에서 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 피드백 클록(HALF_FBCLK)의 위상을 비교하는 동작을 수행하는 경우 위상 비교부(341)가 갖는 로딩(loading)과 동일한 로딩(loading)으로 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)의 출력단에 접속되고, 위상 비교부(341)에서 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)과 피드백 클록(HALF_FBCLK)의 위상을 비교하는 동작을 수행하는 경우 위상 비교부(341)가 갖는 로딩(loading)과 동일한 로딩(loading)으로 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)의 출력단에 접속되어 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)의 출력단과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 출력단에 동일한 로딩(loading)이 가해지도록 하기 위한 더미 위상 비교부(342)를 더 구비한다.
그리고, 클록 출력부(360)는 다음과 같은 두 가지 방식으로 구성이 나뉠 수 있다.
먼저, 도면에 도시된 것과 같은 형태로 구성될 수 있다. 구체적으로, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 동일 논리 레벨인 구간과 동일 논리 레벨이 아닌 구간에 대응하여 그 논리 레벨의 천이 시점이 결정되는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하기 위한 지연 고정 루프 클록 생성부(362), 및 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 위상이 혼합된 지연 고정 루프 클록(FIN_DCC_DLLCLK)의 주파수(frequency)을 예정된 비율로 분주한 클록(HALF_FIN_DCC_DLLCLK)에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)을 생성하기 위한 피드백 클록 생성부(364)를 구비한다.
그리고, 도면에 도시된 것과 다른 형태로 구성될 수 있다. 구체적으로, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 동일 논리 레벨인 구간과 동일 논리 레벨이 아닌 구간에 대응하여 그 논리 레벨의 천이 시점이 결정되는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하기 위한 지연 고정 루프 클록 생성부(362), 및 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2) 중 어느 하나의 클록에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)을 생성하기 위한 피드백 클록 생성부(364)를 구비한다.
도면에 도시된 것과 같은 구성에서 피드백 클록 생성부(364)는, 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 위상이 혼합된 지연 고정 루프 클록(FIN_DCC_DLLCLK)의 주파수(frequency)를 예정된 비율로 분주하기 위한 클록 주파수 분주기(3642), 및 클록 주파수 분주기(3642)에서 출력되는 클록(HALF_FIN_DCC_DLLCLK)에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)으로서 출력하기 위한 지연 복제 모델부(REPLICA : 3644)를 구비한다.
반면, 도면에 도시된 것과 다른 구성에서 피드백 클록 생성부(364)는, 클록지연부(340)에서 출력되는 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록(HALF_DCC_DLLCLK2)을 그대로 사용하기 때문에 클록 주파수 분주기(3642)가 필요 없고, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록(HALF_DCC_DLLCLK2) 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)으로서 출력하기 위한 지연 복제 모델부(REPLICA : 3644)만 구비하면 된다. 물론, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록(HALF_DCC_DLLCLK2)을 그대로 사용하기 때문에 도면에 도시된 것과 같은 구성에 비해 그 동작이 불안정할 가능성이 높다.
이와 같이 피드백 클록 생성부(364)는 두 가지 구성으로 나뉠 수 있고, 어떠한 구성을 선택하느냐는 설계자에 결정된다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
먼저, 내부 소스 클록 생성부(300)는 외부에서 인가되는 소스 클록(EXT_REFCLK)의 주파수(frequency)가 높은 경우에도 안정적인 지연 고정 루프 동작 및 듀티 보정 동작이 수행될 수 있도록 하기 위한 구성요소 이다.
구체적으로, 내부 소스 클록 생성부(300)에서 외부 소스 클록(EXT_REFCLK)의 제1 에지 - 일반적으로 상승 에지(rising edge)를 의미하며, 설계자의 선택에 의해 하강 에지(falling edge)가 될 수도 있음 - 에 대응하는 클록의 주파수(frequency)를 예정된 비율로 분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1)을 생성하고, 외부 소스 클록(EXT_REFCLK)의 제2 에지 - 일반적으로 하강 에지(falling edge)를 의미하며, 설계자의 선택에 의해 상승 에지(rising edge)가 될 수도 있음 - 에 대응하는 클록의 주파수(frequency)를 예정된 비율로 분주하여 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성한다.
참고로, 본 발명의 실시예에서는 설명의 편의를 위해 내부 소스 클록 생성부(300)에서 외부 소스 클록(EXT_REFCLK)의 주파수(frequency)를 2분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성한다. 하지만, 설계자의 선택에 의해 4분주나 8분주처럼 더 많은 비율로 주파수(frequency)를 분주하는 것도 가능하다.
그리고, 클록 위상 보정부(320)는, 외부에서 입력되는 소스 클록(EXT_REFCLK)의 듀티비(duty ratio)를 보정하기 위한 구성요소이다.
구체적으로, 내부 소스 클록 생성부(300)에서 출력되는 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 90도의 위상 차이를 가질 수 있도록 하는 동작을 수행한다.
즉, 제1 내부 소스 클록(HALF_INT_REFCLK1)은 외부 소스 클록(EXT_REFCLK)의 상승 에지(rising edge)에 대응하여 그 상승 에지(rising edge)가 결정되고, 제2 내부 소스 클록(HALF_INT_REFCLK2)은 외부 소스 클록(EXT_REFCLK)의 하강 에지(falling edge)에 대응하여 그 상승 에지(rising edge)가 결정되며, 외부 소스 클록(EXT_REFCLK)의 주파수(frequency)를 2분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 주파수(frequency)를 결정하므로 외부 소스 클록(EXT_REFCLK)의 듀티비가 정확히 50%에 일치한다면 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상차이가 정확히 90도가 된다.
하지만, 실제로는 외부 소스 클록(EXT_REFCLK)의 듀티비가 정확히 50%에 일치하지 않을 확률이 높기 때문에 내부 소스 클록 생성부(300)에서 외부 소스 클록(EXT_REFCLK)을 입력받아 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성한다고 하여도 그 위상 차이가 90도가 되지 않을 확률이 높다.
따라서, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 정확히 90도가 되도록 하는 동작은 외부에서 인가되는 소스 클록(EXT_REFCLK)이 정확히 50%의 듀티비를 갖는 상태로 입력되는 것과 같은 동작이 될 수 있다.
이와 같이, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 90도의 위상 차이를 갖도록 하기 위해서 본 발명의 실시예에서는, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2) 사이에 동일 논리 레벨을 가지는 구간의 길이와 동일 논리 레벨을 가지지 않는 구간의 길이가 서로 동일해지도록 제어하는 방법을 사용하였다.
예컨대, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2) 사이에서 동일한 논리 레벨을 갖는 구간의 길이보다 동일한 논리 레벨을 갖지 않는 구간의 길이가 긴 것으로 판단되는 경우, 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 그대로 나둔 상태에서 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 증가시키거나, 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 그대로 나둔 상태에서 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 감소시키거나, 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 증가시킴과 동시에 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 감소시키는 방법이 있을 수 있다.
반면, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2) 사이에서 동일한 논리 레벨을 갖는 구간의 길이가 동일한 논리 레벨을 갖지 않는 구간의 길이보다 긴 것으로 판단되는 경우, 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 그대로 나둔 상태에서 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 감소시키거나, 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 그대로 나둔 상태에서 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 증가시키거나, 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상을 감소시킴과 동시에 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 증가시키는 방법이 있을 수 있다.
그리고, 클록지연부(340)는 클록위상 보정부(320)에서 출력되어 그 위상이 정확히 90도 차이가 나는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)이 그대로 90도의 위상 차이를 유지한 상태에서 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건에 대응하는 지연량이 적용되도록 하는 지연 고정 루프 동작이 수행되도록 하는 동작을 수행한다. 즉, 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건에 대응하는 지연량이 적용되어 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2)으로서 출력되는 상태에서 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 위상 차이가 정확히 90도의 위상 차이를 가질 수 있도록 하는 동작을 수행한다.
구체적으로, 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)과 피드백 클록(HALF_FBCLK)의 위상을 비교한 결과(PHASE_DEC)에 응답하여 클록위상 보정부(320)에서 출력된 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)을 동일한 지연량만큼 지연시켜 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2)으로서 출력한다. 즉, 본 발명의 실시예에 따른 클록지연부(340)의 동작은 하나의 위상 비교부(341) 동작결과(PHASE_DEC)를 통해 서로 90도의 위상 차이를 갖는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)을 동시에 지연시켜 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)으로서 출력한다는 점 이외에는 일반적인 지연 고정 루프 회로의 동작과 매우 유사하다.
따라서, 위상 비교부(341)에서는 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)보다 피드백 클록(HALF_FBCLK)의 위상이 더 빠를 때는 제1 클록 지연라인(345) 및 제2 클록 지연라인(346)의 지연량을 감소시켜 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)의 위상보다 빠른 위상을 갖는 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 생성될 수 있도록 위상 비교부(341)의 출력신호(PHASE_DEC) 값을 제어한다. 반면, 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)보다 피드백 클록(HALF_FBCLK)의 위상이 더 느릴 때는 제1 클록 지연라인(345) 및 제2 클록 지연라인(346)의 지연량을 증가시켜 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)의 위상보다 느린 위상을 갖는 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 생성될 수 있도록 위상 비교부(341)의 출력신호(PHASE_DEC) 값을 제어한다.
그리고, 클록 출력부(360)의 구성요소 중 지연 고정 루프 클록 생성부(362)는, 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 에지를 기준으로 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 주기(period)를 예정된 비율로 분주하여 외부 소스 클록(EXT_REFCLK)과 동일한 주파수(frequency)를 갖는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하거나 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 에지를 기준으로 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 주기(period)를 예정된 비율로 분주하여 외부 소스 클록(EXT_REFCLK)과 동일한 주파수(frequency)를 갖는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하다.
참고로, 전술한 설명에서 내부 소스 클록 생성부(300)에서 외부 소스 클록(EXT_REFCLK)의 주파수(frequency)를 2분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성한다고 하였으므로, 클록 출력부(360)의 구성요소 중 지연 고정 루프 클록 생성부(362)에서도 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 에지를 기준으로 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 주기(period)를 2분주하여 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성한다. 하지만, 설계자의 선택에 의해 4분주나 8분주처럼 더 많은 비율로 주기(period)를 분주하는 것도 가능하다.
또한, 본 발명의 실시예에서는 외부 소스 클록(EXT_REFCLK)의 주파수(frequency)를 2분주하여 외부 소스 클록(EXT_REFCLK)보다 2배 낮은 주파수를 갖는 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성하고, 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 에지를 기준으로 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 주기(period)를 2분주하여 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 주파수보다 2배 높은 주파수를 갖는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하는 것을 알 수 있다. 이러한 동작이 가능한 이유는 일반적으로 임의의 클록의 주파수(frequency)를 분주하는 경우 그 주파수가 낮아지고, 임의의 클록의 주기(period)를 분주하는 경우 그 주파수가 높아지기 때문이다.
구체적으로, 클록 출력부(360)의 구성요소 중 지연 고정 루프 클록 생성부(362)는, 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 활성화시키고 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 비활성화시킴으로써 시킴으로써 외부 소스 클록(EXT_REFCLK)과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성할 수도 있고, 제2 지연 고정 클록(HALF_DCC_DLLCLK2)의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 활성화시키고 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 비활성화시킴으로써 외부 소스 클록(EXT_REFCLK)과 동일한 주파수를 갖는 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성할 수도 있다.
그리고, 피드백 클록 생성부(364)는, 전술한 설명에서와 같이 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 입력받아 동작할 때에는, 지연 고정 루프 클록(FIN_DCC_DLLCLK)의 주파수(frequency)를 2분주 하여 그 주파수가 2배 낮아진 클록(HALF_FIN_DCC_DLLCLK)을 생성하고, 생성된 클록(HALF_FIN_DCC_DLLCLK)에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)으로서 출력한다.
하지만, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록(HALF_DCC_DLLCLK2)을 입력받아 동작할 때에는, 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 또는 제2 지연 고정 클록에 외부 소스 클록(EXT_REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(HALF_FBCLK)으로서 출력한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 구성요소 중 내부 소스 클록 생성부 및 클록 위상 보정부를 상세히 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 구성요소 중 내부 소스 클록 생성부(300)는, 외부 소스 클록(EXT_REFCLK)의 주파수를 예정된 비율로 분주하여 제1 내부 소스 클록(HALF_INT_REFCLK1)을 생성하기 위한 제1 클록 주파수 분주부(302), 및 외부 소스 클록(EXT_REFCLK)의 위상을 반전한 클록(EXT_REFCLKb)의 주파수를 예정된 비율로 분주하여 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성하기 위한 제2 클록 주파수 분주부(304)를 구비한다.
참고로, 도면에서는 제1 클록 주파수 분주부(302)로는 외부 소스 클록(EXT_REFCLK)이 바로 인가되고, 제2 클록 주파수 분주부(304)로는 외부 소스 클록(EXT_REFCLK)이 인버터(INT)를 거침으로써 그 위상이 반전된 외부 소스 클록(EXT_REFCLKb)이 인가되는데, 이와 같이 구성될 경우 인버터(INT)가 갖는 미세한 량으로 인해 외부 소스 클록(EXT_REFCLK)이 50%의 듀티비를 정확하게 지켜 들어왔다고 하더라도 외부 소스 클록(EXT_REFCLK)과 외부 소스 클록의 위상을 반전한 클록(EXT_REFCLKb)이 정확히 90도의 위상 차이를 갖지 않을 수도 있다. 이러한 현상을 방지하기 위해 제1 클록 주파수 분주부(302)로는 두 개의 인버터를 거침으로서 그 위상이 그대로 유지되는 외부 소스 클록(EXT_REFCLK)을 인가하고 제2 클록 주파수 분주부(304)로는 한 개의 인버터를 거침으로서 그 위상이 반전된 외부 소스 클록(EXT_REFCLKb)을 인가하는 방식을 사용하기도 한다.
그리고, 본 발명의 실시예에 따른 반도체 장치의 구성요소 중 클록 위상 보정부(320)는, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일한 논리 레벨을 가지는 구간을 검출하고 검출결과(PHASE_CORRECT_LOGIC)에 응답하여 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨을 변동시키기 위한 레벨 검출부(322), 및 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨 변동에 대응하여 가변하는 지연량만큼 제1 내부 소스 클록(HALF_INT_REFCLK1) 또는 제2 내부 소스 클록(HALF_INT_REFCLK2)을 지연시키기 위한 가변지연부(324)를 구비한다.
여기서, 레벨 검출부(322)는, 제1 내부 소스 클록(HALF_INT_REFCLK1)을 제1 입력단으로 입력받고 제2 내부 소스 클록(HALF_INT_REFCLK2)을 제2 입력단으로 입력받아 배타적 논리 합 연산을 수행하는 논리연산부(3222), 및 논리연산부(3222)에서 출력되는 신호(PHASE_CORRECT_LOGIC)의 논리 레벨 변동에 대응하여 위상 보정 제어전압(PHASE_CORRECT_VOL)의 전위레벨을 조절하는 레벨 조절부(3224)를 구비한다.
여기서, 레벨 검출부(322)의 구성요소 중 논리연산부(3222)는 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일한 논리 레벨을 가지는 구간에서 비활성화되는 신호(PHASE_CORRECT_LOGIC)을 출력하고, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일하지 않은 논리 레벨을 가지는 구간에서 활성화되는 신호(PHASE_CORRECT_LOGIC)을 출력한다.
또한, 레벨 검출부(322)의 구성요소 중 레벨 조절부(3224)는, 논리연산부(3222)에서 출력되는 신호(PHASE_CORRECT_LOGIC)이 비활성화되는 것에 응답하여 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨을 증가시키고, 논리연산부(3222)에서 출력되는 신호(PHASE_CORRECT_LOGIC)이 활성화되는 것에 응답하여 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨을 감소시킨다.
따라서, 레벨 검출부(322)는, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)이 동일 논리 레벨을 가지는 구간에서 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨을 증가시키고, 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)이 다른 논리 레벨을 가지는 구간에서 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨을 감소시키게 된다.
그리고, 가변지연부(324)는, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨이 증가하는 것에 응답하여 현재상태보다 더 늘어난 지연량으로 제1 내부 소스 클록(HALF_INT_REFCLK1)을 지연시키거나 현재상태보다 더 줄어든 지연량으로 제2 내부 소스 클록(HALF_INT_REFCLK2)을 지연시킨다.
반대로, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨이 감소하는 것에 응답하여 현재상태보다 더 줄어든 지연량으로 제1 내부 소스 클록(HALF_INT_REFCLK1)을 지연시키거나 현재상태보다 더 늘어난 지연량으로 제2 내부 소스 클록(HALF_INT_REFCLK2)을 지연시킨다.
도 5a는 도 4에 도시된 본 발명의 실시예에 따른 내부 소스 클록 생성부 및 클록 위상 보정부의 동작을 설명하기 위해 도시한 다이어그램이다.
도 5b는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 감소하는 동작을 설명하기 위해 도시한 다이어그램이다.
도 5c는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 증가하는 동작을 설명하기 위해 도시한 다이어그램이다.
도 5d는 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 동작 중 가변지연량이 변동하지 않는 동작을 설명하기 위해 도시한 다이어그램이다.
도 5a를 참조하면, 외부 소스 클록(EXT_REFCLK)의 활성화구간이 비활성화구간보다 더 짧은 상태가 되어 듀티비가 50%보다 더 작은 상태인 것을 알 수 있다. 물론, 위상이 반전된 외부 소스 클록(EXT_REFCLKb) 입장에서는 활성화구간이 비활성화구간보다 더 긴 상태가 되어 듀티비가 50%가 더 큰 상태가 된다.
이와 같은 상태에 따라 외부 소스 클록(EXT_REFCLK)의 상승 에지(rising edge)에 대응하는 제1 내부 소스 클록(HALF_INT_REFCLK1)과 하강 에지(falling edge)에 대응하는 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 90도보다 더 작은 상태가 되는 것을 알 수 있다. 물론, 위상이 반전된 외부 소스 클록(EXT_REFCLKb)의 입장에서는 하강 에지(falling edge)에 대응하는 제1 내부 소스 클록(HALF_INT_REFCLK1)과 상승 에지(rising edge)에 대응하는 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 90도보다 작은 상태가 된다.
즉, 본 발명의 실시예에 따른 내부 소스 클록 생성부(300)는, 외부 소스 클록(EXT_REFCLK)보다 그 주파수가 2배 더 작은 제1 내부 소스 클록(HALF_INT_REFCLK1) 및 제2 내부 소스 클록(HALF_INT_REFCLK2)을 생성하는 동작을 수행한다.
그리고, 도면에 도시된 것과 같이 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 일정량 지연시킴으로써 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 정확히 90도의 위상차이를 가질 수 있도록 하는 것이 본 발명의 실시예에 따른 클록 위상 보정부(320)의 동작이다.
이때, 도면에서는 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 변동시키는 방법을 사용하였는데, 이는, 설계자의 선택에 따라 제1 내부 소스 클록(HALF_INT_REFCLK1)의 위상만을 변동시키거나 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상을 동시에 변동시키는 방법을 사용할 수도 있다.
도 5b 내지 5d를 참조하면 본 발명의 실시예에 따른 클록 위상 보정부(320)의 동작을 좀 더 구체적으로 설명할 수 있다.
먼저, 도 5b를 참조하면, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 90보다 더 큰 경우가 되어, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일한 위상을 갖는 구간의 길이보다 서로 다른 위상을 갖는 구간의 길이가 더 긴 상태가 되는 것을 알 수 있다.
이로 인해, 클록 위상 보정부(320)의 구성요소 중 논리연산부(3222)의 출력신호(PHASE_CORRECT_LOGIC)는 로직'하이'(High)를 유지하는 구간의 길이가 로직'로우'(Low)를 유지하는 길이보다 더 긴 상태가 되는 것을 알 수 있다.
따라서, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 전압레벨은 서서히 상승하게 되며, 그에 따라 가변지연부(324)가 동작하게 되어 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 정확히 90도의 위상 차이를 가질 수 있도록 할 것이다.
그리고, 도 5c를 참조하면, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 90보다 작은 경우가 되어, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일한 위상을 갖는 구간의 길이가 서로 다른 위상을 갖는 구간의 길이보다 더 긴 상태가 되는 것을 알 수 있다.
이로 인해, 클록 위상 보정부(320)의 구성요소 중 논리연산부(3222)의 출력신호(PHASE_CORRECT_LOGIC)는 로직'하이'(High)를 유지하는 구간의 길이가 로직'로우'(Low)를 유지하는 길이보다 더 짧은 상태가 되는 것을 알 수 있다.
따라서, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 전압레벨은 서서히 감소하게 되며, 그에 따라 가변지연부(324)가 동작하게 되어 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 정확히 90도의 위상 차이를 가질 수 있도록 할 것이다.
그리고, 도 5d를 참조하면, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)의 위상 차이가 정확히 90를 갖는 경우가 되어, 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 서로 동일한 위상을 갖는 구간의 길이와 서로 다른 위상을 갖는 구간의 길이가 같은 상태가 되는 것을 알 수 있다.
이로 인해, 클록 위상 보정부(320)의 구성요소 중 논리연산부(3222)의 출력신호(PHASE_CORRECT_LOGIC)는 로직'하이'(High)를 유지하는 구간의 길이와 로직'로우'(Low)를 유지하는 길이가 같은 상태가 되는 것을 알 수 있다.
따라서, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 전압레벨은 현재 상태를 그대로 유지하게 되며, 그에 따라 가변지연부(324)는 아무런 동작도 수행하지 않게 되고 제1 내부 소스 클록(HALF_INT_REFCLK1)과 제2 내부 소스 클록(HALF_INT_REFCLK2)이 계속 정확히 90도의 위상 차이를 가지는 상태가 될 것이다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 클록 위상 보정부의 구성요소 중 가변지연부를 상세히 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 가변지연부(324)는, 신호 입력단(IN)과 신호 출력단(OUT) 사이에 직렬로 접속된 각각 예정된 지연량을 갖는 다수의 지연유닛(UD1, UD2, …, UDN), 및 각각의 지연유닛(UD1, UD2, …, UDN) 사이의 노드와 접지전압(VSS)단 사이에 접속되고, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨에 대응하여 그 저항 값이 변동하는 가변저항 트랜지스터(VT1, VT2, …, VTN-1)를 구비한다.
도 6에 도시된 가변 지연부(324)는, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨이 상승하는 것에 대응하여 가변저항 트랜지스터(VT1, VT2, …, VTN-1)의 저항 값이 작아지게 되어 신호 입력단(IN)을 통해 입력된 신호를 현재보다 감소하는 지연량으로 지연시켜 신호 출력단(OUT)으로 출력하는 동작을 출력한다.
반대로, 위상 보정 제어전압(PHASE_CORRECT_VOL)의 레벨이 하강하는 것에 대응하여 가변저항 트랜지스터(VT1, VT2, …, VTN-1)의 저항 값이 커지게 되어 신호 입력단(IN)을 통해 입력된 신호를 현재보다 증가하는 지연량으로 지연시켜 신호 출력단(OUT)으로 출력하는 동작을 출력한다.
도 7a는 도 3에 도시된 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작 중 내부 소스 클록과 피드백 클록 간에 위상차가 없도록 제어되는 동작을 설명하기 위해 도시한 다이어그램이다.
도 7b는 도 3에 도시된 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작 중 내부 소스 클록과 피드백 클록 간에 상반되는 위상차를 갖도록 제어되는 동작을 설명하기 위해 도시한 다이어그램이다.
참고로, 도 7a 및 도 7b에 도시된 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작이 모두 완성되었을 때 입/출력되는 신호들의 파형을 도시한 다이어그램이다.
먼저, 도 7a를 참조하면, 외부 소스 클록(EXT_REFCLK)의 상승 에지(rising edge)에 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1), 피드백 클록(HALF_FBCLK), 제1 지연 고정 클록(HALF_DCC_DLLCLK1)의 상승 에지(rising edge)가 서로 동기된 상태인 것을 알 수 있다.
이때, 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)이 외부 소스 클록(EXT_REFCLK)보다 1/2배의 주파수를 갖는 상태가 되며, 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)은 외부 소스 클록(EXT_REFCLK)의 하강 에지(falling edge)에 동기되지 않고 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 정확히 90도의 위상차이를 갖는 상태인 것을 알 수 있는데, 이는, 본 발명의 실시예에서 듀티 사이클 보정 회로(DCC)의 동작을 수행하는 내부 소스 클록 생성부(300) 및 클록위상 보정부(320)의 동작을 통해 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)의 위상이 변동하면서 이루어진 현상이다.
그리고, 제1 지연 고정 클록(HALF_DCC_DLLCLK1)이 제1 내부 소스 클록(HALF_DCC_INT_REFCLK1)과 서로 동기되고, 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 제2 내부 소스 클록(HALF_DCC_INT_REFCLK2)과 서로 동기되며, 서로 90도의 위상 차이를 갖던 제1 지연 고정 클록(HALF_DCC_DLLCLK1)과 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 혼합되어 그 주기(period)가 2분주되어 주파수가 2배 빠른 지연 고정 루프 클록(FIN_DCC_DLLCLK)을 생성하는 것을 알 수 있는데, 이는, 본 발명의 실시예에서 지연 고정 루프 회로(DLL)의 동작을 수행하는 클록지연부(340)와 클록 출력부(360)의 동작을 통해 클록들의 위상이 변화되면서 이루어진 현상이다.
그리고, 도 7a와 도 7b의 차이는 피드백 클록(HALF_FBCLK) 및 제1 지연 고정 클록(HALF_DCC_DLLCLK1) 및 제2 지연 고정 클록(HALF_DCC_DLLCLK2)이 서로 상반되는 위상을 갖는 상태라는 점인데, 그럼에도 불구하고 지연 고정 루프 클록(FIN_DCC_DLLCLK)은 서로 동일한 위상을 갖는 것을 알 수 있다. 이러한 현상이 의미하는 바는, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 동작 및 듀티 사이클 보정 회로(DCC) 동작에는 그 주파수가 변동되는 동작이 포함되지만 중간과정에서 다른 방식으로 동작하더라도 그 최종 출력 신호인 지연 고정 루프 클록(FIN_DCC_DLLCLK)은 항상 일정하다는 것을 보여주기 위함이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)는 외부 소스 클록(EXT_REFCLK)을 인가받아 지연 고정 루프 회로(DLL) 동작 및 듀티 사이클 보정 회로(DCC) 동작을 수행하는 과정에서 그 주파수(frequency)를 변동시키는 방법을 사용함으로써, 높은 주파수를 갖는 외부 소스 클록(EXT_REFCLK)이 인가되는 경우에도 안정적으로 동작할 수 있다.
이로 인해, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)는 내부적으로 저주파수 동작을 수행하게 되며, 이는, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 및 듀티 사이클 보정 회로(DCC)의 동작을 통해 소모되는 파워의 크기가 최소한으로 유지될 수 있다는 것을 의미한다.
또한, 외부 소스 클록(EXT_REFCLK)을 인가 받아 듀티 사이클 보정 회로(DCC) 동작을 먼저 수행하고, 그 이후에 지연 고정 루프 회로(DLL) 동작을 수행함으로써 한 개의 클록 패스를 통해 지연 고정 루프 동작을 수행할 수 있으며, 이로 인해, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL) 동작을 위한 회로들이 반도체 장치에서 차지는 면적을 최소한으로 유지할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10 : 제1 클록 위상비교부 20 : 제2 클록위상비교부
30 : 제1 지연제어부 40 : 제2 지연제어부
50 : 제1 가변 지연 라인 60 : 제2 가변 지연 라인
70 : 제1 지연 모델부 80 : 제2 지연 모델부
90 : 듀티 사이클 보정 회로
300 : 내부 소스 클록 생성부 320 : 클록 위상 보정부
302 : 제1 클록 주파수 분주부 304 : 제2 클록 주파수 분주부
322 : 레벨 검출부 324 : 가변지연부
3222 : 논리 연산부 3224 : 레벨 조절부
340 : 클록지연부 360 : 클록출력부
341 : 위상 비교부 345 : 제1 클록 지연라인
346 : 제2 클록 지연라인 342 : 위상비교부(DUMMY)
362 : 지연 고정 루프 클록 생성부
364 : 피드백 클록 생성부 3642 : 클록 주파수 분주기
3644 : 지연 복제 모델부

Claims (34)

  1. 외부 소스 클록의 제1 및 제2 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제1 및 제2 내부 소스 클록으로서 출력하기 위한 내부 소스 클록 생성부;
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 가지는 구간을 검출하고, 검출결과에 따라 상기 제1 및 제2 내부 소스 클록의 위상 차이를 보정하여 위상보정된 제1 및 제2 내부 소스 클록으로서 출력하기 위한 클록위상 보정부;
    상기 위상보정된 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 위상보정된 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하기 위한 클록지연부; 및
    상기 제1 및 제2 지연 고정 클록의 위상을 혼합하여 지연 고정 루프 클록으로서 출력하고, 상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 클록 출력부
    를 구비하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 내부 소스 클록 생성부는,
    상기 외부 소스 클록의 주파수를 예정된 비율로 분주하여 상기 제1 내부 소스 클록을 생성하기 위한 제1 클록 주파수 분주부; 및
    상기 외부 소스 클록의 위상을 반전한 클록의 주파수를 예정된 비율로 분주하여 상기 제2 내부 소스 클록을 생성하기 위한 제2 클록 주파수 분주부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 클록 위상 보정부는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 가지는 구간을 검출하고 검출결과에 응답하여 위상 보정 제어전압의 레벨을 변동시키기 위한 레벨 검출부; 및
    상기 위상 보정 제어전압의 레벨 변동에 대응하여 가변하는 지연량만큼 상기 제1 또는 제2 내부 소스 클록을 지연시켜 상기 위상보정된 제1 및 제2 내부 소스 클록으로서 출력하는 가변지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 레벨 검출부는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 가지는 구간에서 상기 위상 보정 제어전압의 레벨을 증가시키고,
    상기 제1 및 제2 내부 소스 클록이 다른 논리 레벨을 가지는 구간에서 상기 위상 보정 제어전압의 레벨을 감소시키는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 가변지연부는,
    상기 위상 보정 제어전압의 레벨이 증가하는 것에 응답하여 증가하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 감소하는 지연량으로 상기 제2 내부 소스 클록을 지연시키고,
    상기 위상 보정 제어전압의 레벨이 감소하는 것에 응답하여 감소하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 증가하는 지연량으로 상기 제2 내부 소스 클록을 지연시키는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 레벨 검출부는,
    상기 제1 내부 소스 클록을 제1 입력단으로 입력받고 상기 제2 내부 소스 클록을 제2 입력단으로 입력받아 배타적 논리 합 연산을 수행하는 논리연산부; 및
    상기 논리연산부에서 출력되는 신호의 논리 레벨 변동에 대응하여 상기 위상 보정 제어전압의 전위레벨을 조절하는 레벨 조절부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 가변지연부는,
    신호 입력단과 신호 출력단 사이에 직렬로 접속된 각각 예정된 지연량을 갖는 다수의 지연유닛; 및
    각각의 지연유닛 사이의 노드와 접지전압단 사이에 접속되고, 상기 위상 보정 제어전압의 레벨에 대응하여 그 저항 값이 변동하는 가변저항 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 클록지연부는,
    상기 위상보정된 제1 또는 제2 내부 소스 클록과 상기 피드백 클록의 위상을 비교하기 위한 위상 비교부;
    상기 위상 비교부의 출력신호에 응답하여 변동하는 지연량으로 상기 위상보정된 제1 내부 소스 클록을 지연시켜 상기 제1 지연 고정 클록으로서 출력하기 위한 제1 클록 지연 라인; 및
    상기 위상 비교부의 출력신호에 응답하여 변동하는 지연량으로 상기 위상보정된 제2 내부 소스 클록을 지연시켜 상기 제2 지연 고정 클록으로서 출력하기 위한 제2 클록 지연 라인을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 클록지연부는,
    상기 위상보정된 제1 및 제2 내부 소스 클록 중 상기 위상 비교부에서 사용되지 않은 클록의 출력단에 접속되어 상기 위상보정된 제1 및 제2 내부 소스 클록에 동일한 로딩(loding)이 가해지도록 하기 위한 더미 위상 비교부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 클록 출력부는,
    상기 제1 및 제2 지연 고정 클록이 동일 논리 레벨인 구간에서 동일 논리 레벨이 아닌 구간으로 전환되는 시점과 동일 논리 레벨이 아닌 구간에서 동일 논리 레벨인 구간으로 전환되는 시점에서 각각 그 논리 레벨이 천이하는 상기 지연 고정 루프 클록을 생성하기 위한 지연 고정 루프 클록 생성부; 및
    상기 제1 및 제2 지연 고정 클록의 위상이 혼합된 상기 지연 고정 루프 클록의 주파수를 상기 예정된 비율로 분주한 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 클록 출력부는,
    상기 제1 및 제2 지연 고정 클록이 동일 논리 레벨인 구간에서 동일 논리 레벨이 아닌 구간으로 전환되는 시점과 동일 논리 레벨이 아닌 구간에서 동일 논리 레벨인 구간으로 전환되는 시점에서 각각 그 논리 레벨이 천이하는 상기 지연 고정 루프 클록을 생성하기 위한 지연 고정 루프 클록 생성부; 및
    상기 제1 지연 고정 클록과 상기 제2 지연 고정 클록 중 어느 하나의 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 지연 고정 루프 클록 생성부는,
    상기 제1 및 제2 지연 고정 클록이 동일 논리 레벨인 구간에서 상기 지연 고정 루프 클록을 비활성화시키고,
    상기 제1 및 제2 지연 고정 클록이 동일 논리 레벨이 아닌 구간에서 상기 지연 고정 루프 클록을 활성화시키는 것을 특징으로 하는 반도체 장치.
  13. 제10항 또는 제11항에 있어서,
    상기 지연 고정 루프 클록 생성부는,
    상기 제1 지연 고정 클록을 제1 입력단으로 입력받고 상기 제2 지연 고정 클록을 제2 입력단으로 입력받아 배타적 논리 합 연산을 수행하여 상기 지연 고정 루프 클록으로서 출력하는 익스크루시브 오아(XOR)를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 외부 소스 클록의 제1 및 제2 에지에 대응하는 제1 및 제2 내부 소스 클록의 주파수를 각각 2분주한 뒤, 상기 제1 및 제2 내부 소스 클록이 서로 90도의 위상 차이를 가질 수 있도록 위상을 보정하는 위상 보정부;
    상기 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하기 위한 클록지연부; 및
    상기 제2 지연 고정 클록의 에지를 기준으로 상기 제1 지연 고정 클록의 주기를 2분주하거나 상기 제1 지연 고정 클록의 에지를 기준으로 상기 제2 지연 고정 클록의 주기를 2분주하여 지연 고정 루프 클록으로서 출력하고, 상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 출력하기 위한 클록 출력부
    를 구비하는 반도체 장치.
  15. 제14항에 있어서,
    상기 위상 보정부는,
    상기 외부 소스 클록의 제1 에지에 대응하는 제1 내부 소스 클록의 주파수를 2분주하여 출력하기 위한 제1 클록 주파수 분주부;
    상기 외부 소스 클록의 제2 에지에 대응하는 제2 내부 소스 클록의 주파수를 2분주하여 출력하기 위한 제2 클록 주파수 분주부;
    상기 제1 및 제2 클록 주파수 분주부에서 출력되는 상기 제1 및 제2 내부 소스 클록이 서로 90도의 위상 차이를 가지는지를 검출하기 위한 위상 차이 검출부; 및
    상기 위상 차이 검출부의 검출결과에 대응하여 가변하는 지연량만큼 상기 제1 또는 제2 내부 소스 클록을 지연시키기 위한 가변지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 위상 차이 검출부는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이보다 동일 논리 레벨을 갖지 않는 구간의 길이가 더 길 때 상기 제1 및 제2 내부 소스 클록이 90도 보다 더 큰 위상 차이를 가지는 것으로 판단하고,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이보다 동일 논리 레벨을 갖지 않는 구간의 길이가 더 짧을 때 상기 제1 및 제2 내부 소스 클록이 90도 보다 더 작은 위상 차이를 가지는 것으로 판단하며,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이와 동일 논리 레벨을 갖지 않는 구간의 길이가 서로 같을 때 상기 제1 및 제2 내부 소스 클록이 90도의 위상 차이를 갖는 것으로 판단하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 가변지연부는,
    상기 제1 및 제2 내부 소스 클록이 90도 보다 더 큰 위상 차이를 갖는 것으로 판단될 때 증가하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 감소하는 지연량으로 상기 제2 내부 소스 클록을 지연시키고,
    상기 제1 및 제2 내부 소스 클록이 90도 보다 더 작은 위상 차이를 갖는 것으로 판단될 때 감소하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 증가하는 지연량으로 상기 제2 내부 소스 클록을 지연시키며,
    상기 제1 및 제2 내부 소스 클록이 90도의 위상 차이를 갖는 것으로 판단될 때 변동없는 지연량으로 상기 제1 또는 제2 내부 소스 클록을 지연시키는 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서,
    상기 클록지연부는,
    상기 제1 또는 제2 내부 소스 클록과 상기 피드백 클록의 위상을 비교하기 위한 위상 비교부;
    상기 위상 비교부의 출력신호에 응답하여 변동하는 지연량으로 상기 제1 내부 소스 클록을 지연시켜 상기 제1 지연 고정 클록으로서 출력하기 위한 제1 클록 지연 라인; 및
    상기 위상 비교부의 출력신호에 응답하여 변동하는 지연량으로 상기 제2 내부 소스 클록을 지연시켜 상기 제2 지연 고정 클록으로서 출력하기 위한 제2 클록 지연 라인을 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 클록지연부는,
    상기 위상보정된 제1 및 제2 내부 소스 클록 중 상기 위상 비교부에서 사용되지 않은 클록의 출력단에 접속되어 상기 위상보정된 제1 및 제2 내부 소스 클록에 동일한 로딩(loding)이 가해지도록 하기 위한 더미 위상 비교부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제14항에 있어서,
    상기 클록 출력부는,
    상기 제1 및 제2 지연 고정 클록의 에지마다 상기 지연 고정 루프 클록을 활성화 및 비활성화시키거나 상기 제1 및 제2 지연 고정 클록의 에지마다 상기 지연 고정 루프 클록을 비활성화 및 활성화시킴으로써 상기 외부 소스 클록과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성하는 지연 고정 루프 클록 생성부; 및
    상기 제1 및 제2 지연 고정 클록의 위상이 혼합된 상기 지연 고정 루프 클록의 주파수를 2분주한 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제14항에 있어서,
    상기 클록 출력부는,
    상기 제1 및 제2 지연 고정 클록의 에지마다 상기 지연 고정 루프 클록을 활성화 및 비활성화시키거나 상기 제1 및 제2 지연 고정 클록의 에지마다 상기 지연 고정 루프 클록을 비활성화 및 활성화시킴으로써 상기 외부 소스 클록과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성하는 지연 고정 루프 클록 생성부; 및
    상기 제1 지연 고정 클록과 상기 제2 지연 고정 클록 중 어느 하나의 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  22. 외부 소스 클록의 제1 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제1 내부 소스 클록으로서 출력하는 단계;
    상기 외부 소스 클록의 제2 에지에 대응하는 클록의 주파수를 예정된 비율로 분주하여 제2 내부 소스 클록으로서 출력하는 단계;
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨인 구간의 길이와 동일 논리 레벨이 아닌 구간의 길이가 서로 같아지도록 제1 또는 제2 내부 소스 클록의 위상을 보정하는 단계;
    상기 제1 또는 제2 내부 소스 클록과 피드백 클록의 위상 차이에 대응하는 지연량만큼 상기 제1 및 제2 내부 소스 클록을 지연시켜 제1 및 제2 지연 고정 클록을 생성하는 단계;
    상기 제1 및 제2 지연 고정 클록의 에지에 대응하여 논리 레벨 천이 시점이 결정되는 지연 고정 루프 클록을 생성하는 단계; 및
    상기 제1 또는 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연 조건을 반영하여 상기 피드백 클록으로서 출력하는 단계
    를 포함하는 반도체 장치의 동작방법.
  23. 제22항에 있어서,
    상기 위상을 보정하는 단계는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨인 구간의 길이보다 동일 논리 레벨이 아닌 구간의 길이가 길 경우,
    상기 제1 내부 소스 클록의 위상을 증가시키는 단계;
    상기 제2 내부 소스 클록의 위상을 감소시키는 단계; 및
    상기 제1 내부 소스 클록의 위상을 증가시키고 상기 제2 내부 소스 클록의 위상을 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  24. 제23항에 있어서,
    상기 위상을 보정하는 단계는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨인 구간의 길이보다 동일 논리 레벨이 아닌 구간의 길이가 짧을 경우,
    상기 제1 내부 소스 클록의 위상을 감소시키는 단계;
    상기 제2 내부 소스 클록의 위상을 증가시키는 단계; 및
    상기 제1 내부 소스 클록의 위상을 감소시키고 상기 제2 내부 소스 클록의 위상을 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  25. 제22항에 있어서,
    상기 지연 고정 루프 클록을 생성하는 단계는,
    상기 제1 지연 고정 클록의 에지에서 활성화상태로 천이하고 상기 제2 지연 고정 클록의 에지에서 비활성화상태로 천이하는 상기 지연 고정 루프 클록을 생성하는 단계; 및
    상기 제1 지연 고정 클록의 에지에서 비활성화상태로 천이하고 상기 제2 지연 고정 클록의 에지에서 활성화상태로 천이하는 상기 지연 고정 루프 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  26. 제22항에 있어서,
    상기 피드백 클록을 출력하는 단계는,
    상기 제1 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하는 단계;
    상기 제2 지연 고정 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하는 단계; 및
    상기 제1 및 제2 지연 고정 클록이 혼합된 상기 지연 고정 루프 클록의 주기를 상기 예정된 비율로 분주한 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  27. 외부 소스 클록의 제1 및 제2 에지에 대응하는 제1 및 제2 내부 소스 클록의 주파수를 각각 2분주하여 상기 제1 및 제2 내부 소스 클록이 서로 90도의 위상차이를 가지도록 위상을 보정하고, 위상보정된 제1 및 제2 내부 소스 클록을 지연고정제어신호에 대응하는 가변지연량만큼 지연시키는 지연고정 동작부; 및
    가변지연된 제1 및 제2 내부 소스 클록의 주기를 2분주하여 지연 고정 루프 클록으로서 출력하고, 상기 가변지연된 제1 또는 제2 내부 소스 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영한 피드백 클록과 상기 위상보정된 제1 또는 제2 내부 소스 클록의 위상차이에 따라 상기 지연고정제어신호의 값을 조절하는 지연고정 동작제어부
    를 구비하는 반도체 장치.
  28. 제27항에 있어서,
    상기 지연고정 동작부는,
    상기 제1 및 제2 내부 소스 클록의 주파수를 각각 2분주하여 주파수 분주된 제1 및 제2 내부 소스 클록으로서 출력하기 위한 클록 주파수 분주부;
    서로 90도의 위상차이를 갖도록 하기 위해 상기 주파수 분주된 제1 또는 제2 내부 소스 클록의 위상을 보정하여 상기 위상보정된 제1 및 제2 내부 소스 클록으로서 출력하는 위상 보정부; 및
    상기 지연고정제어신호에 대응하여 가변하는 지연량으로 상기 위상보정된 제1 및 제2 내부 소스 클록을 지연시키기 위한 클록 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 위상 보정부는,
    상기 주파수 분주된 제1 및 제2 내부 소스 클록이 서로 90도의 위상차이를 가지는지를 검출하기 위한 위상 차이 검출부; 및
    상기 위상 차이 검출부의 검출결과에 대응하여 가변하는 지연량으로 상기 주파수 분주된 제1 또는 제2 내부 소스 클록의 위상을 지연시켜 상기 위상보정된 제1 및 제2 내부 소스 클록으로서 출력하는 가변지연부를 구비하는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서,
    상기 위상 차이 검출부는,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이보다 동일 논리 레벨을 갖지 않는 구간의 길이가 더 길 때 상기 제1 및 제2 내부 소스 클록이 90도 보다 더 큰 위상 차이를 가지는 것으로 판단하고,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이보다 동일 논리 레벨을 갖지 않는 구간의 길이가 더 짧을 때 상기 제1 및 제2 내부 소스 클록이 90도 보다 더 작은 위상 차이를 가지는 것으로 판단하며,
    상기 제1 및 제2 내부 소스 클록이 동일 논리 레벨을 갖는 구간의 길이와 동일 논리 레벨을 갖지 않는 구간의 길이가 서로 같을 때 상기 제1 및 제2 내부 소스 클록이 90도의 위상 차이를 갖는 것으로 판단하는 것을 특징으로 하는 반도체 장치.
  31. 제30항에 있어서,
    상기 가변지연부는,
    상기 제1 및 제2 내부 소스 클록이 90도보다 더 큰 위상 차이를 갖는 것으로 판단될 때 증가하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 감소하는 지연량으로 상기 제2 내부 소스 클록을 지연시키고,
    상기 제1 및 제2 내부 소스 클록이 90도보다 더 작은 위상 차이를 갖는 것으로 판단될 때 감소하는 지연량으로 상기 제1 내부 소스 클록을 지연시키거나 증가하는 지연량으로 상기 제2 내부 소스 클록을 지연시키며,
    상기 제1 및 제2 내부 소스 클록이 90도의 위상 차이를 갖는 것으로 판단될 때 변동없는 지연량으로 상기 제1 또는 제2 내부 소스 클록을 지연시키는 것을 특징으로 하는 반도체 장치.
  32. 제27항에 있어서,
    상기 지연고정 동작제어부는,
    상기 가변지연된 제1 및 제2 내부 소스 클록의 에지마다 상기 지연 고정 루프 클록을 활성화 및 비활성화시키거나 상기 가변지연된 제1 및 제2 내부 소스 클록의 에지마다 상기 지연 고정 루프 클록을 비활성화 및 활성화시킴으로써 상기 외부 소스 클록과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성하는 지연 고정 루프 클록 생성부;
    상기 지연 고정 루프 클록의 주파수를 2분주한 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부; 및
    상기 위상보정된 제1 또는 제2 내부 소스 클록과 상기 피드백 클록의 위상을 비교하여 상기 지연고정제어신호의 값을 결정하기 위한 위상 비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  33. 제27항에 있어서,
    상기 지연고정 동작제어부는,
    상기 가변지연된 제1 및 제2 내부 소스 클록의 에지마다 상기 지연 고정 루프 클록을 활성화 및 비활성화시키거나 상기 가변지연된 제1 및 제2 내부 소스 클록의 에지마다 상기 지연 고정 루프 클록을 비활성화 및 활성화시킴으로써 상기 외부 소스 클록과 동일한 주파수를 갖는 지연 고정 루프 클록을 생성하는 지연 고정 루프 클록 생성부;
    상기 가변지연된 제1 또는 제2 내부 소스 클록에 상기 외부 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록을 생성하기 위한 피드백 클록 생성부; 및
    상기 위상보정된 제1 또는 제2 내부 소스 클록과 상기 피드백 클록의 위상을 비교하여 상기 지연고정제어신호의 값을 결정하기 위한 위상 비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  34. 제32항 또는 제33항에 있어서,
    상기 지연고정 동작제어부는,
    상기 위상보정된 제1 및 제2 내부 소스 클록 중 상기 위상 비교부에서 사용되지 않은 클록의 출력단에 접속되어 상기 위상보정된 제1 및 제2 내부 소스 클록에 동일한 로딩(loding)이 가해지도록 하기 위한 더미 위상 비교부를 더 구비하는 것을 특징으로 하는 반도체 장치.
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