JP2606669B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2606669B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にセルフリフレッシュモードを備えたダイナミックＲ
ＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】セルフリフレッシュモードは、制御信号
が所定の条件を満たすとこのモードに入り、内部行アド
レス信号だけでなく、この内部行アドレス信号を発生す
るタイミング信号も内部で発生するので、このモード期
間中は電源を供給するだけでリフレッシュ動作が続行さ
れる。
【０００３】このリフレッシュモードを有する従来の半
導体記憶装置の一般的な例を図６に示す。
【０００４】この半導体記憶装置は、セルフリフレッシ
ュ・エントリ信号ＳＲＥがアクティブレベルになると発
振し所定の周期の内部基準クロック信号ＩＣＫを発生す
るリング発振器１１、及び内部基準クロック信号ＩＣＫ
をカウントして所定の周期のタイマ信号Φｔを出力する
カウンタ回路１２を備えたタイマ回路１ｘと、セルフリ
フレッシュモード検知信号ＳＲＥＤがアクティブレベル
になるとアクティブレベルのセルフリフレッシュ・エン
トリ信号ＳＲＥを出力してセルフリフレッシュモードに
入りタイマ回路１ｘからのタイマ信号Φｔに同期してア
クティブレベルとなりリフレッシュ終了信号ＲＦＥに同
期してインアクティブレベルとなる内部ＲＡＳ信号ＲＡ
ＳＩを出力するセルフリフレッシュ制御回路２と、論理
ゲートＧ４，Ｇ５及びＲＡＳ系制御信号発生回路３１を
備え、セルフリフレッシュ・エントリ信号ＳＲＥがアク
ティブレベルの期間に内部ＲＡＳ信号ＲＡＳＩの立上が
りに同期してカウンタ制御信号ＣＣを出力した後所定の
タイミングでリフレッシュ終了信号ＲＦＥを出力しイン
アクティブレベルの期間に外部ＲＡＳ信号ＲＡＳ＊の立
下がりに同期してカウンタ制御信号ＣＣを出力するＲＡ
Ｓ系制御回路３と、カウンタ制御信号ＣＣに同期してア
ドレスが順次更新される内部行アドレス信号ＩＸ（ＣＸ
０，ＣＸ１，…，ＣＸｎ）を発生する内部行アドレスカ
ウンタ４と、行方向、列方向に配置された複数のメモリ
セルを含むメモリセルアレイ（図示省略）とを有し、こ
のメモリセルアレイの複数のメモリセルのデータを内部
行アドレス信号ＩＸに従って順次リフレッシュする構成
となっている。
【０００５】次にこの半導体記憶装置の動作について、
図７に示された波形図を併せて参照し説明する。
【０００６】制御信号等によりセルフリフレッシュモー
ドに入る条件を満足するとセルフリフレッシュモード検
知信号ＳＲＥＤがアクティブレベルとなり、これに応答
してセルフリフレッシュ制御回路２はセルフリフレッシ
ュ・エントリ信号ＳＲＥをアクティブレベル（高レベ
ル）としてセルフリフレッシュモードに入る。
【０００７】セルフリフレッシュ・エントリ信号ＳＲＥ
がアクティブレベルになるとリング発振器１１は発振を
開始して所定の周期の内部基準クロック信号ＩＣＫを発
生してカウンタ回路１２に供給する。カウンタ回路１２
はこの内部基準クロック信号ＩＣＫの周期を整数倍して
タイマ信号Φｔとしてセルフリフレッシュ制御回路２に
出力する。
【０００８】セルフリフレッシュ制御回路２は、タイマ
信号Φｔに同期して内部ＲＡＳ信号ＲＡＳＩをアクティ
ブレベルにしＲＡＳ系制御回路３に出力する。このとき
ＲＡＳ系制御回路３では、セルフリフレッシュ・エント
リ信号ＳＲＥがアクティブレベルとなっているので、内
部ＲＡＳ信号ＲＡＳＩがＲＡＳ系制御信号発生回路３１
に入力され、ＲＡＳ系制御信号発生回路３１は内部ＲＡ
Ｓ信号ＲＡＳＩの立上がりに同期してカウンタ制御信号
ＣＣを発生し内部行アドレスカウンタ４に供給する。内
部行アドレスカウンタ４は、このカウンタ制御信号ＣＣ
により内部行アドレス信号ＩＸのアドレスを更新し出力
する。この結果、メモリセルアレイのリフレッシュ行が
次の行に移る。そして、その行のリフレッシュが終了す
るタイミングで、ＲＡＳ系制御信号発生回路３１はリフ
レッシュ終了信号ＲＦＥを発生してセルフリフレッシュ
制御回路２に供給し、セルフリフレッシュ制御回路２は
これに応答して内部ＲＡＳ信号ＲＡＳＩをインアクティ
ブレベルにする。
【０００９】この後、次のタイマ信号Φｔがセルフリフ
レッシュ制御回路２に入力されて上述と同様の動作が繰
り返され、また、タイマ信号Φｔが入力されるごとに同
様の動作が繰り返されてメモリセルアレイが行単位で順
次リフレッシュされる。
【００１０】一方、メモリセルアレイのメモリセルのデ
ータ保持時間は温度変化に伴って大きく変化するので、
リフレッシュ周期の設定に最も大きな影響を及ぼす。デ
ータ保持時間と温度との関係は、縦軸を対数目盛のデー
タ保持時間、横軸を温度としたとき、図８の実線，破線
のようになる。そしてダイナミックＲＡＭ等の半導体記
憶装置では使用温度範囲が規格化されているので、この
使用温度範囲（図８のＴL 〜ＴH ）で正常にリフレッシ
ュ動作が行われるように、セルフリフレッシュのタイマ
信号Φｔの周期（以下、タイマ周期という）は、通常、
データ保持時間の最も短くなる最高温度（ＴH ）の点に
対応させた時間ｔａｈに設定されている。しかもこのデ
ータ保持時間にはばらつきがあるので、ワーストケース
を考慮してタイマ周期はその短い方（ｔｄｈ）に設定さ
れる。そして、ウェハテストの段階で常温（ＴA ）でセ
ルフリフレッシュ動作を保証しようとしてもタイマ周期
が図８のような温度依存性をもたないためにその保証が
できないので、データ保持テストで、最高温度ＴH での
データ保持時間ｔｄｈと対応する常温ＴA でのデータ保
持時間ｔｄａを保証するようになっている。
【００１１】一方、セルフリフレッシュ時の消費電流
（ＩｃｃＳＲ）はタイマ周期（リフレッシュ周期）に対
して反比例の関係にある。すなわち、消費電流の点から
みるとタイマ周期は長いほど有利であり、また逆に、タ
イマ周期が長くなればデータ保持時間に対して厳しくな
り、データ保持不良が発生する危険性がある。
【００１２】そこで最近では、データ保持時間の長いも
のはタイマ周期を長くして低消費電力化し（これをＬＰ
品（Ｌｏｗ Ｐｏｗｅｒ品）という）、短いものはこれ
までと同様にタイマ周期を短かく（ＮＰ品（Ｎｏｒｍａ
ｌ Ｐｏｗｅｒ品））するように、リング発振器１１の
発振周波数（周期）を切換るための発振周波数切換回路
５が設けられている（例えば、特開昭６２−１５４２９
１号公報参照）。
【００１３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、タイマ周期がメモリセルのデータ保持時間の
温度依存性（図８参照）のような温度依存性を持たない
ために常温下でのウェハテストの段階でセルフリフレッ
シュ動作の保証ができないので、最高温度におけるデー
タ保持時間（同ｔｄａ）を保証するようになっている。
しかしながら、タイマ周期を決定する内部基準クロック
信号ＩＣＫをリング発振器１１によって発生しているの
で、このリング発振器１１による内部基準クロック信号
ＩＣＫの周期が製造プロセス等によってばらつきが生
じ、例えば図８のデータ保持時間ｔａｈに対しタイマ周
期がｔｃｈと対応する時間となることもあり、上述のデ
ータ保持時間のテストで規定を満たしたとしてもデータ
保持不良が発生する危険性があるという問題点がある。
【００１４】本発明の目的は、常温のテストにより、規
定温度範囲におけるセルフリフレッシュ動作時のデータ
保持不良を確実になくすことができる半導体記憶装置を
提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、タイマ信号に同期してアドレスが順次更新される内
部行アドレス信号を発生する内部行アドレス信号発生手
段を備え、行方向、列方向に配置された複数のメモリセ
ルを含むメモリセルアレイの前記複数のメモリセルのデ
ータを前記内部行アドレス信号に従って順次リフレッシ
ュするセルフリフレッシュモードを有する半導体記憶装
置であって、所定のタイミングで発振開始して所定の周
期の内部基準クロック信号を発生する発振回路と、この
発振回路からの内部基準クロック信号をカウントして所
定の周期の第１のタイマ信号を出力するカウンタ回路
と、前記発振回路からの内部基準クロック信号をカウン
トして前記第１のタイマ信号の周期に前記複数のメモリ
セルの規定温度範囲の最高温時のデータ保持時間に対す
る常温時のデータ保持時間の変化分と対応する係数を乗
じた周期の第２のタイマ信号を出力する温度係数倍カウ
ンタ回路と、テスト信号がアクティブレベルのときは前
記第２のタイマ信号、インアクティブレベルには前記第
１のタイマ信号をそれぞれ選択して、前記内部行アドレ
ス信号発生のためのタイマ信号として出力する切換回路
とを有している。
【００１６】また、タイマ信号の周期が規定の範囲内に
入っているか否かを判定するタイマ周期良否判定手段を
設け、このタイマ周期良否判定手段を、内部行アドレス
信号の最高位ビットの所定の期間内でのレベル変化によ
ってタイマ信号の周期が規定の範囲内に入っているか否
かを判定する回路とし、更にタイマ周期良否判定手段の
判定結果が良のとき、所定のデータ出力回路からデータ
の出力ができるようにし、タイマ周期良否判定手段の判
定結果に従って内部基準クロック信号の周期を切換える
周期切換手段を設けて構成される。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１８】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００１９】この実施例が図６に示された従来の半導体
記憶装置と相違する点は、タイマ回路１ｘのリング発振
器１１及びカウンタ回路１２に加えて、リング発振器１
１からの内部基準クロック信号ＩＣＫをカウントしてカ
ウンタ回路１２からのタイマ信号の周期にメモリセルア
レイのメモリセルの規定温度範囲の最高温時のデータ保
持時間に対する常温時のデータ保持時間の変化分と対応
する係数を乗じた周期のタイマ信号を出力する温度係数
倍カウンタ回路１３と、論理ゲートＧ１〜Ｇ３を備えテ
スト信号ＴＥＳＴがアクティブレベルのときは温度係数
倍カウンタ回路１３からのタイマ信号を選択しインアク
ティブレベルのときはカウンタ回路１２からのタイマ信
号を選択してセルフリフレッシュ制御回路２に供給する
切換回路１４とを設けてタイマ回路１とした点にある。
【００２０】この結果、常温において、テスト信号ＴＥ
ＳＴをアクティブレベルとすることにより、図２に示す
ように、メモリセルのデータ保持時間の温度依存係数と
（図２の実線の傾斜）と同一の温度依存係数で変化する
タイマ周期（図２のＢ，Ｃ）でセルフリフレッシュ動作
を行いタイマ周期の妥当性及びメモリセルのデータ保持
不良が発生するか否かが確認できるので、規定温度範囲
におけるデータ保持不良を確実になくすことができる。
【００２１】なお、データ保持不良が発生したものに対
しては（図２のＣ相当）、発振周波数切換回路５によっ
てリング発振器１１の発振周波数を高く（周期を短く）
することによりデータ保持不良をなくすことができる
（ＮＰ品）。すなわち、常温においてＬＰ品、ＮＰ品の
切換えが可能となる。
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。
【００２３】この実施例は、前述の第１の実施例に加え
更に、タイマ周期良否判定部６及びカウンタリセット回
路７から成るタイマ周期良否判定手段を設けたものであ
る。
【００２４】タイマ周期良否判定回路６は、内部行アド
レスカウンタ４の最上位ビット（ＣＸｎ）を２進カウン
トして２ビットの信号Φ１，Φ２を出力するカウンタ回
路６１と、メモリセルアレイの全メモリセルのデータの
リフレッシュを２サイクル実行するのに必要な期間アク
ティブレベルとなるセルフリフレッシュ・エントリ信号
ＳＲＥ及びテスト信号ＴＥＳＴとカウンタ回路の２ビッ
トの出力信号とを受けてセルフリフレッシュ・エントリ
信号ＳＲＥのアクティブレベルの期間に内部行アドレス
信号ＩＸのアドレス変化が２サイクル行われたか否かで
タイマ周期の良否を判定する良否判定回路６２とを備え
ている。
【００２５】また、カウンタリセット回路７は、遅延素
子Ｄ１と論理ゲートＧ６とを備え、内部アドレスカウン
タ４及びカウンタ回路６１をセルフリフレッシュ・エン
トリ信号ＳＲＥに同期して初期化する。
【００２６】次にこの実施例の動作について図４，図５
に示された波形図を併せて参照し説明する。
【００２７】テスト信号ＴＥＳＴをアクティブレベルと
し、セルフリフレッシュ・エントリ信号ＳＲＥをアクテ
ィブレベルにするとリセット信号ＲＳＴが発生し、内部
行アドレスカウンタ４及びカウンタ回路６１がリセット
（初期値化）される。また同時に良否判定信号Φｄも高
レベルとする。そしてカウンタ制御信号ＣＣによって内
部行アドレス信号ＩＸのアドレスが順次更新されメモリ
セルアレイのメモリセルのデータが行単位で順次リフレ
ッシュされる。メモリセルアレイの全メモリセルがリフ
レッシュされて最初の行に戻るとき内部行アドレス信号
ＩＸの最上位ビットＣＸｎはレベル変化するので、これ
をカウンタ回路６１でカウントする。カウンタ回路６１
の出力Φ１は全メモリセルのリフレッシュの１サイクル
目及び２サイクル目でレベル変化し、出力Φ２は出力Φ
１のレベル変化を受けてレベル変化するので、２サイク
ル目でレベル変化する。
【００２８】従って、セルフリフレッシュ・エントリ信
号ＳＲＥがアクティブレベルの期間中に出力Φ１，出力
Φ２が共にレベル変化すると（図４）、その期間中にメ
モリセルアレイの全メモリセルのリフレッシュが２サイ
クル行われたことを示すので、良否判定信号Φｄを低レ
ベルとし、タイマ周期が期待値どおりであったことを示
す。また、タイマ周期が長くなると、セルフリフレッシ
ュ・エントリ信号ＳＲＥがインアクティブレベルになっ
てもメモリセルアレイのリフレッシュの最後の行まで内
部行アドレス信号ＩＸのアドレスが到達しないので、出
力Φ２のレベル変化はなく、良否判定信号Φｄは高レベ
ルのままとなり、タイマ周期が期待値より長くなってい
ることを示す（図５）。この場合には、周波数切換回路
５似よってリング発振器１１の周波数を高くし、タイマ
周期を短くすればよい。
【００２９】こうして、タイマ周期が期待値どおりであ
るか否かが常温において確認でき、第１の実施例と同様
に、規定温度範囲におけるデータ保持不良をなくすこと
ができる。
【００３０】なお、セルフリフレッシュ・エントリ信号
ＳＲＥのアクティブレベルの期間は、テスターなどによ
り、セルフリフレッシュモード検知信号ＳＲＥＤを使っ
て任意に設定することができるので、この期間を上述の
ように２サイクルに限定する必要はない。
【００３１】また、良否判定信号Φｄによって所定のデ
ータ出力回路のデータの出力を制御し、良否判定信号Φ
ｄが低レベルになるとこれらデータ出力回路からデータ
が出力されるようにし、その後のデータの読み出し動作
が正常に行われるようにすることもできる。
【００３２】
【発明の効果】以上説明したように本発明は、タイマ回
路に、タイマ周期をメモリセルのデータ保持時間の温度
依存係数と同一の温度依存係数倍する手段を設けたの
で、常温において、メモリセルのデータ保持時間に対す
るタイマ周期が規定温度範囲内で妥当であるか否かを判
定することができ、この規定温度範囲内でのセルフリフ
レッシュ動作時のデータ保持不良をなくすことができる
効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の動作を説明するための
メモリセルのデータ保持時間の温度依存性及びこの実施
例のテストモード時のタイマ周期の温度依存性を示す特
性図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
【図４】図３に示された実施例の動作及び効果を説明す
るための各部信号の波形図である。
【図５】図３に示された実施例の動作及び効果を説明す
るための各部信号の波形図である。
【図６】従来の半導体記憶装置の一例を示すブロック図
である。
【図７】図６に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
【図８】図６に示された半導体記憶装置のメモリセルの
データ保持時間の温度依存性及びタイマ周期の関係を示
す特性図である。
【符号の説明】
１，１ｘ タイマ回路 ２ セルフリフレッシュ制御回路 ３ ＲＡＳ系制御回路 ４ 内部アドレスカウンタ ５ 発振周波数切換回路 ６ タイマ周期良否判定回路 ７ カウンタリセット回路 １１ リング発振器 １２ カウンタ回路 １３ 温度係数倍カウンタ回路 １４ 切換回路 ３１ ＲＡＳ系制御信号発生回路 ６１ カウンタ回路 ６２ 良否判定回路 Ｄ１ 遅延素子 Ｇ１〜Ｇ６ 論理ゲート

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 タイマ信号に同期してアドレスが順次更
    新される内部行アドレス信号を発生する内部行アドレス
    信号発生手段を備え、行方向、列方向に配置された複数
    のメモリセルを含むメモリセルアレイの前記複数のメモ
    リセルのデータを前記内部行アドレス信号に従って順次
    リフレッシュするセルフリフレッシュモードを有する半
    導体記憶装置であって、所定のタイミングで発振開始し
    て所定の周期の内部基準クロック信号を発生する発振回
    路と、この発振回路からの内部基準クロック信号をカウ
    ントして所定の周期の第１のタイマ信号を出力するカウ
    ンタ回路と、前記発振回路からの内部基準クロック信号
    をカウントして前記第１のタイマ信号の周期に前記複数
    のメモリセルの規定温度範囲の最高温時のデータ保持時
    間に対する常温時のデータ保持時間の変化分と対応する
    係数を乗じた周期の第２のタイマ信号を出力する温度係
    数倍カウンタ回路と、テスト信号がアクティブレベルの
    ときは前記第２のタイマ信号、インアクティブレベルに
    は前記第１のタイマ信号をそれぞれ選択して、前記内部
    行アドレス信号発生のためのタイマ信号として出力する
    切換回路とを有することを特徴とする半導体記憶装置。
  2. 【請求項２】 タイマ信号の周期が規定の範囲内に入っ
    ているか否かを判定するタイマ周期良否判定手段を設け
    た請求項１記載の半導体記憶装置。
  3. 【請求項３】 タイマ周期良否判定手段を、内部行アド
    レス信号の最高位ビットの所定の期間内でのレベル変化
    によってタイマ信号の周期が規定の範囲内に入っている
    か否かを判定する回路とした請求項２記載の半導体記憶
    装置。
  4. 【請求項４】 タイマ周期良否判定手段の判定結果が良
    のとき、所定のデータ出力回路からデータの出力ができ
    るようにした請求項２記載の半導体記憶装置。
  5. 【請求項５】 タイマ周期良否判定手段の判定結果に従
    って内部基準クロック信号の周期を切換える周期切換手
    段を設けた請求項２記載の半導体記憶装置。
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