KR20050101863A - 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 - Google Patents

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KR20050101863A
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Abstract

본 발명은 듀티 비 조정 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 듀티 비(Duty ratio)를 조절하기 위한 보조 전압을 생성하는데 사용되는 스위칭 소자들이 초기에 오프 상태가 되도록 입력 신호들을 인가하여 출력 단자와 접지 단자 사이의 전류 패스를 차단함으로써, 소비 전력을 감소시킴과 동시에 보조 전압이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.

Description

듀티 비 조정 회로 및 이를 포함하는 메모리 장치{Duty rate corrector and memory apparatus having the same}
본 발명은 듀티 비 조정 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 특히 초기 모드에서 전류 패스를 차단하여 소비 전력을 최소화하고 출력 신호를 빠르게 생성할 수 있는 듀티 비 조정 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
모든 메모리 장치들은 클럭 신호를 사용한다. 이때, 메모리 장치의 동작 속도가 빨라짐에 따라 입력 클럭신호의 듀티비는 전체 칩의 성능을 좌우하게 된다. 따라서, 클럭신호의 듀티비를 50%로 유지하기 위한 듀티 비 조정회로(Duty Rate Corrector)가 사용되고 있다.
듀티 비 조정회로의 동작을 설명하면 다음과 같다.
도 1은 일반적인 듀티 비 조정회로의 동작을 설명하기 위한 개념도이다.
도 1을 참조하면, 듀티 비 조정 회로는 기본적으로 두개의 저항 소자(R101 및 R102)와, 두개의 스위칭 소자(N101 및 N102)와, 전류 공급 수단(I101)과 두개의 커패시터(C101 및 C102)로 구현할 수 있다. 접속 구조를 보다 상세하게 설명하면 다음과 같다.
먼저, 제1 저항 소자(R101)는 전원전압(VDD) 단자와 제1 출력 단자(OUT1) 사이에 접속된다. 제2 저항 소자(R102)는 전원전압(VDD) 단자와 제2 출력 단자(OUT2) 사이에 접속된다. 여기서, 제1 및 제2 저항 소자(R101 및 R102)의 저항값은 같다.
제1 스위칭 소자(N101)는 제1 저항 소자(R101)에 연결되며 클럭 반전신호(clkb)에 따라 동작한다. 제2 스위칭 소자(N102)는 제2 저항 소자(R102)에 연결되며 클럭 신호(clk)에 따라 동작한다.
전류 공급 수단(I101)은 제1 및 제2 스위칭 소자(N101 및 N102)와 접지 단자(GND) 사이에 접속되며, 제1 및 제2 저항 소자(R101 및 R102)를 통해 일정한 전류가 균일하게 흐를 수 있도록 한다.
제1 커패시터(C101)는 제1 출력 단자(OUT1)와 접지 단자(GND) 사이에 접속되며, 제1 스위칭 소자(N101)가 턴온 되면 전류 공급 수단(I101)에 의해 제1 저항 소자(R101)를 통해 흐르는 전류에 따라 충/방전된다. 제2 커패시터(C102)는 제2 출력 단자(OUT2)와 접지 단자(GND) 사이에 접속되며, 제2 스위칭 소자(N102)가 턴온 되면 전류 공급 수단(I101)에 의해 제2 저항 소자(R102)를 통해 흐르는 전류에 따라 충/방전된다.
상기의 구조로 이루어진 듀티 비 조정회로의 동작을 설명하면 다음과 같다.
도 2a 내지 도 2d는 도 1에 도시된 듀티 비 조정회로의 동작을 설명하기 위한 파형도이다.
도 2a를 참조하면, 클럭 신호(clk)가 하이 레벨과 로우 레벨을 판단하는 기준 전압(Vref)보다 높은 레벨로 입력되고, 클럭 반전신호(clkb)가 기준 전압(Vref)보다 낮은 레벨로 입력되면, 도 2b에서와 같이, 클럭 펄스(clkp)나 클럭 반전 펄스(clkbp)의 하이 레벨 펄스와 로우 레벨 펄스의 비가 달라진다. 이렇게 되면, 하이 레벨에서는 동작 마진이 충분하지만, 로우 레벨에서는 동작 마진이 감소하여 오류가 발생될 수 있다.
이러한 클럭 신호(clk 및 clkb)가 입력되면 듀티 비 조정회로는 클럭 신호(clk)의 레벨을 상승시키고 클럭 반전신호(clkb)의 레벨을 낮추어 하이 레벨과 로우 레벨의 비를 일정하게 조절한다. 보다 상세하게 설명하면 다음과 같다.
먼저, 클럭 반전신호(clkb)가 높은 레벨로 제1 스위칭 소자(N101)로 입력되면, 제1 스위칭 소자(N101)는 턴온되는 시간이 턴오프되는 시간보다 길어진다. 따라서, 제1 저항 소자(R101)를 통해 전류가 흐르는 시간이 상대적으로 길어지고, 이 전류에 의해 제1 커패시터(C101)는 방전보다 충전을 더 많이 하게 된다. 이로 인해, 도 2c에서와 같이, 제1 출력 단자(OUT1)로 출력되는 제1 보조 전압(DCC)의 레벨이 점차적으로 높아진다. 제1 보조 전압(DCC)은 클럭 반전신호(clkb)와 더해져 도 2d에서와 같이 클럭 반전신호(clkb)의 레벨이 상승된다.
한편, 클럭 신호(clk)가 낮은 레벨로 제2 스위칭 소자(N102)로 입력되면, 제2 스위칭 소자(N102)는 턴오프되는 시간이 턴온되는 시간보다 길어진다. 따라서, 제2 저항 소자(R102)를 통해 전류가 흐르는 시간이 상대적으로 짧아지고, 이 전류에 의해 제2 커패시터(C102)는 충전보다 방전을 더 많이 하게 된다. 이로 인해, 도 2c에서와 같이, 제2 출력 단자(OUT2)로 출력되는 제2 보조 전압(DCCB)의 레벨이 점차적으로 낮아진다. 제2 보조 전압(DCCB)은 클럭 신호(clk)와 더해져, 도 2d에서와 같이, 클럭 신호(clk)의 레벨이 낮아진다.
상기의 동작을 통해, 클럭 신호(clk)의 레벨이 낮아지고 클럭 반전신호(clkb)의 레벨이 높아지면, 도 2e에서와 같이, 클럭 신호(clk)와 클럭 반전신호(clkb)의 중간 레벨이 기준 전압(Vref) 레벨과 일치하여 하이 레벨과 로우 레벨의 비가 같아진다.
상기에서와 같이, 듀티 비 조정회로는 서로 반대 위상을 갖는 클럭 신호(clk)와 클럭 반전신호(clkb)로 동작된다. 이렇게 반대되는 위상이 동시에 인가되면 제1 스위칭 소자(N101) 및 제2 스위칭 소자(N102) 중 어느 하나는 반드시 온 상태가 되기 때문에, 대기 모드나 정상적인 동작 모드로 진입하기 전부터 전류가 흘러 소비 전력이 증가하게 된다.
또한, 제1 스위칭 소자(N101) 및 제2 스위칭 소자(N102) 중 어느 하나가 온 상태가 되면, 제1 보조 전압(DCC) 및 제2 보조 전압(DCCB) 중 어느 하나는 0V로 출력된다. 따라서, 정상적인 동작이 이루어지기 위해서는 0V였던 보조 전압(DCC 또는 DCCB)이 목표 레벨까지 상승해야 하는데, 목표 레벨까지 상승하는데 많은 시간이 소요되므로, 듀티 비를 맞추는데 오랜 시간이 걸린다. 이로 인해, 이를 사용하는 고정 지연 루프(Delay Locked Loop)의 락타임(lock time)에도 영향을 미치게 된다.
이에 대하여, 본 발명이 제시하는 듀티 비 조정 회로 및 이를 포함하는 메모리 장치는 듀티 비(Duty ratio)를 조절하기 위한 보조 전압을 생성하는데 사용되는 스위칭 소자들이 초기에 오프 상태가 되도록 입력 신호들을 인가하여 출력 단자와 접지 단자 사이의 전류 패스를 차단함으로써, 소비 전력을 감소시킴과 동시에 보조 전압이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.
본 발명의 실시예에 따른 듀티 비 조정 회로는, 클럭 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하며, 서로 반대되는 위상을 갖는 제1 및 제2 입력신호에 따라 전원전압 단자에서 접지 단자로의 전류 패스를 제어하는 제1 및 제2 스위칭 소자들을 포함하되, 리셋 신호에 따라 대기 모드에서 제1 입력신호를 차단하여 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부, 및 리셋 신호에 따라 대기 모드에서 제2 입력신호를 차단하여 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 더 포함하여, 대기 모드에서 전류 패스를 차단하고 출력 신호를 0V보다 높은 소정의 전압으로 출력한다.
본 발명의 다른 실시예에 따른 듀티 비 조정 회로는 전원 전압 단자와 제1 출력단자 사이에 접속된 제1 저항 소자와, 전원 전압 단자와 제2 출력단자 사이에 접속된 제2 저항 소자와, 제1 출력단자와 접지 단자 사이에 접속된 제1 커패시터와, 제2 출력단자와 접지 단자 사이에 접속된 제2 커패시터와, 제1 입력신호에 따라 제1 저항 소자로부터 접지 단자로의 전류 패스를 조절하는 제1 스위칭 소자와, 제1 입력신호와 위상이 반대되는 제2 입력신호에 따라 제2 저항 소자로부터 접지 단자로의 전류 패스를 조절하는 제2 스위칭 소자와, 리셋 신호에 따라 대기 모드에서 제1 입력신호를 차단하여 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부, 및 리셋 신호에 따라 대기 모드에서 제2 입력신호를 차단하여 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 포함한다.
상기에서, 제1 입력 신호 제어부는 리셋 신호와 제1 입력신호가 입력되는 낸드 게이트, 및 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함한다.
제2 입력 신호 제어부는 리셋 신호와 제2 입력신호가 입력되는 낸드 게이트, 및 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함한다.
본 발명의 실시예에 따른 듀티 비 조정 회로를 포함하는 메모리 장치는 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로와, 제1 입력 신호 및 제2 입력 신호를 버퍼링하여 듀티 비 조정회로로 공급하며, 리셋 신호에 따라 대기 모드에서 스위칭 소자들이 오프 상태가 되도록 제1 및 제2 입력신호를 출력하는 버퍼를 포함한다.
상기에서, 버퍼는, 리셋 신호 및 제1 입력 신호가 입력되는 제1 낸드 게이트와, 제1 낸드 게이트의 출력 신호를 반전시켜 제1 입력 신호를 출력하는 제1 인버터와, 리셋 신호 및 제2 입력 신호가 입력되는 제2 낸드 게이트, 및 제2 낸드 게이트의 출력 신호를 반전시켜 제2 입력신호를 출력하는 제2 인버터를 포함한다.
본 발명의 다른 실시예에 따른 듀티 비 조정 회로를 포함하는 메모리 장치는 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로와, 입력 신호로 제1 입력 신호 및 제2 입력 신호를 생성하며, 리셋 신호에 따라 대기 모드에서 스위칭 소자들이 오프 상태가 되도록 제1 및 제2 입력신호를 출력하는 위상 분리기를 포함한다.
상기에서, 위상 분리기는, 리셋 신호 및 입력 신호가 입력되는 제1 낸드 게이트와, 낸드 게이트의 출력 신호를 반전시켜 제1 입력 신호로 출력하는 제1 인버터와, 입력 신호를 반전시키는 제2 인버터와, 리셋 신호 및 제2 인버터의 출력 신호가 입력되는 제2 낸드 게이트와, 제2 낸드 게이트의 출력 신호를 반전시켜 제2 입력 신호로 출력하는 제3 인버터를 포함한다.
이때, 제1 입력 신호 및 제2 입력 신호의 지연 정도를 일치시키기 위하여, 제1 낸드 게이트의 출력 단자와 접지 단자 사이에 커패시터를 더 설치할 수 있다.
그리고, 제2 인버터의 동작 속도를 향상시키기 위하여, 제2 인버터의 출력 단자와 접지 단자 사이에 접속되고 게이트가 제2 인버터의 입력단자와 연결된 트랜지스터를 더 설치할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 본 발명의 실시예에 따른 듀티 비 조정 회로의 구성 및 동작을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 듀티 비 조정 회로는 기본적으로 두개의 저항 소자(R301 및 R302)와, 두개의 스위칭 소자(S301 및 N302)와, 전류 공급 수단(301)과 두개의 커패시터(C301 및 C302)를 포함하며, 입력신호 제어부(310 및 320)가 추가로 구비된다. 접속 구조를 보다 상세하게 설명하면 다음과 같다.
먼저, 제1 저항 소자(R301)는 전원전압(VDD) 단자와 제1 출력 단자(OUT1) 사이에 접속된다. 제2 저항 소자(R302)는 전원전압(VDD) 단자와 제2 출력 단자(OUT2) 사이에 접속된다. 여기서, 제1 및 제2 저항 소자(R301 및 R302)의 저항값은 같다.
제1 스위칭 소자(S301)는 제1 저항 소자(R301)에 연결되며 클럭 반전신호(clkb)에 따라 동작한다. 제2 스위칭 소자(S302)는 제2 저항 소자(R302)에 연결되며 클럭 신호(clk)에 따라 동작한다. 여기서, 제1 및 제2 스위칭 소자(S301 및 S302)를 온저항 값을 갖도록 설계할 수도 있다. 이 경우, 스위칭 소자가 턴온되면 턴온된 스위칭 소자와 직렬로 접속된 저항 소자와의 전압 분배에 의해 보조 전압의 초기 레벨이 달라진다.
전류 공급 수단(301)은 제1 및 제2 스위칭 소자(S301 및 N302)와 접지 단자(GND) 사이에 접속되며, 제1 및 제2 저항 소자(R301 및 R302)를 통해 일정한 전류가 균일하게 흐를 수 있도록 한다. 전류 공급 수단(301)은 선택적인 것으로, 생략 가능하다. 전류 공급 수단(301)이 제거되면, 제1 스위칭 소자(N301)는 제1 저항 소자(R301)와 접지 단자 사이에 접속되며, 제2 스위칭 소자(N302)는 제2 저항 소자(R302)와 접지 단자 사이에 접속된다.
제1 커패시터(C301)는 제1 출력 단자(OUT1)와 접지 단자(GND) 사이에 접속되며, 제1 스위칭 소자(S301)가 턴온 되면 전류 공급 수단(301)에 의해 제1 저항 소자(R301)를 통해 흐르는 전류에 따라 충/방전된다. 제2 커패시터(C302)는 제2 출력 단자(OUT2)와 접지 단자(GND) 사이에 접속되며, 제2 스위칭 소자(S302)가 턴온 되면 전류 공급 수단(301)에 의해 제2 저항 소자(R302)를 통해 흐르는 전류에 따라 충/방전된다.
한편, 제1 입력신호 제어부(310)는 듀티 비 조정회로가 동작하지 않는 경우에 리셋 신호(reset)에 따라 클럭 반전신호(clkb)가 제1 스위칭 소자(N301)로 인가되는 것을 차단한다. 이러한 제1 입력신호 제어부(310)는 클럭 반전신호(clkb)와 리셋 신호(reset)가 입력되는 낸드 게이트(N301)와, 낸드 게이트(N301)의 출력 신호를 반전시켜 클럭 반전신호(clkb)를 제1 스위칭 소자(N301)로 전달하는 인버터(I301)로 구현할 수 있다.
제2 입력신호 제어부(320)는 듀티 비 조정회로가 동작하지 않는 경우에 리셋 신호(reset)에 따라 클럭 신호(clk)가 제2 스위칭 소자(N302)로 인가되는 것을 차단한다. 이러한 제2 입력신호 제어부(320)는 클럭 신호(clk)와 리셋 신호(reset)가 입력되는 낸드 게이트(N302)와, 낸드 게이트(N302)의 출력 신호를 반전시켜 클럭 신호(clk)를 제2 스위칭 소자(N302)로 전달하는 인버터(I302)로 구현할 수 있다.
상기의 구조로 이루어진 제1 및 제2 입력신호 제어부(310 및 320)를 통해, 보조 전압(DCC 또는 DCCB)을 생성하는데 사용되는 스위칭 소자(S301 및 S302)들을 초기에 오프 상태로 만들어 출력 단자(OUT1 및 OUT2)와 접지 단자 사이의 전류 패스를 차단함으로써, 소비 전력을 감소시킴과 동시에 보조 전압이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.
이때, 제1 보조 전압(DCC)과 제2 보조 전압(DCCB)의 중간 전압은 저항 소자와 스위칭 소자의 온저항값에 따라 전원전압(VDD)이 분배되어 결정된다. 이들의 저항비를 조절하면 제1 보조 전압(DCC)과 제2 보조 전압(DCCB)의 레벨을 조절할 수 있으며, 이에 따라 클럭 신호(clk)와 클럭 반전신호(clkb)를 높이거나 낮추는 정도를 조절할 수 있다.
한편, 듀티 비 조정회로로 입력되는 신호는 위상 분리기(Phase-splitter)나 버퍼(Buffer)를 통해 입력되는데, 듀티 비 조정회로가 동작하지 않는 경우에 보조 전압을 생성하기 위하여 사용되는 스위칭 소자들이 초기에 오프 상태가 되도록 위상 분리기나 버퍼에서 리셋 신호(reset)에 따라 입력 신호들을 출력하도록 할 수도 있다.
도 4는 듀티 비 조정 회로를 포함하는 메모리 장치의 구성 및 동작을 설명하기 위한 회로도이다.
도 4를 참조하면, 메모리 장치는 입력 신호가 클럭 신호와 같이 하나의 신호로 입력되는 경우 위상 분리기(410)와 듀티 비 조정회로(420)를 포함한다.
위상 분리기(410)는 제1 출력부(411)와 제2 출력부(412)로 나눌 수 있다.
제1 출력부(411)는 듀티 비 조정회로(420)의 동작 여부를 판단할 수 있는 리셋 신호(reset)와 클럭 신호(clkin)가 입력되는 낸드 게이트(N401)와, 낸드 게이트(N401)의 출력 신호를 반전시켜 클럭 신호(clk)로 출력하는 인버터(I401)로 구현할 수 있다. 여기서, 클럭 신호(clk)와 제2 출력부(412)에서 생성되는 클럭 반전신호(clkb)의 지연 정도를 일치시키기 위하여, 낸드 게이트(N401)의 출력 단자와 접지 단자 사이에 커패시터(C401)를 추가로 설치할 수 있다. 이로써, 제1 출력부(401)는 리셋 신호(reset)에 따라 듀티 비 조정회로(420)가 동작하는 경우에만 클럭 신호(clk)를 출력하고, 동작하지 않는 경우에는 로우 레벨의 신호만을 출력한다.
제2 출력부(412)는 클럭 신호(clkin)를 반전시키는 제1 인버터(I402), 듀티 비 조정회로(420)의 동작 여부를 판단할 수 있는 리셋 신호(reset)와, 제1 인버터(I402)의 출력 신호가 입력되는 낸드 게이트(N402)와, 낸드 게이트(N402)의 출력 신호를 반전시켜 클럭 반전신호(clkb)로 출력하는 제2 인버터(I403)로 구현할 수 있다. 여기서, 클럭 반전신호(clkb)와 제1 출력부(411)에서 생성되는 클럭 신호(clk)의 지연 정도를 일치시키거나 전류 패스를 증가시켜 동작 속도를 향상시키기 위하여, 제1 인버터(I402)의 출력 단자와 접지 단자 사이에 접속되고 게이트가 제2 인버터(I402)의 입력단자와 연결된 트랜지스터(T401)를 추가로 설치할 수도 있다. 이로써, 제2 출력부(402)는 리셋 신호(reset)에 따라 듀티 비 조정회로(420)가 동작하는 경우에만 클럭 반전신호(clkb)를 출력하고, 동작하지 않는 경우에는 로우 레벨의 신호만을 출력한다.
위상 분리기(410)에서 출력된 클럭 신호(clk)와 클럭 반전신호(clkb)는 듀티 비 조정회로(420)의 제1 스위칭 소자(도 1의 N101)와 제2 스위칭 소자(도 1의 N102)로 각각 인가되어, 듀티 비 조정회로(410)가 동작하지 않는 경우에는 출력 단자(OUT1 및 OUT2)와 접지 단자 사이의 전류 패스를 차단하여 소비 전력을 감소시키고, 보조 전압(DCC 또는 DCCB)이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.
도 5는 듀티 비 조정 회로를 포함하는 메모리 장치의 또 다른 예를 설명하기 위한 회로도이다.
도 5를 참조하면, 메모리 장치는 입력 신호가 위상이 서로 다른 두개의 신호(inp 및 inn)로 입력되는 경우 버퍼(510)와 듀티 비 조정회로(520)를 포함한다.
버퍼(510)는 듀티 비 조정회로(420)의 동작 여부를 판단할 수 있는 리셋 신호(reset) 및 제1 입력 신호(inp)가 입력되는 제1 낸드 게이트(N501)와, 제1 낸드 게이트(N501)의 출력 신호를 반전시켜 클럭 신호(clk)로 출력하는 제1 인버터(I501)와, 리셋 신호(reset) 및 제2 입력 신호(inn)가 입력되는 제2 낸드 게이트(N502)와, 제2 낸드 게이트(N502)의 출력 신호를 반전시켜 클럭 반전신호(clkb)로 출력하는 제2 인버터(I502)로 구현할 수 있다.
이로써, 버퍼(510)는 리셋 신호(reset)에 따라 듀티 비 조정회로(520)가 동작하는 경우에만 클럭 신호(clk) 및 클럭 반전신호(clkb)를 출력하고, 동작하지 않는 경우에는 로우 레벨의 신호만을 출력한다.
버퍼(510)에서 출력된 클럭 신호(clk)와 클럭 반전신호(clkb)는 듀티 비 조정회로(520)의 제1 스위칭 소자(도 1의 N101)와 제2 스위칭 소자(도 1의 N102)로 각각 인가되어, 듀티 비 조정회로(510)가 동작하지 않는 경우에는 출력 단자(OUT1 및 OUT2)와 접지 단자 사이의 전류 패스를 차단하여 소비 전력을 감소시키고, 보조 전압(DCC 또는 DCCB)이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 듀티 비(Duty ratio)를 조절하기 위한 보조 전압을 생성하는데 사용되는 스위칭 소자들이 초기에 오프 상태가 되도록 입력 신호들을 인가하여 출력 단자와 접지 단자 사이의 전류 패스를 차단함으로써, 소비 전력을 감소시킴과 동시에 보조 전압이 0V가 아닌 소정의 전압에서 목표 전압으로 변하도록 하여 동작 속도를 향상시킬 수 있다.
도 1은 일반적인 듀티 비 조정회로의 동작을 설명하기 위한 개념도이다.
도 2a 내지 도 2d는 도 1에 도시된 듀티 비 조정회로의 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 실시예에 따른 듀티 비 조정 회로의 구성 및 동작을 설명하기 위한 회로도이다.
도 4는 듀티 비 조정 회로를 포함하는 메모리 장치의 구성 및 동작을 설명하기 위한 회로도이다.
도 5는 듀티 비 조정 회로를 포함하는 메모리 장치의 또 다른 예를 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
410 : 위상 분리기 411 : 제1 출력부
412 : 제2 출력부 510 : 버퍼
420, 520 : 듀티 비 조정회로

Claims (10)

  1. 클럭 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하며, 서로 반대되는 위상을 갖는 제1 및 제2 입력신호에 따라 전원전압 단자에서 접지 단자로의 전류 패스를 제어하는 제1 및 제2 스위칭 소자들을 포함하는 듀티 비 조정회로에 있어서,
    리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및
    상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 더 포함하여, 상기 대기 모드에서 상기 전류 패스를 차단하고 출력 신호를 0V보다 높은 소정의 전압으로 출력하는 듀티 비 조정 회로.
  2. 전원 전압 단자와 제1 출력단자 사이에 접속된 제1 저항 소자;
    상기 전원 전압 단자와 제2 출력단자 사이에 접속된 제2 저항 소자;
    상기 제1 출력단자와 접지 단자 사이에 접속된 제1 커패시터;
    상기 제2 출력단자와 상기 접지 단자 사이에 접속된 제2 커패시터;
    제1 입력신호에 따라 상기 제1 저항 소자로부터 접지 단자로의 전류 패스를 조절하는 제1 스위칭 소자;
    상기 제1 입력신호와 위상이 반대되는 제2 입력신호에 따라 상기 제2 저항 소자로부터 상기 접지 단자로의 전류 패스를 조절하는 제2 스위칭 소자;
    리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및
    상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 포함하는 듀티 비 조정 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 입력 신호 제어부는,
    상기 리셋 신호와 상기 제1 입력신호가 입력되는 낸드 게이트; 및
    상기 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함하는 듀티 비 조정 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제2 입력 신호 제어부는,
    상기 리셋 신호와 상기 제2 입력신호가 입력되는 낸드 게이트; 및
    상기 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함하는 듀티 비 조정 회로.
  5. 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및
    상기 제1 입력 신호 및 상기 제2 입력 신호를 버퍼링하여 상기 듀티 비 조정회로로 공급하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 버퍼를 포함하는 메모리 장치.
  6. 제 5 항에 있어서, 상기 버퍼는,
    상기 리셋 신호 및 상기 제1 입력 신호가 입력되는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호를 출력하는 제1 인버터;
    상기 리셋 신호 및 상기 제2 입력 신호가 입력되는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력신호를 출력하는 제2 인버터를 포함하는 메모리 장치.
  7. 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및
    입력 신호로 상기 제1 입력 신호 및 상기 제2 입력 신호를 생성하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 위상 분리기를 포함하는 메모리 장치.
  8. 제 7 항에 있어서, 상기 위상 분리기는,
    상기 리셋 신호 및 상기 입력 신호가 입력되는 제1 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호로 출력하는 제1 인버터;
    상기 입력 신호를 반전시키는 제2 인버터;
    상기 리셋 신호 및 상기 제2 인버터의 출력 신호가 입력되는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력 신호로 출력하는 제3 인버터를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 입력 신호 및 상기 제2 입력 신호의 지연 정도를 일치시키기 위하여, 상기 제1 낸드 게이트의 출력 단자와 접지 단자 사이에 커패시터가 더 설치되는 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제2 인버터의 동작 속도를 향상시키기 위하여, 상기 제2 인버터의 출력 단자와 접지 단자 사이에 접속되고 게이트가 상기 제2 인버터의 입력단자와 연결된 트랜지스터가 더 설치되는 메모리 장치.
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