KR20050101863A - 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 - Google Patents
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Abstract
Description
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- 클럭 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하며, 서로 반대되는 위상을 갖는 제1 및 제2 입력신호에 따라 전원전압 단자에서 접지 단자로의 전류 패스를 제어하는 제1 및 제2 스위칭 소자들을 포함하는 듀티 비 조정회로에 있어서,리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 더 포함하여, 상기 대기 모드에서 상기 전류 패스를 차단하고 출력 신호를 0V보다 높은 소정의 전압으로 출력하는 듀티 비 조정 회로.
- 전원 전압 단자와 제1 출력단자 사이에 접속된 제1 저항 소자;상기 전원 전압 단자와 제2 출력단자 사이에 접속된 제2 저항 소자;상기 제1 출력단자와 접지 단자 사이에 접속된 제1 커패시터;상기 제2 출력단자와 상기 접지 단자 사이에 접속된 제2 커패시터;제1 입력신호에 따라 상기 제1 저항 소자로부터 접지 단자로의 전류 패스를 조절하는 제1 스위칭 소자;상기 제1 입력신호와 위상이 반대되는 제2 입력신호에 따라 상기 제2 저항 소자로부터 상기 접지 단자로의 전류 패스를 조절하는 제2 스위칭 소자;리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 포함하는 듀티 비 조정 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 입력 신호 제어부는,상기 리셋 신호와 상기 제1 입력신호가 입력되는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함하는 듀티 비 조정 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2 입력 신호 제어부는,상기 리셋 신호와 상기 제2 입력신호가 입력되는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 반전시키는 인버터를 포함하는 듀티 비 조정 회로.
- 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및상기 제1 입력 신호 및 상기 제2 입력 신호를 버퍼링하여 상기 듀티 비 조정회로로 공급하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 버퍼를 포함하는 메모리 장치.
- 제 5 항에 있어서, 상기 버퍼는,상기 리셋 신호 및 상기 제1 입력 신호가 입력되는 제1 낸드 게이트;상기 제1 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호를 출력하는 제1 인버터;상기 리셋 신호 및 상기 제2 입력 신호가 입력되는 제2 낸드 게이트; 및상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력신호를 출력하는 제2 인버터를 포함하는 메모리 장치.
- 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및입력 신호로 상기 제1 입력 신호 및 상기 제2 입력 신호를 생성하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 위상 분리기를 포함하는 메모리 장치.
- 제 7 항에 있어서, 상기 위상 분리기는,상기 리셋 신호 및 상기 입력 신호가 입력되는 제1 낸드 게이트;상기 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호로 출력하는 제1 인버터;상기 입력 신호를 반전시키는 제2 인버터;상기 리셋 신호 및 상기 제2 인버터의 출력 신호가 입력되는 제2 낸드 게이트; 및상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력 신호로 출력하는 제3 인버터를 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 제1 입력 신호 및 상기 제2 입력 신호의 지연 정도를 일치시키기 위하여, 상기 제1 낸드 게이트의 출력 단자와 접지 단자 사이에 커패시터가 더 설치되는 메모리 장치.
- 제 8 항에 있어서,상기 제2 인버터의 동작 속도를 향상시키기 위하여, 상기 제2 인버터의 출력 단자와 접지 단자 사이에 접속되고 게이트가 상기 제2 인버터의 입력단자와 연결된 트랜지스터가 더 설치되는 메모리 장치.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040027096A KR100630523B1 (ko) | 2004-04-20 | 2004-04-20 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
US10/878,769 US7023254B2 (en) | 2004-04-20 | 2004-06-28 | Duty ratio corrector, and memory device having the same |
US11/336,058 US7190203B2 (en) | 2004-04-20 | 2006-01-20 | Memory device having a duty ratio corrector |
US11/623,927 US7312647B2 (en) | 2004-04-20 | 2007-01-17 | Memory device having a duty ratio corrector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040027096A KR100630523B1 (ko) | 2004-04-20 | 2004-04-20 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050101863A true KR20050101863A (ko) | 2005-10-25 |
KR100630523B1 KR100630523B1 (ko) | 2006-09-29 |
Family
ID=36566797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040027096A KR100630523B1 (ko) | 2004-04-20 | 2004-04-20 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
Country Status (2)
Country | Link |
---|---|
US (3) | US7023254B2 (ko) |
KR (1) | KR100630523B1 (ko) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630523B1 (ko) * | 2004-04-20 | 2006-09-29 | 주식회사 하이닉스반도체 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
JP2006065922A (ja) * | 2004-08-25 | 2006-03-09 | Toshiba Corp | 半導体記憶装置 |
KR100776903B1 (ko) * | 2006-04-24 | 2007-11-19 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
KR100829453B1 (ko) * | 2006-08-11 | 2008-05-15 | 주식회사 하이닉스반도체 | Dll 회로의 기준 클럭 생성 장치 및 방법 |
US7969224B2 (en) * | 2007-03-20 | 2011-06-28 | Honeywell International, Inc. | Circuit to reduce duty cycle distortion |
US20080231335A1 (en) * | 2007-03-20 | 2008-09-25 | Honeywell International Inc. | Circuit to reduce duty cycle distortion |
KR100935983B1 (ko) * | 2008-04-02 | 2010-01-08 | 삼성전기주식회사 | 고조파 제거기능을 갖는 전류 샘플링 믹서 |
KR100942977B1 (ko) * | 2008-05-19 | 2010-02-17 | 주식회사 하이닉스반도체 | 듀티비 보정회로 |
US8181056B2 (en) * | 2008-09-30 | 2012-05-15 | Mosaid Technologies Incorporated | Serial-connected memory system with output delay adjustment |
US8161313B2 (en) | 2008-09-30 | 2012-04-17 | Mosaid Technologies Incorporated | Serial-connected memory system with duty cycle correction |
JP5854673B2 (ja) | 2011-07-12 | 2016-02-09 | キヤノン株式会社 | 固体撮像装置 |
WO2013078636A1 (zh) * | 2011-11-30 | 2013-06-06 | 中国科学院微电子研究所 | 多相位时钟信号发生电路 |
US11276444B2 (en) * | 2020-04-02 | 2022-03-15 | SK Hynix Inc. | Memory device and operating method thereof |
KR20210123021A (ko) * | 2020-04-02 | 2021-10-13 | 에스케이하이닉스 주식회사 | 버퍼 회로 및 그 동작 방법 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5894176A (en) * | 1991-06-14 | 1999-04-13 | Integrated Device Technology, Inc. | Flexible reset scheme supporting normal system operation, test and emulation modes |
US6566925B2 (en) * | 1995-10-25 | 2003-05-20 | Mosaid Technologies Incorporated | Duty-cycle regulator |
US6246278B1 (en) * | 1995-12-22 | 2001-06-12 | Lsi Logic Corporation | High speed single phase to dual phase clock divider |
US5841305A (en) * | 1997-03-20 | 1998-11-24 | Cypress Semiconductor Corp. | Circuit and method for adjusting duty cycles |
US6084452A (en) * | 1998-06-30 | 2000-07-04 | Sun Microsystems, Inc | Clock duty cycle control technique |
US6831493B2 (en) * | 1998-10-30 | 2004-12-14 | Mosaid Technologies Incorporated | Duty cycle regulator |
US6323706B1 (en) * | 2000-02-24 | 2001-11-27 | Rambus Inc. | Apparatus and method for edge based duty cycle conversion |
US6542015B2 (en) * | 2001-03-28 | 2003-04-01 | Texas Instruments Incorporated | Duty cycle correction circuit and apparatus and method employing same |
US6750689B2 (en) * | 2001-03-29 | 2004-06-15 | Intel Corporation | Method and apparatus for correcting a clock duty cycle in a clock distribution network |
DE10214304B4 (de) * | 2002-03-28 | 2004-10-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander |
TWI283515B (en) * | 2002-10-02 | 2007-07-01 | Via Tech Inc | Method and device for adjusting reference level |
US6967514B2 (en) * | 2002-10-21 | 2005-11-22 | Rambus, Inc. | Method and apparatus for digital duty cycle adjustment |
KR100560660B1 (ko) * | 2003-03-28 | 2006-03-16 | 삼성전자주식회사 | 듀티 사이클 보정을 위한 장치 및 방법 |
US6897698B1 (en) * | 2003-05-30 | 2005-05-24 | O2Micro International Limited | Phase shifting and PWM driving circuits and methods |
US6977539B1 (en) * | 2003-08-26 | 2005-12-20 | Integrated Device Technology, Inc. | Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews |
US7151398B2 (en) * | 2003-08-26 | 2006-12-19 | Integrated Device Technology, Inc. | Clock signal generators having programmable full-period clock skew control |
KR100540485B1 (ko) * | 2003-10-29 | 2006-01-10 | 주식회사 하이닉스반도체 | 듀티 보정 전압 발생 회로 및 방법 |
KR100545148B1 (ko) * | 2003-12-09 | 2006-01-26 | 삼성전자주식회사 | 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법 |
KR100630523B1 (ko) | 2004-04-20 | 2006-09-29 | 주식회사 하이닉스반도체 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
KR100668852B1 (ko) * | 2005-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 듀티비 보정 장치 |
-
2004
- 2004-04-20 KR KR1020040027096A patent/KR100630523B1/ko active IP Right Grant
- 2004-06-28 US US10/878,769 patent/US7023254B2/en active Active
-
2006
- 2006-01-20 US US11/336,058 patent/US7190203B2/en not_active Expired - Lifetime
-
2007
- 2007-01-17 US US11/623,927 patent/US7312647B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7312647B2 (en) | 2007-12-25 |
US20070109033A1 (en) | 2007-05-17 |
KR100630523B1 (ko) | 2006-09-29 |
US7023254B2 (en) | 2006-04-04 |
US20050231255A1 (en) | 2005-10-20 |
US20060114043A1 (en) | 2006-06-01 |
US7190203B2 (en) | 2007-03-13 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150824 Year of fee payment: 10 |
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FPAY | Annual fee payment |
Payment date: 20160822 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20170824 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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