KR100630523B1 - 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 - Google Patents
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Abstract
Description
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- 클럭 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하며, 서로 반대되는 위상을 갖는 제1 및 제2 입력신호에 따라 전원전압 단자에서 접지 단자로의 전류 패스를 제어하는 제1 및 제2 스위칭 소자들을 포함하는 듀티 비 조정회로에 있어서,리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 더 포함하고,상기 대기 모드에서, 상기 제1 및 제2 스위칭 소자들이 오프 상태로 될 때, 상기 전류 패스가 차단되어, 상기 보조 전압이 0V보다 높은 소정의 전압으로 출력되는 듀티 비 조정 회로.
- 전원 전압 단자와 제1 출력단자 사이에 접속된 제1 저항 소자;상기 전원 전압 단자와 제2 출력단자 사이에 접속된 제2 저항 소자;상기 제1 출력단자와 접지 단자 사이에 접속된 제1 커패시터;상기 제2 출력단자와 상기 접지 단자 사이에 접속된 제2 커패시터;제1 입력신호에 따라 상기 제1 저항 소자로부터 접지 단자로의 전류 패스를 조절하는 제1 스위칭 소자;상기 제1 입력신호와 위상이 반대되는 제2 입력신호에 따라 상기 제2 저항 소자로부터 상기 접지 단자로의 전류 패스를 조절하는 제2 스위칭 소자;리셋 신호에 따라 대기 모드에서 상기 제1 입력신호를 차단하여 상기 제1 스위칭 소자를 오프 상태로 만들기 위한 제1 입력 신호 제어부; 및상기 리셋 신호에 따라 상기 대기 모드에서 상기 제2 입력신호를 차단하여 상기 제2 스위칭 소자를 오프 상태로 만들기 위한 제2 입력 신호 제어부를 포함하는 듀티 비 조정 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 입력 신호 제어부는,상기 리셋 신호와 상기 제1 입력신호가 입력되는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 반전시키고, 그 반전된 신호를 상기 제1 스위칭 소자에 출력하는 인버터를 포함하는 듀티 비 조정 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2 입력 신호 제어부는,상기 리셋 신호와 상기 제2 입력신호가 입력되는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 반전시키고, 그 반전된 신호를 상기 제2 스위칭 소자에 출력하는 인버터를 포함하는 듀티 비 조정 회로.
- 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및상기 제1 입력 신호 및 상기 제2 입력 신호를 버퍼링하여 상기 듀티 비 조정회로로 공급하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 버퍼를 포함하는 메모리 장치.
- 제 5 항에 있어서, 상기 버퍼는,상기 리셋 신호 및 상기 제1 입력 신호가 입력되는 제1 낸드 게이트;상기 제1 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호를 출력하는 제1 인버터;상기 리셋 신호 및 상기 제2 입력 신호가 입력되는 제2 낸드 게이트; 및상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력신호를 출력하는 제2 인버터를 포함하는 메모리 장치.
- 위상이 반대되는 제1 입력 신호 및 제2 입력 신호에 따라 스위칭 소자들이 동작하고, 스위칭 동작으로 전류의 충전 및 방전을 반복하여 펄스 신호의 하이 레 벨과 로우 레벨 비를 조절하기 위한 보조 전압을 생성하는 듀티 비 조정회로; 및입력 신호로 상기 제1 입력 신호 및 상기 제2 입력 신호를 생성하며, 리셋 신호에 따라 대기 모드에서 상기 스위칭 소자들이 오프 상태가 되도록 상기 제1 및 제2 입력신호를 출력하는 위상 분리기를 포함하는 메모리 장치.
- 제 7 항에 있어서, 상기 위상 분리기는,상기 리셋 신호 및 상기 입력 신호가 입력되는 제1 낸드 게이트;상기 낸드 게이트의 출력 신호를 반전시켜 상기 제1 입력 신호로 출력하는 제1 인버터;상기 입력 신호를 반전시키는 제2 인버터;상기 리셋 신호 및 상기 제2 인버터의 출력 신호가 입력되는 제2 낸드 게이트; 및상기 제2 낸드 게이트의 출력 신호를 반전시켜 상기 제2 입력 신호로 출력하는 제3 인버터를 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 제1 입력 신호 및 상기 제2 입력 신호의 지연 정도를 일치시키기 위하여, 상기 제1 낸드 게이트의 출력 단자와 접지 단자 사이에 커패시터가 더 설치되 는 메모리 장치.
- 제 8 항에 있어서,상기 제2 인버터의 동작 속도를 향상시키기 위하여, 상기 제2 인버터의 출력 단자와 접지 단자 사이에 접속되고 게이트가 상기 제2 인버터의 입력단자와 연결된 트랜지스터가 더 설치되는 메모리 장치.
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