KR100776903B1 - 지연 고정 루프 - Google Patents
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Abstract
Description
Claims (10)
- 외부클럭을 인가받고 지연된 내부클럭을 발생하는 지연 고정 루프;상기 내부클럭의 듀티를 보정하여 출력클럭을 출력하는 듀티 보정회로;상기 출력클럭에 응답하여 상기 출력클럭과 동일한 위상의 제 1 클럭과 상기 제 1 클럭과 상반된 위상의 제 2 클럭을 발생하는 위상 분배기;상기 출력클럭에 응답하여 펌프 리셋 신호와 비교 제어 신호를 발생하는 비교 제어부;상기 펌프 리셋 신호에 응답하여 상기 제 1 클럭 및 제 2 클럭을 펌핑하여 제 1 펌핑클럭과 제 2 펌핑클럭을 발생하는 DCC 펌프;상기 비교 제어 신호와 상기 제 1 펌핑클럭 및 제 2 펌핑클럭의 전압레벨을 감지하고 증감신호를 발생하는 전압 비교기;상기 증감신호에 응답하여 카운터 신호를 출력하는 카운터; 및상기 카운터 신호에 응답하여 상기 듀티 보정회로의 보정량을 제어하기 위한 적어도 하나 이상의 전압을 생성하는 전압 생성기를 포함하는 디지털 듀티 싸이클 보정회로.
- 제 1 항에 있어서, 상기 듀티 보정회로는,상기 내부클럭을 입력받아 버퍼링하여 제 1 입력클럭과 제 2 입력클럭을 출력하는 버퍼부;상기 전압 생성기의 출력에 따라 상기 제 2 입력클럭의 딜레이를 제어하여 딜레이 신호를 발생하는 딜레이 조절부;상기 제 1 입력클럭과 상기 딜레이 신호에 응답하여 제 1 로직신호를 출력하는 낸드 게이트; 및상기 제 1 로직신호와 상기 딜레이 신호에 응답하여 듀티가 보정된 상기 출력클럭을 발생하는 플립플롭부를 포함하는 디지털 듀티 싸이클 보정회로.
- 제 2 항에 있어서, 상기 딜레이 조절부는,캐패시터를 포함하는 디지털 듀티 싸이클 보정회로.
- 제 3 항에 있어서, 상기 캐패시터들은,MOS 형태의 트랜지스터로 구성되는 디지털 듀티 싸이클 보정회로.
- 제 2 항에 있어서, 상기 플립플롭부는,상기 딜레이 신호와 상기 듀티 보정회로의 출력에 응답하여 제 2 로직신호를 발생하는 제 1 낸드 게이트;상기 제 1 로직신호와 상기 제 2 로직신호에 응답하여 상기 출력클럭을 발생하는 제 2 낸드 게이트를 포함하는 디지털 듀티 싸이클 보정회로.
- 제 1 항에 있어서, 상기 DCC 펌프는,상기 제 1 클럭과 상기 제 2 클럭을 인가받아 듀티 불일치를 판별하고 특정 레벨 이상 또는 이하로 펌핑하여 상기 제 1 펌핑클럭과 상기 제 2 펌핑클럭을 출력하는 디지털 듀티 싸이클 보정회로.
- 제 1 항에 있어서, 상기 전압 비교기는,상기 비교 제어 신호에 응답하여 인가된 상기 제 1 펌핑클럭과 상기 제 2 펌핑클럭의 레벨을 비교하여 하이펄스 폭의 증가 또는 감소를 결정하고, 상기 카운터에 증가 또는 감소되는 신호를 출력하는 디지털 듀티 싸이클 보정회로.
- 제 7 항에 있어서,상기 인가되는 제 1 펌핑클럭을 감지하여 특정 레벨보다 높을 때는 증가신호를 출력하고, 특정 레벨보다 낮을 때는 감소신호를 출력하는 디지털 듀티 싸이클 보정회로.
- 제 1 항에 있어서, 상기 카운터는,상기 증감신호의 비트를 2진수로 변환하여 상기 카운터 신호로 출력하는 디지털 듀티 싸이클 보정회로.
- 제 1 항에 있어서, 상기 전압 생성기는 상기 듀티 보정회로의 딜레이 시간을 조절하기 위해 서로 대칭 또는 비대칭의 제 1 제어신호와 제 2 제어신호를 출력하 는 디지털 듀티 싸이클 보정회로.
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