KR100567534B1 - 반도체 소자의 전압 드라이버 회로 - Google Patents

Abstract

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 파워다운 모드와 관련된 인에이블 신호를 이용하여 전압 드라이버의 동작을 제어함으로써, 파워다운 모드시 전류소모를 방지할 수 있고, 파워다운 모드에서 정상 동작 모드로 변환할 때, 인가되는 신호의 타이밍을 제어하여 전압 드라이버의 동작을 위한 충분한 바이어스가 인가되기까지 전압 드라이버의 출력을 안정화시킬 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다.

전압 드라이버, 지연부, 파워 다운 모드, 인에이블 신호, 차동증폭기

Description

반도체 소자의 전압 드라이버 회로{Voltage driver circuit for semiconductor device}

도 1은 종래의 반도체 소자의 전압 드라이버 회로도이다.

도 2는 본 발명에 따른 전압 드라이버 회로도이다.

도 3은 도 2의 지연부의 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 비교부 20, 300 : 출력부

100 : 제어전압 생성부 200 : 차동 증폭부

210 : 지연부 220 : 차동 증폭기

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 특히, 파워다운 상태에서 정상 상태로 전환시, 전원 회로 출력의 불안정한 상태를 제거할 수 있 는 전압 드라이버 회로를 제공한다.

일반적으로 반도체 소자의 전압 드라이버 회로는 기준전압과 출력 전압을 비교하는 부분과 출력을 담당하는 부분으로 구성된다.

도 1은 종래의 반도체 소자의 전압 드라이버 회로도이다.

도 1을 참조하면, 기준전압(Vrc)과 출력전압(Vout)에 따라 비교 전압(Vdf)을 생성하는 비교부(10)와, 상기 비교 전압(Vdf)에 따라 출력전압(Vout)을 생성하는 출력부(20)를 포함한다.

비교부(10)는 전원전압과 비교전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압과 제 1 노드(Q1) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 비교전압(Vdf) 출력단과 제 2 노드(Q2) 사이에 접속되어 기준전압(Vrc)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 접속되어 출력전압(Vout)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지전원 사이에 접속되어 외부 바이어스에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다.

출력부(20)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 비교전압(Vdf)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다.

상술한 구성을 갖는 종래의 전압 드라이버 회로의 동작을 살펴보면 다음과 같다.

기준전압 및 출력전압(Vrc 및 Vout)을 입력받아 두 전압의 차에 의해 비교전압(Vdf)을 생성하게 되고, 비교전압(Vdf)에 따라 출력부(20) 내의 제 3 PMOS 트랜지스터(P3)를 동작시켜 출력 전압을 생성하게 된다.

이때, 출력 전압이 높은 경우에도 비교부는 빠른 응답을 위해 일정한 바이어스 커런트를 소모하게 된다. 이러한 전력 소모량을 줄이기 위해 파워다운 모드시에는 바이어스 레벨을 그라운드 레벨로 변경하였다.

하지만, 파워다운 모드를 빠져나올 때, 비교기의 바이어스 레벨이 회복되는 동안 출력 트랜지스터의 게이트 전극에 인가되는 전압의 상태가 확실하게 결정되지 않아 출력이 불안정해지는 문제가 발생한다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 파워다운 모드를 빠져나올 때, 비교기의 바이어스 레벨이 충분히 회복될 때까지 출력 트랜지스터의 게이트 전극의 전압을 일정한 레벨로 유지하여 출력 전압의 불안정성을 제거할 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다.

본 발명에 따른 반도체 소자의 전압 드라이버 회로는, 파워 인에이블 신호에 응답하여 제어전압을 생성하는 제어 전압 생성부; 파워 인에이블 신호와 제어전압에 응답하여, 파워 다운 모드 또는 노말 모드로 동작하고, 노말 모드로 동작할 때, 기준전압과 출력전압에 응답하여, 차동전압을 출력하는 차동증폭부; 및 차동전압과 제어전압에 응답하여, 출력전압을 생성하는 출력부를 포함한다. 차동증폭부는, 파워 인에이블 신호를 소정 시간 동안 지연시키고, 그 지연된 신호를 출력하는 지연부; 및 노말 모드에서, 기준전압과 출력전압의 전압 차에 따라, 차동전압을 출력하고, 노말 모드 초기에, 제어 전압 레벨이 정상 상태로 될 때까지, 지연된 신호에 응답하여, 차동전압을 전원전압 레벨로 유지하는 차동증폭기를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2는 본 발명에 따른 전압 드라이버 회로도이다.

도 3은 도 2의 지연부의 회로도이다.

도 2 및 도 3을 참조하면, 파워 인에이블 신호(En)에 따라 제어 전압(Vcs)을 생성하는 제어 전압 생성부(100)와, 파워 인에이블 신호(En)와 제어 전압(Vcs)에 따라 구동하고, 기준전압(Vref)과 출력전압(Vout)의 전압차에 따라 차동 전압(Vdf)을 출력하되, 제어 전압(Vcs)에 의해 턴온될 때까지 차동전압(Vdf)의 전압레벨을 소정 전압 레벨로 유지하는 차동증폭부(200)와, 차동전압(Vdf)과 제어 전압(Vcs)에 따라 출력전압(Vout)을 생성하는 출력부(300)를 포함한다.

파워 인에이블 신호는 디램 소자의 커맨드 디코더에 의해 제어된다.

제어 전압 생성부(100)는 파워 인에이블 신호(En)를 반전하는 인버터(I10) 와, 전원전압(VDD)과 접지전원사이에 접속되어 인버터(I10)의 출력에 따라 바이어스 전압(VBias) 또는 접지전원을 출력하는 출력 트랜지스터(T10)를 포함한다. 제어 전압 생성부(100)는 출력 트랜지스터(T10)의 게이트 단자에 인가되는 반전된 파워 인에이블 신호(Enb)가 로직 로우일 경우에는 바이어스 전압(VBias)을 제어 전압(Vcs)으로 출력하고, 반전된 파워 인에이블 신호가 로직 하이일 경우에는 접지전원을 제어 전압(Vcs)으로 출력한다. 바이어스 전압(VBias)은 차동 증폭부(200)와 출력부(300)내의 소자의 상태를 쌔츄레이션(Saturation) 상태로 만들수 있는 전압을 지칭한다.

차동증폭부(200)는 파워 인에이블 신호(En)를 소정 시간 지연시키기 위한 지연부(210)와, 기준전압(Vref)과 출력전압(Vout)의 전압차에 따라 차동전압(Vdf)을 생성하되, 제어 전압(Vcs) 레벨이 회복될 때까지 지연된 파워 인에이블 신호(En)에 따라 차동전압(Vdf)으로 전원전압을 출력하는 차동증폭기(220)를 포함한다. 지연부(210)는 입력된 신호를 반전하는 지연인버터(I100)와, 지연인버터(I100)의 입력단과 접지전원사이에 접속된 커패시터(C100)를 포함하는 다수의 지연수단(210-1 내지 210-n)이 직렬 접속되어 구성되는 것이 바람직하다. 차동증폭기(220)는 전원전압(VDD)과 차동전압(Vdf) 출력단 사이에 접속되어 지연부(210)의 출력에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압(VDD)과 제 1 노드(Q1) 사이에 접속되어 지연부(210)의 출력에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 전원전압(VDD)과 차동전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)와, 전원전압(VDD)과 제 1 노드(Q1)사이에 접속되 어 제 1 노드(Q1)에 따라 구동하는 제 4 PMOS 트랜지스터(P4)와, 차동전압(Vdf) 출력단과 제 2 노드(Q2)사이에 접속되어 기준전압(Vref)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 1 노드(Q1)와 제 2 노드(Q2)사이에 접속되어 출력전압(Vout)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지전원사이에 접속되어 제어 전압(Vcs)에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다.

본 실시예에서의 지연부는 2*n 개의 지연수단 즉, 짝수개의 지연수단으로 구성하는 것이 바람직하다. 이로써, 동일한 극성(Polarity)을 가지나 시간적으로 지연된 신호를 생성할 수 있다. 또한, 지연수단에 의한 프라파게이션 딜레이(Propagation Delay)는 커패시터의 커패시턴스와 인버터의 크기에 따라 다양하게 변할 수 있다. 지연부(210)는 이에 한정되지 않고, 다양한 형태의 지연회로가 사용될 수 있다. 지연부(210) 내의 지연수단(210-1 내지 210-n)의 개수는 신호의 지연시간에 따라 다양하게 변할 수 있다.

출력부(300)는 전원전압(VDD)과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 5 PMOS 트랜지스터(P5)와, 출력전압(Vout) 출력단과 접지전원 사이에 접속되어 제어전압(Vcs)에 따라 구동하는 제 4 NMOS 트랜지스터(N4)를 포함한다. 제 5 PMOS 트랜지스터(P5)는 출력 전압(Vout)이 인가되는 로드에 충분한 전류를 인가할 수 있는 드라이빙 능력을 갖는 소자를 사용하는 것이 바람직하다. 출력부(300)의 출력 전압의 안정화를 위해 출력전압(Vout) 출력단과 접지전원 사이에 병렬 접속된 안정화 커패시터(C1)와 안정화 저항(R1)을 더 포함할 수 있다.

또한, 차동증폭부(200)의 전류 소모를 줄이기 위하여 기준전압(Vref) 및 출력전압(Vout)의 전압 레벨을 소정레벨 강하시켜(트랜지스터의 문턱전압 만큼) 차동증폭기(220)의 두 입력으로 사용할 수 있다. 즉, 전원전압(VDD)과, 기준전압(Vref) 입력단 또는 출력전압(Vout) 입력단 사이에 각기 기준전압(Vref) 또는 출력 전압(Vout)에 따라 구동하는 전압 강하 트랜지스터(미도시)와, 기준전압(Vref) 입력단 또는 출력 전압(Vout) 입력단과 접지전원 사이에 접속되어 제어전압(Vcs)에 따라 구동하는 동작제어 트랜지스터(미도시)를 포함할 수 있다.

상기 전원전압으로 VDD 전압을 사용하는 것이 바람직하다. 상기의 기준전압(Vref)은 외부의 전압을 입력받아 온도 또는 기타 환경에 영향 받지 않고, 일정한 레벨의 전압을 생성하는 기준전압 생성부(미도시)를 통해 형성되는 것이 바람직하다.

이하 상술한 구성을 갖는 본 발명의 전압 드라이버 회로의 동작을 설명한다.

전압 드라이버가 파워 다운 모드일 경우 즉, 차동증폭부(200)의 동작이 필요없는 시간동안 전류 소모를 줄이기 위하여 파워 인에이블 신호(En)를 이용한다. 즉, 파워 인에이블 신호(En)가 로직 로우이면 파워다운 모드를 지칭하게 되고, 이에 제어전압 생성부(100)는 인버터(I10)와 출력 트랜지스터(T10)를 통해 로직 로우의 접지전원을 제어전압(Vcs)으로 생성한다. 로직 로우의 제어전압(Vcs)을 통해 제 3 및 제 4 NMOS 트랜지스터(T3 및 T4)가 턴오프 되어 이를 통해 전류가 흐르지 않게 됨으로써, 전류 소모를 없애게 된다. 또한, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴온시켜 차동전압(Vdf) 및 제 1 노드(Q1)의 전압레벨이 전원전압이 되도록 한다. 전원전압 레벨의 차동전압(Vdf)으로 인해 출력부(300)의 제 5 PMOS 트랜지스터(P5)가 턴오프 되어 전원전압으로부터 전류소모가 방지되고, 출력 전압(Vout)은 플로팅 된다.

한편, 파워 인에이블 신호(En)가 로직 로우에서 로직 하이가 될 경우, 즉, 파워다운 모드를 벗어나 정상 동작을 할 경우(즉, 노말 모드로 동작할 경우)를 살펴보면 다음과 같다.

제어전압 생성부(100)는 인버터(I10) 및 출력 트랜지스터(T10)에 의해 바이어스전압을 제어전압(Vcs)으로 출력한다. 바이어스전압 레벨의 제어전압(Vcs)은 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)를 턴온시킨다. 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호레벨이 정상 상태로 돌아올 때까지(즉, 상기 제어전압(Vcs)이 상기 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)를 충분히 턴 온시킬 수 있는 전압으로 될 때까지), 기다린 다음, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴오프 시켜 차동증폭부(200)의 정상적인 동작을 보장한다. 이처럼 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)에 의해 차동증폭부(200)의 정상 동작을 보장하는 이유는 다음과 같다. 즉, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 없는 것으로 가정할 경우, 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스를 위한 제어 전압(Vcs)이 정상 상태로 되기까지는 소정의 시간이 걸리는 반면에, 제 3 및 제 4 PMOS 트랜지스터(P3 및 P4)의 바이어스를 위한 전압은 미리 정상 상태에 도달해버리기 때문이다. 결국, 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)가 정상적으로 동작하기에 앞서, 제 3 및 제 4 PMOS 트랜지스터(P3 및 P4)가 미리 동작하게 되므로, 차동증폭부(200)의 동작에 오류가 발생하게 된다.

따라서, 본 실시예에서는 지연부(210)와 차동증폭기(220) 내에 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 두어 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호 레벨이 충분히 회복될 때까지 차동전압(Vdf)의 레벨을 전원전압으로 유지할 수 있도록 하였다. 즉, 시간 지연부를 두어 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호 레벨이 정상 상태로 돌아올 때까지 기다린 다음, 차동증폭기(220)의 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴오프하여 출력 전압(Vout)의 불안정성을 제거할 수 있다.

이후에 차동증폭부(200)는 정상적인 동작을 실시한다. 즉, 출력전압(Vout)과 비교전압(Vref)이 차동증폭기(220)의 두 입력으로 입력된다. 차동증폭기(220)는 두 입력을 비교하여 그 결과에 따라 소정 레벨의 차동 전압(Vdf)을 생성하게 된다. 차동전압(Vdf)을 게이트 전압으로 입력받은 출력부(300)의 제 5 PMOS 트랜지스터(P5)는 차동전압(Vdf)의 전압 변화에 따라 출력 전압(Vout)의 전압을 변경하여 출력 전압(Vout)을 기준전압(Vref)의 전압레벨이 유지되도록 한다.

상술한 바와 같이, 본 발명은 파워다운 모드와 관련된 인에이블 신호를 이용하여 전압 드라이버의 동작을 제어함으로써, 파워다운 모드시 전류소모를 방지할 수 있다.

또한, 파워다운 모드에서 정상 동작 모드로 변환할 때, 인가되는 신호의 타이밍을 제어하여 전압 드라이버의 동작을 위한 충분한 바이어스가 인가되기까지 전압 드라이버의 출력을 안정화시킬 수 있다.

Claims (5)

1. 파워 인에이블 신호에 응답하여 제어전압을 생성하는 제어 전압 생성부;

   상기 파워 인에이블 신호와 상기 제어전압에 응답하여, 파워 다운 모드 또는 노말 모드로 동작하고, 상기 노말 모드로 동작할 때, 기준전압과 출력전압에 응답하여, 차동전압을 출력하는 차동증폭부; 및

   상기 차동전압과 상기 제어전압에 응답하여, 상기 출력전압을 생성하는 출력부를 포함하고,

   상기 차동증폭부는,

   상기 파워 인에이블 신호를 소정 시간 동안 지연시키고, 그 지연된 신호를 출력하는 지연부; 및

   상기 노말 모드에서, 상기 기준전압과 상기 출력전압의 전압 차에 따라, 상기 차동전압을 출력하고, 상기 노말 모드 초기에, 상기 제어 전압 레벨이 정상 상태로 될 때까지, 상기 지연된 신호에 응답하여, 상기 차동전압을 전원전압 레벨로 유지하는 차동증폭기를 포함하는 반도체 소자의 전압 드라이버 회로.
2. 제 1 항에 있어서, 상기 제어 전압 생성부는,

   상기 파워 인에이블 신호를 반전하는 인버터; 및

   바이어스전압과 접지전원 사이에 접속되어 상기 인버터의 출력에 따라 상기 바이어스전압 또는 상기 접지전원을 상기 제어전압으로서 출력하는 출력 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.
3. 삭제
4. 제 1 항에 있어서,

   상기 지연부는 입력된 신호를 반전하는 지연 인버터와, 상기 지연 인버터의 입력 단자와 접지전원 사이에 접속된 커패시터를 각각 포함하는 다수의 지연수단이 직렬 접속된 반도체 소자의 전압 드라이버 회로.
5. 제 1 항에 있어서, 상기 차동증폭기는,

   전원전압과 상기 차동전압의 출력단 사이에 접속되고, 상기 지연된 신호에 응답하여, 턴 온 또는 오프되는 제 1 PMOS 트랜지스터;

   상기 전원전압과 제 1 노드 사이에 접속되고, 상기 지연된 신호에 응답하여, 턴 온 또는 오프되는 제 2 PMOS 트랜지스터;

   상기 전원전압과 상기 차동전압의 출력단 사이에 상기 제 1 PMOS 트랜지스터에 병렬로 접속되고, 상기 제 1 노드의 전압에 응답하여, 턴 온 또는 오프되는 제 3 PMOS 트랜지스터;

   상기 전원전압과 상기 제 1 노드 사이에 상기 제 2 PMOS 트랜지스터에 병렬로 접속되고, 상기 제 1 노드의 전압에 응답하여, 턴 온 또는 오프되는 제 4 PMOS 트랜지스터;

   상기 차동전압의 출력단과 제 2 노드 사이에 접속되어 상기 기준전압에 응답하여, 턴 온 또는 오프되는 제 1 NMOS 트랜지스터;

   상기 제 1 노드와 상기 제 2 노드 사이에 접속되고, 상기 출력전압에 응답하여, 턴 온 또는 오프되는 제 2 NMOS 트랜지스터; 및

   상기 제 2 노드와 접지전원 사이에 접속되고, 상기 제어 전압에 응답하여, 턴 온 또는 오프되는 제 3 NMOS 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.

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