KR19990013057A - 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법 - Google Patents

Abstract

본 발명에 따른 플래시 메모리 장치는 다중 비트 데이터와 단일 비트 데이터를 선택적으로 저장할 수 있는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 제 1 스트링들을 갖는 복수 개의 어레이 블럭들을 구비한 셀 어레이와; 상기 메모리 셀들이 단일 비트 데이터와 다중 비트 데이터 중 어느 데이터를 저장하고 있는지를 판별하기 위한 데이터 정보를 저장하며, 상기 어레이 블럭들 각각에 대응되도록 기준 메모리 셀들의 제 2 스트링이 배열되는 레퍼런스 셀 어레이를 포함하며, 그것의 프로그램 방법은 어드레스 신호에 의해서 어드레싱된 메모리 셀의 데이터와 상기 레퍼런스 셀 어레이의 기준 메모리 셀의 정보 비트를 동시에 독출하는 단계와; 상기 기준 메모리 셀의 데이터가 단일 비트 데이터에 관련된 정보인지 다중 비트 데이터에 관련된 정보인지를 판별하는 단계와; 상기 판별된 결과가 다중 비트 데이터에 관련된 정보일 경우 다음 상태를 읽어내기 위한 일련의 독출 동작을 수행하는 단계 및; 상기 판별된 결과가 단일 비트 데이터에 관련된 정보일 경우 독출된 데이터를 출력하는 단계로 구성된다.

Description

단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법(data reading and writing method of flash memory device selectively storging single bit data and multi bit data on chip)

본 발명은 플래시 메모리 장치에 관한 것으로서, 구체적으로는 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 요구되는 데이터의 정확도에 따라 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법에 관한 것이다.

도 1은 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)와, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)을 사이에 두고 콘트롤 게이트 (control gate) (8)가 형성되어 있다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 콘트롤 게이트 (8), 그리고 상기 반도체 기판 (2)에는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)이 접속되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지시키고, 상기 콘트롤 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)를 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)을 인가하고, 그것의 콘트롤 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)으로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 오프 (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 콘트롤 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)를 상기 콘트롤 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 콘트롤 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)을 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)로 인가하면, 상기 콘트롤 게이트 (8)와 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 콘트롤 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 온 (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

[표 1]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V∼+6V	0V	0V
소 거	-10V	Floating	Floating	+5V
독 출	+4.5V	+1V	0V	0V

단일 비트 데이터 (single bit data)는 전기적으로 소거 및 프로그램 가능한 플래시 메모리 셀에 상기한 방법으로 저장된다. 또한, 다중 비트 데이터 (multi bit data)는, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와같이, 상기한 단일 비트 데이터의 프로그램 방법과 동일한 방법을 반복적으로 수행함으로써 프로그램된다. 이때, 다중 비트 데이터의 상태를 나타내는 그것의 드레솔드 전압의 분포는 단일 비트 데이터의 그것보다 더 좁게 분포된다. 따라서, 다중 비트 데이터의 프로그램 및 그것을 유지하기 위한 기술이 중요하다 할 수 있다.

일반적으로, 반도체 메모리 장치는, 특히 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 경우, 낸드형 (NAND type)과 노어형 (NOR type)으로 구분된다. 상기 낸드형 플래시 메모리 장치는 셀 어레이의 메모리 셀들이 비트 라인을 기준으로 직렬로 배열되는 것이고, 상기 노어형 플래시 메모리 장치는 셀 어레이의 메모리 셀들이 비트 라인을 기준으로 병렬로 배열되는 것이다. 상기 낸드형 플래시 메모리 장치는 집적도면에서 우수한 특성을 가지며, 상기 노어형 플래시 메모리 장치는 랜덤 액세스 시간의 특성이 우수한 디바이스이다.

상기 낸드형 플래시 메모리 장치는 집적도면에서 우수하기 때문에 하드 디스크용, 디지틀 카메라의 필름 대체용 등 주로 대용량 매체로써 상용된다. 만약, 이를 하나의 셀에 다수개의 데이터를 저장할 수 있는 다중 비트 데이터의 플래시 메모리 셀로 실현한다면 제작 단가에 있어서 몇배의 잇점을 가질 수 있게 된다. 그러나, 다중 비트 데이터를 저장하기 위한 플래시 메모리 장치를 구현할 경우 하나의 셀에 다수개의 데이터 상태를 저장해야 하기 때문에 신뢰성 문제 등 각 상태 데이터를 유지하기 위한 기술력이 요구되므로 중요한 코드 데이터 저장, FAT 데이터 등과 같이 데이터의 정확도가 요구되는 경우 사용하기 어려운 문제점이 생겼다.

따라서 본 발명의 목적은 동일한 칩 내에서 단일 비트 데이터와 다중 비트 데이터를 혼용하여 사용할 수 있는 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치의 독출 및 기입 방법을 제공하는 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블럭도;

도 3A는 다중 비트 데이터 프로그램시 메모리 셀 및 레퍼런스 셀의 드레솔드 전압의 분포를 보여주는 도면;

도 3B는 단일 비트 데이터 프로그램시 메모리 셀 및 레퍼런스 셀의 드레솔드 전압의 분포를 보여주는 도면;

도 4A는 다중 비트 데이터 독출 동작시 메모리 셀 및 레퍼런스 셀의 드레솔드 전압의 분포를 보여주는 도면;

도 4B는 단일 비트 데이터 독출 동작시 메모리 셀 및 레퍼런스 셀의 드레솔드 전압의 분포를 보여주는 도면,

*도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 120 : 레퍼런스 셀 어레이

140 : 행 디코더 회로 160 : 페이지 버퍼

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 다중 비트 데이터와 단일 비트 데이터를 선택적으로 저장할 수 있는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 제 1 스트링들을 갖는 복수 개의 어레이 블럭들을 구비한 셀 어레이와; 상기 메모리 셀들이 단일 비트 데이터와 다중 비트 데이터 중 어느 데이터를 저장하고 있는지를 판별하기 위한 데이터 정보를 저장하며, 상기 어레이 블럭들 각각에 대응되도록 기준 메모리 셀들의 제 2 스트링이 배열되는 레퍼런스 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 데이터 독출 방법에 있어서, 어드레스 신호에 의해서 어드레싱된 메모리 셀의 데이터와 상기 레퍼런스 셀 어레이의 기준 메모리 셀의 정보 비트를 동시에 독출하는 단계와; 상기 기준 메모리 셀의 데이터가 단일 비트 데이터에 관련된 정보인지 다중 비트 데이터에 관련된 정보인지를 판별하는 단계와; 상기 판별된 결과가 다중 비트 데이터에 관련된 정보일 경우 다음 상태를 읽어내기 위한 일련의 독출 동작을 수행하는 단계 및; 상기 판별된 결과가 단일 비트 데이터에 관련된 정보일 경우 독출된 데이터를 출력하는 단계를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 기준 메모리 셀에 저장된 단일 비트 데이터의 정보는 상태 '1'의 단일 비트 데이터이고, 상기 기준 메모리 셀에 저장된 다중 비트 데이터의 정보는 상태 '0'의 단일 비트 데이터인 것을 특징으로 한다.

본 발명의 다른 특징에 의하면, 다중 비트 데이터와 단일 비트 데이터를 선택적으로 저장할 수 있는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 제 1 스트링들을 갖는 복수 개의 어레이 블럭들을 구비한 셀 어레이와; 상기 메모리 셀들이 단일 비트 데이터와 다중 비트 데이터 중 어느 데이터를 저장하고 있는지를 판별하기 위한 데이터 정보를 저장하며, 상기 어레이 블럭들 각각에 대응되도록 기준 메모리 셀들의 제 2 스트링이 배열되는 레퍼런스 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 데이터 기입 방법에 있어서, 단일 비트 데이터 또는 다중 비트 데이터의 정보를 알리는 명령을 입력받는 단계와; 상기 어레이 블럭들 중 어드레스에 의해서 선택된 것이 단일 비트 데이터와 다중 비트 데이터 중 어느 영역인지를 판별하기 위해 상기 선택된 블럭에 대응하는 상기 제 2 스트링의 기준 메모리 셀에 저장된 정보 비트를 독출하는 단계와; 상기 독출된 정보 비트와 상기 명령이 일치하는지를 판별하는 단계와; 상기 판별 결과가 일치하지 않을 경우 패일 플래그 신호를 발생하여 상기 어드레스를 증가시키는 단계와; 상기 증가된 어드레스에 해당하는 프로그램 동작을 수행하는 단계 및; 상기 판별 단계의 결과가 일치하는 경우 상기 명령에 해당하는 기입될 데이터에 따라 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 기준 메모리 셀에 저장된 단일 비트 데이터의 정보는 상태 '1'의 단일 비트 데이터이고, 상기 기준 메모리 셀에 저장된 다중 비트 데이터의 정보는 상태 '0'의 단일 비트 데이터인 것을 특징으로 한다.

이와같은 방법에 의해서, 동일한 칩 내의 메모리 영역에서 단일 비트 데이터와 다중 비트 데이터를 혼용하여 저장하거나 독출할 수 있다.

이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 4 에 의거하여 상세히 설명한다.

도 2는 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블럭도이다. 도 3A 및 도 3B는 다중 비트 데이터 및 단일 비트 데이터를 저장할 때 요구되는 메모리 셀의 드레솔드 전압의 분포를 보여주는 도면이다. 그리고, 도 4A 및 도 4B는 다중 비트 데이터 및 단일 비트 데이터를 소거할 때 요구되는 메모리 셀의 드레솔드 전압의 분포를 보여주는 도면이다.

도 2를 참조하면, 플래시 메모리 장치는 메모리 셀 어레이 (memory cell array) (100), 레퍼런스 셀 어레이 (reference cell array) (120), 행 디코더 회로 (row decoder circuit) (140), 그리고 페이지 버퍼 (page buffer) (160)를 포함한다. 상기 어레이 (100)는 행 방향으로 분리된 복수 개의 어레이 블럭들 (Block_n, n은 1 또는 그 보다 큰 정수)로 구성된다. 상기 어레이 블럭들 (Block_n) 각각은, 본 발명의 바람직한 실시예의 경우, 16 개의 행들, 즉 16 개의 워드 라인들로 이루어진다. 여기서, 각 행은 하나의 페이지를 구성한다. 상기 어레이 (100)는 상기 어레이 블럭들 (Block_n) 각각에 배열된 워드 라인들과 교차되도록 열 방향으로 비트 라인들이 제공되며, 상기 비트 라인들 각각은 상기 페이지 버퍼 (160)에 접속된다.

상기 어레이 블럭들 (Block_n) 각각은 복수 개의 스트링들 (string_m, m은 1 또는 그 보다 큰 정수)을 포함하며, 상기 스트링들 (string_m) 각각은 본 발명의 실시예에서 16 개의 플래시 메모리 셀들 (M1)∼(M16), 스트링 선택 트랜지스터 (string selection transistor : SST라 칭함), 그리고 그라운드 선택 트랜지스터 (ground selection transistor : GST라 칭함)로 구성된다. 상기 스트링들 (string_m) 각각의 상기 스트링 선택 트랜지스터 (SST)의 드레인은 대응되는 비트 라인에 접속되고, 상기 그라운드 선택 트랜지스터 (GST)의 소오스는 접지되며, 상기 메모리 셀들 (M1)∼(M16)은 상기 선택 트랜지스터들 (SST) 및 (GST) 사이에 직렬로 접속되어 있다. 상기 메모리 셀들 (M1)∼(M16)은, 잘 알려진 바와같이, 플로팅 게이트 (floating gate)와 콘트롤 게이트 (control gate)를 구비한 전기적으로 소거 및 프로그램 가능한 트랜지스터들이다.

상기 레퍼런스 셀 어레이 (120)는 상기 어레이 (100)의 스트링과 동일한 셀들로 구성되며, 상기 어레이 블럭들 (Block_n) 각각에 대응되는 하나의 레퍼런스 스트링을 포함한다. 상기 각 레퍼런스 스트링은 상기 어레이 블럭들 (Block_n)의 셀들에 저장된 데이터가 단일 비트 데이터인지 다중 비트 데이터인지의 정보를 저장하기 위한 것이며, 그것들에 대한 정보는 단일 비트 데이터로 저장된다. 상기 행 디코더 회로 (140)는 상기 어레이 블럭들 (Block_n) 중 하나를 선택하고, 상기 선택된 어레이 블럭의 행들 중 하나의 행을 기입/독출 동작시 요구되는 전압으로 구동하게 된다. 상기 페이지 버퍼 (160)는 독출 동작시 상기 메모리 셀 어레이 (100)에 저장된 데이터를 감지하고 저장하고, 기입 동작시 외부로부터의 데이터를 상기 메모리 셀 어레이 (100)의 셀들로 구동한다.

이하 도 3 및 도 4에 의거하여 본 발명의 기입 및 독출 동작이 설명된다. 먼저, 외부 콘트롤러 (external controller)에서 특정 데이터를 메모리 셀 어레이 (100)의 선택되는 셀에 기입, 즉 프로그램하는 경우를 설명한다. 동일하게 소거된 메모리 셀 어레이 (100) 내의 메모리 셀과 레퍼런스 셀 어레이 (120) 내의 레퍼런스 셀에 외부로부터 인가되는 명령에 의해서 대량 저장용 데이터를 위한 다중 비트 데이터의 기입 동작인지, 신뢰성이 보장되는 코드 저장용 데이터를 위한 단일 비트 데이터의 기입 동작인지의 용도가 구분된다. 이후, 연속적으로 인가되는 어드레스 신호에 의해 어드레싱되는 어레이 블럭 내의 페이지들 중 하나가 선택된다. 여기서, 일반적인 불 휘발성 반도체 메모리 장치의 프로그램 단위는 페이지 단위로 수행됨은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다.

계속해서, 연속적으로 인가되는 데이터를 상기 메모리 셀 어레이 (100)의 선택된 페이지의 셀들에 대한 프로그램 동작이 수행될 때, 상기 레퍼런스 셀 어레이 (120) 내의 레퍼런스 셀에도 단일 비트 데이터인지 다중 비트 데이터인지를 프로그램하게 된다. 만약, 기입될 데이터가 다중 비트 데이터인 경우 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 프로그램 기법에 따라 선택된 페이지의 셀들에 다수개의 상태들을 프로그램한다. 이와 동일한 과정으로 상기 레퍼런스 셀 어레이 (120) 내의 선택된 레퍼런스 셀에도 다중 비트 데이터 기입 동작인지 아니면 단일 비트 데이터 기입 동작인지를 구분하기 위한 정보를 프로그램하게 된다.

여기서, 특징적인 것은 상기 레퍼런스 셀 어레이 (120) 내의 정보, 즉 다중 비트 데이터인지 또는 단일 비트 데이터인지에 관한 정보는 단일 비트 데이터로 저장되기 때문에 지정된 상태(실시예의 경우 '01' 상태)까지만 프로그램 동작을 진행하고 프로그램이 완료되면 그것에 대한 프로그램 동작을 정지한다. 계속해서, 상기 메모리 셀 어레이 (100) 내의 셀에만 다음 상태의 프로그램 동작을 진행하게 된다. 그리고, 만약 기존 어레이 블럭내의 다른 페이지 내에 프로그램을 진행할 경우에는 선택된 어레이 블럭 내의 레퍼런스 셀에 저장된 정보를 프로그램 동작 이전에 선독출하여 어레이 블럭 내의 데이터가 입력된 명령과 동일한 다중 비트 데이터인지 아니면 단일 비트 데이터의 기입 동작을 알리는 것이인지를 판별하게 된다. 이때, 판별된 결과가 일치할 경우, 프로그램 동작을 계속 진행하고, 만약 판별된 결과와 명령이 일치하지 않을 경우, 페일 플래그 데이터 (fail flag data)을 콘트롤러에 출력함과 아울러 어드레스를 변경하여 데이터 기입 과정을 진행한다.

다음은 도 4A 및 도 4B에 의거하여 독출 과정을 설명한다. 상기 메모리 셀 어레이 (100) 내의 셀 데이터와 상기 레퍼런스 셀 어레이 (120) 내의 셀 데이터는, 도 4A에 도시된 바와같이, 제 1 독출 기준 (first read reference)에 의해 동시에 독출된다. 이때, 상기 레퍼런스 셀 데이터의 독출 결과에 따라 상기 메모리 셀 어레이 (100) 내의 셀 데이터가 단일 비트 데이터인지(실시예의 경우 레퍼런스 셀 데이터가 '1' 상태) 또는 다중 비트 데이터인지(실시예의 경우 레퍼런스 셀 데이터가 '0' 상태)가 결정된다.

이에 따라, 다중 비트 데이터인 경우에만 상기 메모리 셀 어레이 (100) 내의 독출 기준을 온/오프함에 따라, 도 4B에 도시된 바와같이, 제 2 독출 기준으로 변화시켜 각각에 존재하는 두가지 상태 데이터를 감지해 낼 수 있다. 즉, 4 가지의 드레솔드 전압들에 따른 상태들을 갖는 다중 비트 데이터 센싱이 가능해진다. 만약, 상기 레퍼런스 셀 어레이 (120) 내의 셀 데이터가 단일 비트 데이터임을 알리는 '1' 상태일 경우에는 이미 메모리 셀 어레이 내의 셀 독출 동작이 종료가 된 상태이므로 독출 동작을 중지함으로써 효과적으로 독출 시간도 줄일 수 있다.

상기한 바와같이, one-chip 내에서 레퍼런스 셀 데이터에 의해서 자동적으로 다중 비트 데이터와 단일 비트 데이터의 동작을 구분하고 하나의 칩 내의 동일 셀에서 혼용하여 사용되도록 동작 가능하게 함으로써 각종 데이터에 대한 신뢰도를 높일 수 있다.

Claims (4)

1. 다중 비트 데이터와 단일 비트 데이터를 선택적으로 저장할 수 있는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 제 1 스트링들을 갖는 복수 개의 어레이 블럭들을 구비한 셀 어레이와; 상기 메모리 셀들이 단일 비트 데이터와 다중 비트 데이터 중 어느 데이터를 저장하고 있는지를 판별하기 위한 데이터 정보를 저장하며, 상기 어레이 블럭들 각각에 대응되도록 기준 메모리 셀들의 제 2 스트링이 배열되는 레퍼런스 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 데이터 독출 방법에 있어서,

   어드레스 신호에 의해서 어드레싱된 메모리 셀의 데이터와 상기 레퍼런스 셀 어레이의 기준 메모리 셀의 정보 비트를 동시에 독출하는 단계와;

   상기 기준 메모리 셀의 데이터가 단일 비트 데이터에 관련된 정보인지 다중 비트 데이터에 관련된 정보인지를 판별하는 단계와;

   상기 판별된 결과가 다중 비트 데이터에 관련된 정보일 경우 다음 상태를 읽어내기 위한 일련의 독출 동작을 수행하는 단계 및;

   상기 판별된 결과가 단일 비트 데이터에 관련된 정보일 경우 독출된 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 데이터 출력 방법.
2. 제 1 항에 있어서,

   상기 기준 메모리 셀에 저장된 단일 비트 데이터의 정보는 상태 '1'의 단일 비트 데이터이고, 상기 기준 메모리 셀에 저장된 다중 비트 데이터의 정보는 상태 '0'의 단일 비트 데이터인 것을 특징으로 하는 불 휘발성 메모리 장치의 데이터 출력 방법.
3. 다중 비트 데이터와 단일 비트 데이터를 선택적으로 저장할 수 있는 전기적으로 소거 및 프로그램 가능한 메모리 셀들의 제 1 스트링들을 갖는 복수 개의 어레이 블럭들을 구비한 셀 어레이와; 상기 메모리 셀들이 단일 비트 데이터와 다중 비트 데이터 중 어느 데이터를 저장하고 있는지를 판별하기 위한 데이터 정보를 저장하며, 상기 어레이 블럭들 각각에 대응되도록 기준 메모리 셀들의 제 2 스트링이 배열되는 레퍼런스 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 데이터 기입 방법에 있어서,

   단일 비트 데이터 또는 다중 비트 데이터의 정보를 알리는 명령을 입력받는 단계와;

   상기 어레이 블럭들 중 어드레스에 의해서 선택된 것이 단일 비트 데이터와 다중 비트 데이터 중 어느 영역인지를 판별하기 위해 상기 선택된 블럭에 대응하는 상기 제 2 스트링의 기준 메모리 셀에 저장된 정보 비트를 독출하는 단계와;

   상기 독출된 정보 비트와 상기 명령이 일치하는지를 판별하는 단계와;

   상기 판별 결과가 일치하지 않을 경우 패일 플래그 신호를 발생하여 상기 어드레스를 증가시키는 단계와;

   상기 증가된 어드레스에 해당하는 프로그램 동작을 수행하는 단계 및;

   상기 판별 단계의 결과가 일치하는 경우 상기 명령에 해당하는 기입될 데이터에 따라 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 데이터 기입 방법.
4. 제 3 항에 있어서,

   상기 기준 메모리 셀에 저장된 단일 비트 데이터의 정보는 상태 '1'의 단일 비트 데이터이고, 상기 기준 메모리 셀에 저장된 다중 비트 데이터의 정보는 상태 '0'의 단일 비트 데이터인 것을 특징으로 하는 불 휘발성 메모리 장치의 데이터 기입 방법.