KR20160094117A - 플래시 메모리 소자 - Google Patents

플래시 메모리 소자 Download PDF

Info

Publication number
KR20160094117A
KR20160094117A KR1020150015283A KR20150015283A KR20160094117A KR 20160094117 A KR20160094117 A KR 20160094117A KR 1020150015283 A KR1020150015283 A KR 1020150015283A KR 20150015283 A KR20150015283 A KR 20150015283A KR 20160094117 A KR20160094117 A KR 20160094117A
Authority
KR
South Korea
Prior art keywords
line
region
cell array
source
metal line
Prior art date
Application number
KR1020150015283A
Other languages
English (en)
Inventor
이고현
김진호
차재용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150015283A priority Critical patent/KR20160094117A/ko
Priority to US14/819,184 priority patent/US9514822B2/en
Publication of KR20160094117A publication Critical patent/KR20160094117A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Abstract

본 발명에 따른 플래시 메모리 소자는 셀 어레이 영역과, 상기 셀 어레이 영역과 제 1 방향으로 인접하여 배치된 X-디코더 영역과, 상기 셀 어레이 영역과 X-디코더 영역 사이에 배치된 디스차지 트랜지스터 영역과, 상기 디코더 영역, 상기 디스차지 트랜지스터 영역 및 셀 어레이 영역을 지나며, 상기 제 1 방향으로 연장되어 배치된 제 1 메탈 라인과, 상기 셀 어레이 영역 상에서 상기 제 1 메탈 라인들 사이에 제 1 메탈 라인과 평행하게 배치된 제 1 라인 패턴과 상기 제 1 라인 패턴들 양끝단을 연결하며 상기 제 1 방향 교차되는 제 2 방향으로 연장된 제 2 라인 패턴을 포함하는 제 2 메탈 라인을 포함하는 것을 특징으로 한다.

Description

플래시 메모리 소자{FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 소자에 관한 것으로, 소스 라인의 형태 및 디스차지 영역의 배치 구조를 변경하는 기술에 관한 것이다.
비휘발성 반도체 메모리 장치의 하나인 낸드형 플래시 메모리는 디램(DRAM)에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증가되고 있다. 낸드형 플래시 메모리는 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인(bit line)과 소스 라인(souse line) 사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수 개 배열되어 메모리 셀 어레이(cell array)가 구성된다.
도 1 및 도 2를 참조하여, 종래 기술에 따른 플래시 메모리 소자를 설명하면 다음과 같다.
먼저, 도 1 및 도 2는 종래 기술에 따른 플래시 메모리 소자의 일부를 나타낸 회로도 및 개략도이다. 도 1을 참조하면, 플래시 메모리 소자는 셀 어레이 영역을 포함하고, 셀 어레이Cell Array 영역은 다수의 메모리 블록BLK을 포함한다.
메모리 블록들은 다수의 워드 라인WL 및 비트 라인BL을 포함하며, 워드라인과 비트라인은 서로 교차되어 배치될 수 있다.
종래에는 도 1 및 도 2와 같이 셀 어레이 영역과 비트라인 방향으로 인접하여 소스 라인 디스차지 트랜지스터SL Discharge TR 영역이 배치된다.
소스 라인 디스차지 트랜지스터 영역은 다수의 게이트 전극과 소스/드레인 접합 영역을 포함한다. 메모리 블록들 사이에 소스 선택 라인과 연결되며, 워드라인 방향으로 연장된 제 1 소스 라인SL1이 배치되고, 제 1 소스 라인과 연결된 제 2 소스 라인SL2을 통해 소스 라인 디스차지 트랜지스터의 소스 접합 영역과 연결된다.
이때, 제 2 소스 라인은 도 2에 도시된 바와 같이 라인 패턴들이 격자 형태로 교차되는 메쉬(Mesh) 형태의 패턴으로 형성할 수 있다.
그리고, 셀 어레이 영역과 워드라인 방향으로 인접하여 X-디코더 영역이 배치된다. X-디코더 영역은 디코더 스위치DEC SW 및 패스 트랜지스터PASS TR로 구성되어 있다.
디코더 스위치DEC SW는 블록 워드라인BLKWL을 포함하며, 블록 워드라인BLKWL은 고전압 트랜지스터들로 이루어진 패스 트랜지스터PASS TR의 게이트 전극들과 연결된다. 셀 어레이 영역 내에 메쉬 형태의 제 2 소스 라인이 형성되어 있으므로, 블록 워드라인이 셀 어레이 영역들을 지나는 구조의 구현이 불가능하다.
따라서, 각각의 패스 트랜지스터에 디코더 스위치가 요구되고 셀 어레이 영역들 사이에 배치된 패스 트랜지스터의 공유가 불가능하게 된다. 이로 인해 소자의 사이즈가 증가되는 문제가 발생하고 있다.
본 발명은 소스 라인의 형태를 변경하고, 셀 어레이 영역과 X-디코더 영역 사이에 디스차지 트랜지스터를 배치하면서 소모되었던 면적을 확보함과 동시에 셀 어레이 영역을 지나는 블록 워드라인의 구현을 가능하게 하는 플래시 메모리 소자를 제공한다.
본 발명에 따른 플래시 메모리 소자는 셀 어레이 영역과, 상기 셀 어레이 영역과 제 1 방향으로 인접하여 배치된 X-디코더 영역과, 상기 셀 어레이 영역과 X-디코더 영역 사이에 배치된 디스차지 트랜지스터 영역과, 상기 X-디코더 영역, 상기 디스차지 트랜지스터 영역 및 셀 어레이 영역을 지나며, 상기 제 1 방향으로 연장되어 배치된 제 1 메탈 라인과, 상기 셀 어레이 영역 상에서 상기 제 1 메탈 라인들 사이에 제 1 메탈 라인과 평행하게 배치된 제 1 라인 패턴과 상기 제 1 라인 패턴들 양끝단을 연결하며 상기 제 1 방향 교차되는 제 2 방향으로 연장된 제 2 라인 패턴을 포함하는 제 2 메탈 라인을 포함하는 것을 특징으로 한다.
나아가, 상기 X-디코더 영역은 블록 스위치 및 패스 트랜지스터를 포함하며, 상기 블록 스위치 및 패스 트랜지스터는 각각 블록 워드라인 및 게이트 전극을 포함한다.
상기 셀 어레이 영역은 상기 제 2 방향으로 연장된 비트라인을 더 포함한다.
상기 셀 어레이 영역은 상기 제 1 방향으로 연장된 워드라인을 더 포함하며, 상기 워드라인은 절연막 및 도전물질이 교번으로 적층된 다층구조인 것을 특징으로 한다.
상기 다층구조의 워드라인을 관통하는 다수의 콘택플러그를 더 포함하며, 상기 다수의 콘택플러그와 각각 연결되는 소스 콘택플러그 및 드레인 콘택 플러그를 더 포함하는 것을 특징으로 한다.
상기 소스 콘택플러그는 소스 라인과 연결되며, 상기 드레인 콘택플러그는 비트라인과 연결되는 것을 특징으로 한다.
상기 비트라인은 상기 소스 라인 상부 레벨에 위치하며, 상기 디스차지 트랜지스터 영역은 게이트 전극 및 소스/드레인 영역을 포함하는 것을 특징으로 한다.
상기 제 1 메탈 라인은 상기 게이트 전극을 연결하는 블록 워드라인(BLK WL)이며, 상기 제 2 메탈 라인은 소스 라인(SL)인 것을 특징으로 한다.
상기 제 1 메탈 라인 및 제 2 메탈 라인은 동일한 레이어 상에 위치하며, 상기 제 2 메탈 라인은 디스차지 트랜지스터 영역의 소스 라인 디스차지 트랜지스터와 연결된다. 이러한 제 2 메탈 라인은 상기 비트라인 상부에 위치한다.
상기 셀 어레이 영역 양측에 상기 셀 어레이 영역과 제 2 방향으로 인접하며, 상기 제 1 방향을 따라 연장된 제 3 메탈 라인을 더 포함하며, 상기 제 3 메탈 라인은 소스 라인 디스차지 트랜지스터와 연결되며, 그라운드 전압이 인가되는 것을 특징으로 한다.
상기 제 1 메탈 라인은 다수의 패스 트랜지스터를 연결한다.
상기 비트라인이 연장된 방향의 상기 셀 영역 일측에 페이지 버퍼 영역을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 소자는 다음과 같은 효과를 제공한다.
첫째, 소스 라인의 형태를 변형하고, 소스 디스차지 트랜지스터의 위치를 변경함에 따라 기존에 형성되던 메탈 라인으로 블록 워드라인을 사용할 수 있다. 따러서, 별도의 메탈 라인 추가 없이 셀 어레이 영역을 지나는 블록 워드라인의 형성이 가능한 효과를 얻을 수 있다.
둘째, 셀 어레이 영역들 사이에 배치되는 패스 트랜지스터의 공유가 가능하고, 이로 인해 각각의 패스 트랜지스터와 대응되는 디코더 스위치가 불필요함에 따라 디코더 스위치의 생략이 가능하다. 즉, 디코더 스위치가 생략되면서 X 디코더의 면적이 감소하는 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 플래시 메모리 소자를 도시한 회로도이다.
도 2는 종래 기술에 따른 플래시 메모리 소자를 도시한 개략도이다.
도 3은 본 발명에 따른 플래시 메모리 소자의 일부를 도시한 회로도이다.
도 4는 본 발명에 따른 플래시 메모리 소자를 도시한 개략도이다.
도 5a 및 도 5b는 본 발명에 따른 플래시 메모리 소자를 도시한 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 3은 본 발명에 따른 플래시 메모리 소자를 도시한 회로도이다.
도 3을 참조하면, 플래시 메모리 소자는 다수의 셀 어레이 영역(Cell Region)을 포함하며, 각각의 셀 어레이 영역은 다수의 메모리 블록BLK들을 포함한다.
메모리 블록들은 다수의 워드 라인WL 및 비트 라인BL을 포함하며, 워드라인과 비트라인은 서로 교차되어 배치될 수 있다.
그리고, 셀 어레이 영역과 인접하여 소스 라인 디스차지 트랜지스터(SL Discharge TR)가 배치된다. 소스 라인 디스차지 트랜지스터는 워드 라인 방향으로 인접하여 배치된다. 도 3에는 도시되지 않았으나, 소스 라인 디스차지 트랜지스터와 워드라인 방향으로 인접하여 X-디코더 영역이 배치될 수 있다.
소스 라인 디스차지 트랜지스터는 다수의 게이트 전극을 포함하며, 게이트 전극 양측으로 소스/드레인 접합 영역을 포함한다.
소스 라인 디스차지 트랜지스터의 소스 접합 영역은 제 2 소스 라인SL2(MTSRC)과 연결되고, 제 2 소스 라인은 메모리 블럭들 사이를 지나는 제 1 소스 라인SL1(공통 소스 라인; Common SL)과 연결된다.
또한, 소스 라인 디스차지 트랜지스터의 드레인 접합 영역은 셀 어레이 영역의 양측에서 그라운드 라인GND과 연결된다. 이와 같이 그라운드 라인을 셀 어레이 영역 양쪽으로 사용하게 됨에 따라 디스 차지 동작 시 그라운드 라인으로부터 셀 어레이 영역의 소스 라인 까지의 저항이 감소되는 효과를 얻을 수 있다.
도 4는 본 발명에 따른 플래시 메모리 소자를 도시한 평면도이다.
도 4를 참조하면, 플래시 메모리 소자는 다수의 셀 어레이 영역(A)을 포함한다. 셀 어레이 영역과 제 1 방향으로 인접하여 X-디코더 영역(B)이 배치된다.
X-디코더 영역(B)은 제어 회로에서 출력되는 로우 어드레스에 따라 셀 어레이 영역의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(SSL)에 동작 전압들을 인가하는 역할을 한다.
이러한 X-디코더 영역(B)은 디코더 스위치DEC SW 및 패스 트랜지스터PASS TR로 구성되어 있다.
디코더 스위치DEC SW는 블록 워드라인BLKWL을 포함하며, 블록 워드라인BLKWL은 고전압 트랜지스터들로 이루어진 패스 트랜지스터PASS TR의 게이트 전극들과 연결된다.
패스 트랜지스터PASS TR는 셀 어레이 영역 내의 워드라인WL에 소정의 전압을 인가하기 위한 스위칭을 수행하며, 패스 트랜지스터PASS TR들은 블록 워드라인 BKWL이 동작전압(Vpp) 레벨로 프리차지(Pre-Charge)될 때 턴 온(Turn On)된다.
그리고, 셀 어레이 영역(A)과 X-디코더 영역(B) 사이에 소스 라인 디스차지 트랜지스터(C) SL Disch TR이 배치된다. 도 4에는 도시되지 않았으나, 디스차지 트랜지스터는 다수의 게이트 전극 및 게이트 전극 양측에 형성된 소스/드레인 접합 영역을 포함한다.
X-디코더 영역, 패스 트랜지스터, 소스 라인 디스차지 트랜지스터 및 셀 어레이 영역을 지나며, 제 1 방향으로 연장된 블록 워드라인BLKWL이 배치된다. 블록 워드라인은 워드라인 방향으로 인접한 다수의 셀 어레이 영역을 지나도록 배치될 수 있다. 이에 따라, X-디코더 영역의 패스 트랜지스터를 하나의 블록 워드라인으로 제어 가능하게 된다.
그리고, 하나의 블록 워드라인으로 패스 트랜지스터를 제어함에 따라 각각의 패스 트랜지스터에 대응하는 디코더 스위치를 생략할 수 있게 된다. 도 4를 참조하면, 셀 어레이 영역들 사이에 형성된 패스 트랜지스터를 제어하는 디코더 스위치가 생략된 것을 알 수 있다. 이와 같이, 디코더 스위치의 생략이 가능함에 따라 X-디코더 영역의 면적을 감소시킬 수 있다.
또한, 셀 어레이 영역에는 블록 워드라인과 교차되는 다수의 비트라인BL이 더 포함된다. 비트라인은 블록 워드라인과 교차되는 제 2 방향으로 연장된 형태로 배치될 수 있다.
셀 어레이 영역 내에는 소스 픽업 영역SL Pick Up을 통해 제 1 소스 라인(공통 소스 라인)과 연결되는 제 2 소스 라인이 배치된다. 비트라인은 일정한 구간마다 하나의 라인 씩 제 1 소스 라인과 제 2 소스 라인을 연결시켜 주기 위한 소스 픽업 영역으로 사용한다. 예컨대, 3개의 비트 라인마다 하나의 라인 씩 소스 픽업 영역으로 사용할 수 있다. 소스 픽업 영역이 형성되는 위치는 이에 한정하지 않으며, 비트라인의 갯수에 따라 변경 가능하다.
제 2 소스 라인(510)은 블록 워드라인들 사이에 제 1 방향으로 연장된 다수의 제 1 라인 패턴(510a)과 셀 어레이 영역의 에지부에서 제 1 라인 패턴(510b)들 양끝단을 연결하며 상기 제 2 방향으로 연장된 제 2 라인 패턴(510a)으로 형성된다. 즉, 제 2 소스 라인은 기존의 메쉬 형태에서 비트라인 방향으로 연장된 부분의 패턴을 제거한 구조가 된다.
소스 라인 디스차지 트랜지스터는 게이트 전극과 게이트 전극 양측에 배치되는 소스/드레인 접합 영역을 포함한다. 소스 라인 디스차지 트랜지스터의 드레인 접합 영역은 셀 어레이 영역 양측에 배치되는 그라운드 라인GND과 연결되며, 소스 라인 디스차지 트랜지스터의 소스 접합 영역은 셀 어레이 영역 내에 배치된 제 2 소스 라인과 연결된다.
상술한 바와 같이, 소스 라인 디스차지 트랜지스터를 셀 어레이 영역과 워드라인 방향으로 인접하도록 배치하고, 사용되던 메쉬(Mesh) 형태의 소스 라인에서 비트라인 방향의 패턴들을 제거함으로써, 메탈 라인의 추가 없이 블록 워드라인이 셀 어레이 영역을 지나는 구조를 구현할 수 있다.
또한, 이에 따라 셀 어레이 영역들 사이에 배치된 패스 트랜지스터를 공유할 수 있게 되고, 각각의 패스 트랜지스터에 대해 별도의 디코더 스위치를 배치하지 않아도 된다. 즉, 디코더 스위치의 생략으로 X-디코더 영역의 면적이 감소되는 효과를 얻을 수 있다.
도 5a 및 도 5b는 플래시 메모리 소자를 도시한 것이다. 도 5a 및 도 5b는 각각 도 4의 X1 - X1' 및 X2 - X2'에 따른 절단면을 도시한 단면도로서, 도 5a는 비트라인BL이 형성된 부분인 X1 - X1'의 절단면을 도시한 것이며, 도 5b는 소스 픽업 라인SL Pick Up이 형성된 부분인 X2 - X2'의 절단면을 도시한 것이다.
먼저, 도 5a를 참조하면, 파이프 채널부(605)를 포함하는 반도체 기판(600) 상부에 다층 구조의 워드라인(620)이 형성된다. 다층 구조의 워드라인(620)은 워드라인 도전물질(610)과 절연물질(615)이 교번으로 반복되어 적층된 구조이다. 도 5a 및 도 5b는 하나의 메모리 블록을 도시한 것으로 각각의 메모리 블록들을 구분하기 위한 제 1 슬릿(607)을 포함한다.
다층 구조의 워드라인(620)을 관통하여 파이프 채널부(605)와 연결되는 제 1 채널 영역(640) 및 제 2 채널 영역(643)이 구비된다. 또한, 제 1 채널 영역(640) 및 제 2 채널 영역(643) 사이에는 파이프 타입의 셀에서 워드라인(620)을 분리시키기 위한 제 2 슬릿(630)을 포함한다.
제 1 채널 영역(640)는 소스 콘택플러그(645)를 통해 제 1 소스 라인(650)과 연결되며, 제 2 채널 영역(645)은 드레인 콘택 플러그(647)를 통해 제 1 소스 라인(650) 상부 레이어에 위치하는 비트라인(670)과 연결된다.
비트라인(670) 상부 레이어에는 제 2 소스 라인(680)이 형성되며, 제 2 소스 라인(680)은 도 4에 도시된 바와 같이 워드라인이 연장된 방향을 따라 연장된 다수의 제 1 라인 패턴과 제 1 라인 패턴들 양끝단을 연결하며 비트 라인이 연장된 방향을 따라 연장된 제 2 라인 패턴을 포함하는 형태로 형성된다.
그리고, 제 2 소스 라인(680)의 제 1 라인 패턴들 사이에 제 1 라인 패턴과 평행한 블록 워드라인(685)이 형성된다. 블록 워드라인(685)은 제 2 소스 라인(680)과 동일한 레이어 상에 형성되므로, 블록 워드라인으로 사용하기 위한 메탈 라인을 추가적으로 형성할 필요가 없다.
다음으로, 도 5b를 참조하면, 소스 라인(650) 상부에 비트 라인(670)과 연결되는 제 1 콘택플러그(655)이 형성된다. 그리고, 비트라인(670) 상부에 제 2 소스 라인(680)과 연결되는 제 2 콘택플러그(675)가 형성된다. 이와 같이, 다수의 비트라인 중 일부를 선택하여 제 1 소스 라인과 제 2 소스 라인을 연결시켜주는 용도로 사용한다.
상술한 바와 같이, 소스 라인 디스차지 트랜지스터를 셀 어레이 영역과 워드라인 방향으로 인접하도록 배치하고, 사용되던 메쉬(Mesh) 형태의 소스 라인에서 비트라인 방향의 패턴들을 제거함으로써, 메탈 라인의 추가 없이 블록 워드라인이 셀 어레이 영역을 지나는 구조를 구현할 수 있다.
또한, 셀 어레이 영역들 사이에 배치되는 패스 트랜지스터의 공유가 가능하고, 이로 인해 각각의 패스 트랜지스터와 대응되는 디코더 스위치가 불필요함에 따라 디코더 스위치의 생략이 가능하다. 즉, 디코더 스위치가 생략되면서 X 디코더의 면적이 감소하는 효과를 얻을 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 셀 어레이 영역;
    상기 셀 어레이 영역과 제 1 방향으로 인접하여 배치된 X-디코더 영역;
    상기 셀 어레이 영역과 X-디코더 영역 사이에 배치된 디스차지 트랜지스터 영역;
    상기 X-디코더 영역, 상기 디스차지 트랜지스터 영역 및 셀 어레이 영역을 지나며, 상기 제 1 방향으로 연장되어 배치된 제 1 메탈 라인; 및
    상기 셀 어레이 영역 상에서 상기 제 1 메탈 라인들 사이에 제 1 메탈 라인과 평행하게 배치된 제 1 라인 패턴과 상기 제 1 라인 패턴들 양끝단을 연결하며 상기 제 1 방향 교차되는 제 2 방향으로 연장된 제 2 라인 패턴을 포함하는 제 2 메탈 라인
    을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 청구항 1에 있어서,
    상기 X-디코더 영역은 블록 스위치 및 패스 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 청구항 2에 있어서,
    상기 블록 스위치 및 패스 트랜지스터는 각각 블록 워드라인 및 게이트 전극을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  4. 청구항 1에 있어서,
    상기 셀 어레이 영역은 상기 제 2 방향으로 연장된 비트라인을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  5. 청구항 1에 있어서,
    상기 셀 어레이 영역은 상기 제 1 방향으로 연장된 워드라인을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  6. 청구항 5에 있어서,
    상기 워드라인은 절연막 및 도전물질이 교번으로 적층된 다층구조인 것을 특징으로 하는 플래시 메모리 소자.
  7. 청구항 6에 있어서,
    상기 다층구조의 워드라인을 관통하는 다수의 콘택플러그를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 청구항 7에 있어서,
    상기 다수의 콘택플러그와 각각 연결되는 소스 콘택플러그 및 드레인 콘택 플러그를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  9. 청구항 8에 있어서,
    상기 소스 콘택플러그는 소스 라인과 연결되며, 상기 드레인 콘택플러그는 비트라인과 연결되는 것을 특징으로 하는 플래시 메모리 소자.
  10. 청구항 1에 있어서,
    상기 비트라인은 상기 소스 라인 상부 레벨에 위치하는 것을 특징으로 하는 플래시 메모리 소자.
  11. 청구항 1에 있어서,
    상기 디스차지 트랜지스터 영역은 게이트 전극 및 소스/드레인 영역을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 청구항 1에 있어서,
    상기 제 1 메탈 라인은 상기 게이트 전극을 연결하는 블록 워드라인(BLK WL)인 것을 특징으로 하는 플래시 메모리 소자.
  13. 청구항 1에 있어서,
    상기 제 2 메탈 라인은 소스 라인(SL)인 것을 특징으로 하는 플래시 메모리 소자.
  14. 청구항 1에 있어서,
    상기 제 1 메탈 라인 및 제 2 메탈 라인은 동일한 레이어 상에 위치하는 것을 특징으로 하는 플래시 메모리 소자.
  15. 청구항 1에 있어서,
    상기 제 2 메탈 라인은 디스차지 트랜지스터 영역의 소스 라인 디스차지 트랜지스터와 연결되는 것을 특징으로 하는 플래시 메모리 소자.
  16. 청구항 1에 있어서,
    상기 제 2 메탈 라인은 상기 비트라인 상부에 위치하는 것을 특징으로 하는 플래시 메모리 소자.
  17. 청구항 1에 있어서,
    상기 셀 어레이 영역 양측에 상기 셀 어레이 영역과 제 2 방향으로 인접하며, 상기 제 1 방향을 따라 연장된 제 3 메탈 라인을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  18. 청구항 17에 있어서,
    상기 제 3 메탈 라인은 소스 라인 디스차지 트랜지스터와 연결되며, 그라운드 전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자.
  19. 청구항 1에 있어서,
    상기 제 1 메탈 라인은 다수의 패스 트랜지스터를 연결하는 것을 특징으로 하는 플래시 메모리 소자.
  20. 청구항 1에 있어서,
    상기 비트라인이 연장된 방향의 상기 셀 영역 일측에 페이지 버퍼 영역을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
KR1020150015283A 2015-01-30 2015-01-30 플래시 메모리 소자 KR20160094117A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150015283A KR20160094117A (ko) 2015-01-30 2015-01-30 플래시 메모리 소자
US14/819,184 US9514822B2 (en) 2015-01-30 2015-08-05 Flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150015283A KR20160094117A (ko) 2015-01-30 2015-01-30 플래시 메모리 소자

Publications (1)

Publication Number Publication Date
KR20160094117A true KR20160094117A (ko) 2016-08-09

Family

ID=56554610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150015283A KR20160094117A (ko) 2015-01-30 2015-01-30 플래시 메모리 소자

Country Status (2)

Country Link
US (1) US9514822B2 (ko)
KR (1) KR20160094117A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190135084A (ko) * 2018-05-28 2019-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200124598A (ko) 2019-04-24 2020-11-03 윤종오 카르복실산으로 유기화된 규소 이온 복합체 및 복합체의 제조방법과 이를 이용한 제품
US10937805B1 (en) 2019-08-06 2021-03-02 SK Hynix Inc. Semiconductor memory device
US11217523B2 (en) 2020-01-17 2022-01-04 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11244719B2 (en) 2019-11-06 2022-02-08 SK Hynix Inc. Semiconductor memory device
US11322511B2 (en) 2019-05-20 2022-05-03 SK Hynix Inc. Semiconductor memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864168B (zh) * 2019-08-23 2023-05-02 长江存储科技有限责任公司 非易失性存储器件及其制造方法
KR20220078341A (ko) * 2020-12-03 2022-06-10 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
JPH1084092A (ja) * 1996-09-09 1998-03-31 Toshiba Corp 半導体集積回路
US6461916B1 (en) 1997-03-28 2002-10-08 Hitachi, Ltd. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making the device
US7184307B2 (en) * 2001-08-28 2007-02-27 Samsung Electronics Co., Ltd. Flash memory device capable of preventing program disturbance according to partial programming
US7414561B1 (en) * 2003-05-15 2008-08-19 Linear Technology Corporation Gradient insensitive split-core digital to analog converter
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
EP1724784B1 (en) * 2005-05-20 2008-07-23 STMicroelectronics S.r.l. High-voltage switch with low output ripple for non-volatile floating-gate memories
US7352033B2 (en) * 2005-08-30 2008-04-01 Halo Lsi Inc. Twin MONOS array for high speed application
JP2008004236A (ja) 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の消去放電制御方法
FR2939965B1 (fr) * 2008-12-12 2010-11-26 E2V Semiconductors Circuit integre matriciel et notamment capteur d'image de grande dimension
US8351264B2 (en) * 2008-12-19 2013-01-08 Unity Semiconductor Corporation High voltage switching circuitry for a cross-point array
JP5404674B2 (ja) * 2011-03-02 2014-02-05 株式会社東芝 不揮発性半導体記憶装置
CN102884584B (zh) * 2011-05-11 2015-04-01 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置及其读取方法
KR101855295B1 (ko) * 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
JP5249394B2 (ja) * 2011-09-28 2013-07-31 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190135084A (ko) * 2018-05-28 2019-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200124598A (ko) 2019-04-24 2020-11-03 윤종오 카르복실산으로 유기화된 규소 이온 복합체 및 복합체의 제조방법과 이를 이용한 제품
US11322511B2 (en) 2019-05-20 2022-05-03 SK Hynix Inc. Semiconductor memory device
US10937805B1 (en) 2019-08-06 2021-03-02 SK Hynix Inc. Semiconductor memory device
US11244719B2 (en) 2019-11-06 2022-02-08 SK Hynix Inc. Semiconductor memory device
US11783892B2 (en) 2019-11-06 2023-10-10 SK Hynix Inc. Semiconductor memory device
US11217523B2 (en) 2020-01-17 2022-01-04 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof

Also Published As

Publication number Publication date
US20160225452A1 (en) 2016-08-04
US9514822B2 (en) 2016-12-06

Similar Documents

Publication Publication Date Title
KR20160094117A (ko) 플래시 메모리 소자
EP3465693B1 (en) Apparatus and methods of operating memory with erase de-bias
KR101169396B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
US9251860B2 (en) Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
CN106206593B (zh) 包括减薄结构的半导体存储器件
US9761602B2 (en) Semiconductor memory device
KR20160095557A (ko) 공통 소스라인을 갖는 3차원 비휘발성 반도체 장치
KR20150106460A (ko) 3ｄ 메모리에 대한 상호접속들
KR100316060B1 (ko) 플래시메모리의레이아웃및그형성방법
US20180261295A1 (en) Non-volatile memory array with memory gate line and source line scrambling
KR20150116176A (ko) 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
WO2020009754A1 (en) Non-volatile memory with pool capacitor
JP2008077826A (ja) 不揮発性記憶装置及びその動作方法
KR20150091895A (ko) 반도체 장치 및 그 동작방법
US20200411107A1 (en) Memory device and operating method thereof
KR101894439B1 (ko) 비대칭 듀얼 게이트를 가진 반도체 소자 및 그 어레이
US10347690B2 (en) Semiconductor memory device with efficient inclusion of control circuits
US9293552B2 (en) Nonvolatile semiconductor memory device
KR20160023183A (ko) 플래시 메모리 소자
KR20140026139A (ko) 반도체 장치
KR102017172B1 (ko) 반도체 장치
US20120155143A1 (en) Semiconductor device
US9053803B2 (en) Integrated circuit and method for manufacturing and operating the same
KR102235608B1 (ko) 스몰 블록이 적용된 3차원 플래시 메모리
KR20130047854A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid