KR20050085617A - 트렌치-게이트 실리콘 반도체 장치 및 그의 제조 방법 - Google Patents

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KR20050085617A
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미카엘 에이 에이 인찬트
에르빈 에이 히즈젠
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 트렌치-게이트 실리콘 반도체 장치(trench-gate silicon semiconductor device)(1)를 제조하는 방법에 관한 것으로서, 이러한 방법은 이 장치의 활성 트랜지스터 셀 영역(active transistor cell area) 내의 반도체 본체(semiconductor body)(10) 내에 트렌치(20)를 형성하는 단계-트렌치(20)는 각각 트렌치 바닥(trench bottom) 및 트렌치 측벽(trench sidewalls)을 가짐-와, 트렌치 내에 실리콘 산화물 게이트 절연체(21)를 제공하여 트렌치 바닥에 있는 게이트 절연체(33)가 트렌치 측벽에 있는 게이트 절연체(21)보다 더 두껍게 하는 단계를 포함한다. 이러한 방법은 트렌치(20)를 형성한 이후에, (a) 트렌치 바닥 및 트렌치 측벽에 실리콘 산화물층(21)을 형성하는 단계와, (b) 트렌치 바닥 및 트렌치 측벽에 인접하게 도핑된 폴리실리콘층(31)을 증착하는 단계와, (c) 트렌치 바닥에서 도핑된 폴리실리콘이 노출된 채로 유지되게 하면서 트렌치 측벽에 인접한 도핑된 폴리실리콘(21) 상에 실리콘 질화물 스페이서(silicon nitride spacers)(32)를 형성하는 단계와, (d) 노출되어 있는 도핑된 폴리실리콘을 열 산화(thermally oxidising)하여 트렌치 바닥에서 더 두꺼운 게이트 절연체(33)가 성장하게 하는 단계와, (e) 실리콘 질화물 스페이서(32)를 제거하는 단계와, (f) 트렌치 내에 게이트 도전 재료(gate conductive material)(34)를 증착하여 장치를 위한 게이트 전극을 형성하는 단계를 포함한다. 트렌치 바닥에 있는 더 두꺼운 게이트 절연체(33)의 최종 두께는 단계(b)에서 증폭된 도핑된 폴리실리콘층(31)의 두께에 의해 용이하게 제어된다. 또한, 도핑된 (바람직하게는 5e19cm-3보다 크게 도핑된) 폴리실리콘은 낮은 온도(바람직하게는 700-800℃)에서 빠르게 산화되어, 해당 단계에서 장치 내에 존재하는 (예를 들면 p 본체 등의) 확산 주입(diffusing implantations)의 위험성을 감소시킨다.

Description

트렌치-게이트 실리콘 반도체 장치 및 그의 제조 방법{MANUFACTURE OF TRENCH-GATE SEMICONDUCTOR DEVICES}
본 발명은 트렌치-게이트 반도체 장치(trench-gate semiconductor devices)의 제조 방법에 관한 것이다.
첨부된 도면 중에서 도 1은 종형 MOSFET 전력 트랜지스터 반도체 장치(vertical MOSFET power transistor semiconductor device)의 공지된 트렌치-게이트 형태에 대한 개략적인 단면도를 도시한다. 장치(1)는 상부 및 바닥 주 표면(10a, 10b)을 갖는 실리콘 반도체 본체(10), 제 1 도전 타입 드레인 영역(11) 및 제 1 도전 타입 드레인 드리프트 영역(12)을 포함한다.
도 1은 하나의 완전한 트랜지스터 셀(transistor cell : TC)의 수평 범위(lateral extent)(즉, 셀 피치(cell pitch)) 및 셀(TC)의 양쪽에 있는 인접한 트랜지스터 셀의 부분을 도시한다. 각각 2개의 인접한 트랜지스터 셀 사이의 경계에서 트렌치(20) 내에 위치된 주변 절연형 게이트 구조물(peripheral insulated gate structure)(G)에 대한 2개의 단면이 도시되어 있다. 트렌치-게이트 구조물(G)은 채널 내장형(channel-accommodating)의 반대 도전 타입의 제 2 본체 영역(23)을 통해 드레인 드리프트 영역(drain drift region)(12)까지 수직 방향으로 연장되고, 제각기 트렌치(20)의 측벽 및 바닥에 있는 실리콘 산화물 게이트 절연체(21A, 21B)와, 게이트 절연체(21A, 21B) 내부의 트렌치(20) 내의 도전 게이트 재료(22)를 구비한다. 제 1 도전 타입의 소스 영역(24)은 트렌치 게이트(21A, 21B, 22)에 인접한 상부 주 표면(top major surface)(10a) 아래의 각 트랜지스터 셀 내에 존재한다. 따라서, 소스 영역(24) 및 드레인 드리프트 영역(12)은, 주변 절연형 게이트 구조물(G)에 의해 제공된 트렌치-게이트의 측벽에 인접한 채널 수용 본체 영역(23)에 의해 수직 방향으로 분리된다. 이는 장치(1)의 온 상태(on-state)에서 게이트 재료(22)에 적절한 게이트 전위가 인가될 때 측벽 게이트 절연체(21A)에 인접한 본체 부분(23) 내에 종형 도전 채널(vertical conduction channel)(23a)이 형성되게 하여, 소스 영역(24)으로부터 도전 채널(23a)을 통해 수직 방향으로 드레인 드리프트 영역(12)까지, 각 트랜지스터 셀 내의 경로에서 전류가 흐르게 한다.
절연 영역(25)은 게이트 구조물(G) 상에 제공된다. 모든 소스 영역(24)과 접속된 소스 금속화물(source metallisation)(18)은 절연 영역(25) 위의 제 1 주 표면(10a)에 제공되어 소스 전극(S)을 제공한다. 도시하지는 않았으나, 절연 게이트 구조물(G)에 대한 전기 접속은, 측벽 게이트 절연체(21A)를 활성 트랜지스터 셀 영역 외부의 비활성 영역 내의 반도체 본체(10)의 트렌치(20)로부터 상부 표면(10a)까지 연장하고, 게이트 재료(22)를 금속화물과 접속된 상부 표면 절연층까지 연장하여 게이트 전극을 제공함으로써 이루어진다. 금속화물층(19)은 드레인 영역(11)과 옴 컨택트(ohmic contact)를 형성하여 드레인 전극(D)을 제공한다.
도 1에 도시된 단면도는 트렌치-게이트 장치용으로 알려진 2개의 셀 형상(geometries)에 대해 각각 동등하게 적용된다. 첨부된 도면 중 도 2는 1차원적인 반복 패턴을 갖는 개방 셀 형상(open-cell geometry)에 대한 평면도를 도시하는데, 여기에서 트렌치-게이트(G1)는 개방 스트라이프형(open stripe-shaped) 트랜지스터 셀(TC1)의 주변에 있는 장치의 활성 영역을 거쳐 각각 연장되는 병렬 스트라이프(parallel stripes)이다. 이러한 경우에 도 1은 도 2의 Ⅱ-Ⅱ라인을 따라 절단된 단면도를 도시한다. 첨부된 도면 중 도 3은 2차원적인 반복 패턴을 갖는 밀폐 셀 형상에 대한 평면도를 도시하는데, 여기에서 장치의 활성 영역 상의 트렌치-게이트 구조물(G)은 밀폐 다각형(closed polygonal) 트랜지스터 셀(TC2)을 둘러싸고, 트랜지스터 셀(TC2)의 면에 인접한 세그먼트 트렌치 영역(segment trench regions)(G2S)과, 트랜지스터 셀(TC2)의 코너에 인접한 교차 트렌치 영역(G21)을 포함하는 트렌치 네트워크를 포함한다. 이러한 경우에 도 1은 밀폐 셀이 정사각형 형상을 갖는 도 3의 Ⅲ-Ⅲ 라인을 따라 절단된 단면도를 도시한다. 그 외에 통상적으로 사용되는 밀폐 다각형 트랜지스터 셀은 6각형 형상으로서, 그 단면도는 또한 도 1에 도시된 것과 같다. 도 2 및 도 3은 개방 셀 형상 및 밀폐 셀 형상 모두에 대한 트랜지스터 셀의 활성 셀 영역 크기를 도시하는데, 이러한 크기는 트렌치 폭(T)과, 트렌치들 사이의 반도체 메사 폭(semiconductor mesa width)(M)과, T와 M의 합계인 셀 피치(P)이다.
전력 트랜지스터에 대한 바람직한 특성은 우수한 스위칭 성능을 갖는 것으로서, 이는 장치가 턴-온(turned on) 및 턴-오프(turned off)될 때 빠른 스위칭 및 낮은 스위칭 손실을 의미한다. 이는 특히 전력 트랜지스터가 예를 들면, 매우 높은 주파수로 연속적으로 턴-온 및 턴-오프되는 VRM(voltage regulation module) 등과 같은 전원(power supply)의 출력 스테이지(output stage)에서 사용되는 경우에 특히 중요하다. 이러한 우수한 스위칭 성능은 특히 낮은 게이트-드레인 캐패시턴스를 갖는 장치에서 획득될 수 있다. 이와 관련하여 트렌치-게이트 장치에서의 단점은 트렌치의 바닥에 있는 게이트 절연체에 의해 추가된 게이트-드레인 캐패시턴스의 기여도이다. 트렌치 바닥 절연체의 두께가 증가하는 것에 의한 장치의 게이트-드레인 캐패시턴스가 증가될 가능성은, 예를 들면 US-A-4,992,390 및 WO-A-2003/043089(대리인 참조 번호 제 PHNL020937 호)에서 공지되어 있고, 첨부된 도면 중 도 1은 이러한 목적을 위해서, 트렌치 바닥에 있는 실리콘 산화물 게이트 절연체(21B)가 트렌치 측벽에 있는 실리콘 산화물 게이트 절연체(21A)보다 더 두꺼운 것으로 도시하였다.
상술된 바와 같이, 트렌치 바닥에 있는 더 두꺼운 게이트 절연체를 갖는 트렌치-게이트 장치의 제조 방법이 공지되어 있다. US-A-6,291,298은 트렌치의 측벽에서보다 트렌치의 바닥에 더 많은 실리콘 산화물을 방향성 증착(directional deposition)하는 방법을 제안하고, 그 외에 트렌치 내에 폴리실리콘을 증착한 다음 에칭백(etched back)하여 트렌치의 바닥의 일부분을 남겨 놓아 나중에 산화될 수 있게 하는 방법을 제안하였다. US-A-6,444,528은 트렌치의 바닥에서 제 2 트렌치를 형성하는 방법 및 제 2 트렌치 내에 선택 산화물(selective oxide)을 성장시켜서 더 두꺼운 바닥 게이트 절연체를 형성하는 방법을 제안하였다. 본 발명자들은 트렌치 바닥에서 더 두꺼운 게이트 절연체를 갖는 다른, 추가적인 트렌치-게이트 장치의 제조 방법이 필요한 것으로 고찰하였다.
도 1은 상술된 바와 같은 공지된 트렌치-게이트 MOSFET를 도시하는 개략적인 단면도.
도 2는 도 1의 단면도에 표시된 Ⅱ-Ⅱ 라인을 따라 절단된 개방 셀 형상을 도시하는 평면도.
도 3은 도 1의 단면도에 표시된 Ⅲ-Ⅲ 라인을 따라 절단된 밀폐형 정사각형 셀 형상을 도시하는 평면도.
도 4(a) 내지 도 4(d)는 본 발명의 제 1 실시예에 따른 트렌치-게이트 반도체 장치의 제조 방법에서의 단계들을 도시하는 도면.
도 5(a) 내지 도 5(d)는 본 발명의 제 2 실시예에 따른 트렌치-게이트 반도체 장치의 제조 방법에서의 단계들을 도시하는 도면.
본 발명에 따르면, 트렌치-게이트 실리콘 반도체 장치의 제조 방법이 제공되는데, 이러한 방법은 장치의 활성 트랜지스터 셀 영역(active transistor cell area) 내의 반도체 본체(semiconductor body) 내에 트렌치를 형성하는 단계-트렌치는 각각 트렌치 바닥(trench bottom) 및 트렌치 측벽(trench sidewalls)을 가짐-와, 트렌치 내에 실리콘 산화물 게이트 절연체를 제공하여 트렌치 바닥에 있는 게이트 절연체가 트렌치 측벽에 있는 게이트 절연체보다 더 두껍게 하는 단계를 포함하고, 트렌치를 형성한 이후에, (a) 트렌치 바닥 및 트렌치 측벽에 실리콘 산화물층을 형성하는 단계와, (b) 트렌치 바닥 및 트렌치 측벽에 인접하게 도핑된 폴리실리콘층을 증착하는 단계와, (c) 트렌치 바닥에서 도핑된 폴리실리콘이 노출된 채로 유지되게 하면서 트렌치 측벽에 인접한 도핑된 폴리실리콘 상에 실리콘 질화물 스페이서(silicon nitride spacers)를 형성하는 단계와, (d) 노출되어 있는 도핑된 폴리실리콘을 열 산화(thermally oxidising)하여 트렌치 바닥에서 더 두꺼운 게이트 절연체가 성장하게 하는 단계와, (e) 실리콘 질화물 스페이서를 제거하는 단계와, (f) 트렌치 내에 게이트 도전 재료(gate conductive material)를 제공하는 단계를 포함한다.
본 발명의 제 1 실시예에서, 단계(b)는 단계(a)에서 형성된 실리콘 산화물층 상에 도핑된 폴리실리콘층을 증착하고, 단계(d)는 질화물 스페이서 아래에 더 두꺼운 게이트 절연체를 성장시킨다.
본 발명의 제 2 실시예는 단계(a)에서 형성된 실리콘 산화물층 위의 트렌치 바닥 및 트렌치 측벽에 실리콘 질화물층을 형성하는 단계(g)를 더 포함하고, 단계(b)는 단계(g)에서 형성된 실리콘 질화물층 상에 도핑된 폴리실리콘층을 증착하여, 트렌치 바닥에 있는 실리콘 질화물층이 단계(d)에서의 두꺼운 게이트 절연체의 하향 성장(downward growth)을 제한하게 하며, 단계(f)에서 게이트 도전 재료를 증착하기 전에 트렌치 측벽에서 실리콘 질화물층을 제거한다.
본 발명의 방법에 대한 중요한 이점은 트렌치 바닥에 있는 더 두꺼운 실리콘 산화물 게이트 절연체의 최종 두께가 단계(b)에서 증착되고, 그 후에 단계(c)에서 노출되어, 단계(d)에서 산화 시간 및 온도를 고려함으로써 생성된 도핑된 폴리실리콘층의 두께에 의해 용이하게 제어될 수 있다는 것이다. 제 1 실시예에서, 바닥의 노출된 도핑된 폴리실리콘이 산화된 이후에, 트렌치 바닥에 있는 실리콘 중 오로지 작은 양의 실리콘만이 산화되도록 산화 공정을 제어할 수 있다. 제 2 실시예에서, 더 두꺼운 게이트 절연체의 하향 산화 성장(downward oxidation growth)은 트렌치 바닥에 있는 실리콘 질화물층에 의해 완전히 제어된다. 본 발명에 따른 방법과 대조적으로, 종래 기술에 따른 트렌치 바닥에서 실리콘 산화물의 방향성 증착 방법은 그것에 대한 제어뿐만 아니라 실행이 어렵고, 종래 기술에 따라서 폴리실리콘을 증착한 후에 그것을 산화 이전에 에칭백하는 방법은 원하는 두께를 생성하기 위한 에칭백을 제어하기가 어렵고, 종래 기술에 따라서 그 내부에 더 두꺼운 바닥 게이트 절연체가 형성되는 제 2 트렌치를 형성하는 것은 복잡한 방법이다.
본 발명의 방법의 다른 중요한 이점은 단계(b)에서 증착된 후에 단계(d)에서 열 산화되는 층을 위해서 도핑되지 않은 폴리실리콘이 아닌 도핑된 폴리실리콘을 이용한다는 것이다. 도핑된 폴리실리콘은 도핑되지 않은 실리콘에 비해서 더 빠르게 산화되기 때문에, 더 낮은 온도 및 더 짧은 산화 시간을 이용할 수 있게 되어, 공정의 열적 용량(thermal budget)을 감소시키고, 이러한 산화에 의해서 장치의 기판 도핑의 원치 않는 확산과, 채널 수용 본체 영역(도 1에 도시된 참조 부호(23)) 등과 같은 스테이지에서 장치 내에 존재할 수 있는 원치 않는 주입의 확산이 유발될 가능성을 감소시킨다. 특히, 고도로 도핑된(highly doped) 폴리실리콘은 낮은 온도에서 도핑되지 않은 폴리실리콘보다 더 빠르게 산화된다.
본 발명의 방법에서, 단계(b)에서 증착되어 있는 도핑된 폴리실리콘은 5e19cm-3의 As 또는 P로 도핑된 폴리실리콘보다 더 크게 도핑되는 것이 바람직하고, 또한 단계(d)에서 도핑된 폴리실리콘은 650-850℃의 범위 내의 온도로 열 산화되는 것이 바람직하다. 이러한 레벨로 도핑된 폴리실리콘의 산화 시간은, 도핑되지 않은 폴리실리콘의 산화 시간과 비교할 때 이러한 낮은 온도에서 10배만큼 감소될 수 있다.
또한 본 발명에 따르면, 상술된 바와 같은 방법에 의해 제조된 트렌치-게이트 반도체 장치가 제공된다.
본 발명에 따른 장치에 대한 일실시예는 트렌치 MOSFET으로서 정의될 수 있는데, 이러한 트렌치 MOSFET은, 제 1 도전 타입의 드레인 영역과, 드레인 영역 상의 본체 영역과, 제 1 주 표면으로부터 본체 영역을 통해 연장되는 트렌치와, 제 1 주 표면에 있는 트렌치의 측방향으로 인접한 소스 영역과, 트렌치의 측벽 상의 열 게이트 산화물과, 게이트 산화물에 의해 본체 영역으로부터 절연되는 트렌치 내의 게이트 전극과, 드레인 영역 내부로 연장되는 트렌치의 베이스에서 산화된 도핑된 폴리실리콘으로 형성된 두꺼운 산화물 플러그(thick oxide plug)를 포함한다.
상술된 바와 같이, 기본적으로 본 발명은 특히 전력 트랜지스터의 우수한 스위칭 성능을 고려하면서, 트렌치-게이트 장치 내에서 트렌치의 바닥에 있는 게이트 절연체에 의해 추가된 게이트-드레인 캐패시턴스에 의한 기여도를 감소시키는 것에 관련된다. 전력 트랜지스터에 대한 다른 바람직한 특성은 낮은 온-상태 비저항(specific on-state resistance)을 갖는 것이다. 각각 최대 약 50V 및 약 200V의 드레인-소스 브레이크다운 역전압(drain-source breakdown reverse voltage)을 갖는 저 전압 및 중간 전압 전력 트랜지스터에 있어서, 장치의 온-상태 비저항은 도전성 주변 채널(conducting channel peripheries)의 전체 합계에 크게 의존한다. 따라서, 주어진 크기의 장치에 있어서, 즉 주어진 활성 트랜지스터 셀 영역을 갖는 장치에 있어서, 활성 영역 내의 다수의 트랜지스터 셀은 더 낮은 온-상태 비저항을 갖게 된다. 주어진 크기의 장치에 있어서, 트렌치-게이트 구조 종형 MOSFET 장치(trench-gate structure vertical MOSFET device)는 이중 확산 평면 게이트 종형 MOSFET 장치(double diffused planar gate vertical MOSFET device)(VDMOS)에 비해서 더 많은 트랜지스터 셀을 갖고 더 작은 온-상태 비저항을 가진다.
개방 셀 타입 및 밀폐 셀 타입의 저 전압 및 중간 전압 트렌치-게이트 종형 전력 트랜지스터에 있어서, 활성 장치 영역 내에서 셀의 개수는 기본적으로 셀 피치(도 2 및 도 3에 도시된 P)가 감소하는 것에 의해 더 커진다. 이것에 의한 단점은 주어진 영역 내에서 트렌치의 양이 증가되고, 그에 따라서 트렌치 바닥 영역에 의해 부분적으로 결정되는 게이트-드레인 캐패시턴스가 증가한다는 것이다. 이러한 단점은 여기에서 제안된 바와 같이 셀 피치가 2㎛ 미만인, 예를 들면 1㎛인 장치에 있어서 특히 중요해지고, 이러한 장치에서 낮은 게이트-드레인 캐패시턴스에 대한 목표를 획득하기가 어려워진다. 따라서, 본 발명의 방법을 이용하여 트렌치 바닥에 더 두꺼운 게이트 절연체를 제공함으로써 게이트-드레인 캐패시턴스를 감소시키는 것은, 상술된 바와 같이 여기에서 제안된 작은 셀 피치를 갖는 장치에 있어서 특히 유리하다.
본 발명의 방법에 의해 제조된 종형 전력 트랜지스터가 밀폐 셀 장치의 경우에, 트랜지스터 셀의 면에 인접한 세그먼트 트렌치 영역을 포함하는 트렌치 네트워크를 구비하는 것으로 정의될 수 있고, 여기에서 상기 트렌치 바닥에 있는 게이트 절연체가 상기 트렌치 측벽에 있는 게이트 절연체보다 더 두꺼운 상기 트렌치는 이러한 세그먼트 트렌치 영역을 포함한다. 첨부된 도면 중에서 앞서 언급된 세그먼트 트렌치 영역(G2S) 및 셀의 코너에 인접한 교차 트렌치 영역(G2I)이 도시되어 있는 도 3을 다시 참조하면, 소정 두께에서, 세그먼트 트렌치 영역의 바닥에 있는 게이트 절연체가 교차 트렌치 영역의 바닥에 있는 게이트 절연체에 비해서 장치의 게이트-드레인 캐패시턴스에 대해 더 많은 영향을 준다는 것을 이해할 수 있을 것이다. 따라서, 상술된 장치에서 상기 트렌치 바닥에 있는 게이트 절연체가 더 두꺼운 트렌치는 세그먼트 트렌치 영역을 포함하고, 이러한 트렌치는 또한 선택적으로 교차 트렌치 영역을 포함할 수 있다.
상술된 본 발명의 방법에 대한 제 1 및 제 2 실시예는 첨부된 도면을 참조하여 이하에서 상세하게 설명될 것이다.
도 4(a) 내지 도 4(d)는 본 발명의 제 1 실시예에 따른 트렌치-게이트 반도체 장치의 제조 방법에서의 단계들을 도시한다.
다음으로 도 4(a)를 참조하면, 상부 및 바닥 주 표면(10a, 10b)을 갖는 단결정 실리콘 반도체 본체(10)는 n+형 드레인 영역 기판(11)과, 그 위에 성장된 에피택셜(epitaxial) n형 드레인 드리프트 영역(12)으로 형성된다. 다음에 p형 채널 수용 본체 영역(23)은 드레인 드리프트 영역(12) 내부로의 주입 및 확산 또는 드리프트 영역(12) 상부에서의 에피택셜 성장에 의해 형성될 수 있다. 트렌치(20)의 측면에 트랜지스터 셀을 위한 소스 영역(24)을 제공하는 n+형 영역은 도 4(a) 내지 도 4(d)에 도시된 공정 단계 이후에 주입되는 것이 바람직하기 때문에, 점선으로 도시되어 있다. 앞서 언급된 영역 및 참조 부호는, 도 1을 참조하여 앞서 도시되고 설명된 공지된 장치의 참조된 영역에 대응한다. 다음에 트렌치(20)(그 중 하나가 도 4(a)에 도시되어 있음)는 상부 주 표면(10a)으로부터 p형 본체 영역(23)을 통과하여 드레인 드리프트 영역(12)까지 에칭된다. 다음에 상부 표면(10a)과 각 트렌치(20)의 측벽 및 바닥에 실리콘 이산화물층(21)을 증착하거나 성장시킨다(성장시키는 것이 바람직함).
다음으로 도 4(b)를 참조하면, 그 후에 실리콘 본체의 상부와, 트렌치의 바닥 및 측벽에 인접하게 도핑된 폴리실리콘층(31)을 증착하는데, 이 실시예에서는 실리콘 산화물층(21) 상에 직접적으로 증착한다. 폴리실리콘층(31)은 고도로 도핑되는 것이 바람직한데, 다시 말해서 5el9cm-3 이상으로, 예를 들면 1e20cm-3으로 As 또는 P 도핑된다. 도핑된 폴리실리콘층(31)의 두께는, 도 4(c)를 참조하여 도시된 바와 같이 대략 2배의 두께의 산화층을 제공하도록 선택되고, 처음에는 예를 들면 100nm의 두께가 되게 한다. 다음에 비교적 얇은, 예를 들면 20nm의 실리콘 질화물층을 증착하고, 이방성 에칭(anisotropically etched)하여 트렌치 바닥에서 도핑된 폴리실리콘을 노출된 채로 유지하면서 트렌치 측벽에 인접한 도핑된 폴리실리콘(31) 상에 실리콘 질화물 스페이서(32)를 형성한다.
다음으로 도 4(c)를 참조하면, 다음에 노출된 도핑된 폴리실리콘을 열적 산화(thermally oxidised)하여 본체(10)의 상부에 더 두꺼운 실리콘 이산화물(33)을 성장시키고, 질화물 스페이서(32) 아래의 트렌치 바닥에서는 게이트-드레인 절연체로서 성장시킨다. 이러한 단계 동안에, 질화물 스페이서(32)는 트렌치의 측벽에서 폴리실리콘층(31) 및 실리콘 이산화물층(21)이 산화되어 두꺼워지지 않도록 보호한다. 이러한 열적 산화 단계는 650-850℃ 범위, 바람직하게는 700-800℃ 범위의 온도에서 습식 산화(wet oxidation)인 것이 바람직하다.
트렌치 바닥에 있는 더 두꺼운 실리콘 이산화물 절연체(33)의 최종 두께(예를 들면 200nm 등)는, 산화 시간 및 온도를 고려하여 도 4(b)를 참조하여 설명된 바와 같이 증착된 후에 노출된 초기의 도핑된 폴리실리콘층(31) 두께에 의해 용이하게 제어된다. 산화 공정은 바닥의 노출된 도핑된 폴리실리콘이 산화된 후에 트렌치 바닥 아래의 실리콘 중 작은 양만이 산화되도록 제어될 수 있다. 지정된 레벨로 도핑된 폴리실리콘에 있어서, 지정된 온도에서의 산화 시간은 도핑되지 않은 실리콘에서 필요로 하는 산화 시간에 비해서 10배만큼 감소될 수 있다. 이러한 열 용량(thermal budget)의 감소는, 이러한 산화에 의해서 기판(12) 도핑의 원치 않는 확산과, 이러한 스테이지에서 장치 내에 존재하는 p형 본체(23)(미리 주입된 경우)의 원치 않는 확산이 유발될 수 있는 가능성을 감소시킨다.
다음으로 도 4(d)를 참조하면, 그 후에 예를 들면 습식 에칭을 이용하여 질화물 스페이서(32)를 제거한 다음에, 예를 들면 도핑된 폴리실리콘 등의 증착되거나 성장된 게이트 도전 재료(34)를 가지고 트렌치를 충진한다. 트렌치 바닥에 있는 더 두꺼운 게이트 절연체(33)는 도 1에 도시된 바와 같이 더 두꺼운 게이트 절연체(21B)를 제공하고, 도 4(a)를 참조하여 설명된 바와 같이 초기에 성장된 실리콘 이산화물(21)은 도 1에 도시된 바와 같이 트렌치 측벽 게이트 절연체(21A)로서 유지된다. 트렌치의 측벽에 위치하고, 질화물 스페이스(32)에 의해 산화가 방지되는 도핑된 폴리실리콘층(31)은 잔류되어, 도전 재료(34)와 함께 장치를 위한 게이트 전극을 형성할 수 있다. 다른 방법에서, 도 4(d)에 도시된 바와 같이 트렌치 측벽에 있는 실리콘 이산화물(21)은 희생 산화물(sacrificial oxide)일 수 있고, 트렌치 측벽에서 층(31)을 제거한 후에 이러한 희생 산화물은 습식 에칭에 의해 제거될 수 있는데 이것에 의해 트렌치 바닥에 있는 더 두꺼운 실리콘 산화물 게이트 절연체(33)의 대부분이 잔류하고, 그 이후에 실리콘 산화물 게이트 절연체는 트렌치 측벽에서 성장할 수 있다. 이러한 다른 방법은 더 많은 공정 단계를 필요로 하기 때문에, 바람직하지는 않다. 장치의 상부 표면(10a) 상의 산화물(33)은 장치 제조 공정의 후속 단계에서 제거되거나 에칭백되는데, 이러한 장치 제조 공정은 도 1에 도시된 바와 같이, 게이트 도전 재료(34)(도 1에는 참조 부호(22)로 도시됨) 상의 절연 영역(25)과, 소스 영역(24) 주입 및 확산부(p 본체가 미리 주입되지 않았다면 p 본체(23)의 주입 및 확산을 그 전에 실행함)와, 소스 금속화물(source metallisation)(18)과, 게이트 접속부와, 드레인 금속화물(19)을 포함한다.
도 5(a) 내지 도 5(d)는 본 발명의 제 2 실시예에 따른 트렌치 게이트 반도체 장치의 제조 방법의 단계를 도시한다.
다음으로 도 5(a)를 참조하면, 드레인 영역 기판(11), 드레인 드리프트 영역(12), p 본체 영역(23), 트렌치(20) 및 실리콘 이산화물층(21)을 구비하는 실리콘 반도체 본체(10)는 도 3(a)을 참조하여 상술된 것과 동일한 방식으로 형성된다. 또한 실리콘 질화물층(41)은 트렌치 바닥, 트렌치 측벽 및 실리콘 산화물층(21) 상의 본체(10)의 상부에 형성된다.
다음으로 도 5(b)를 참조하면, 도핑된 폴리실리콘층(31) 및 질화물 스페이서(32)는 도 4(b)를 참조하여 상술된 것과 동일한 방식으로 형성되지만, 여기에서는 질화물층(41) 상에 형성된다. 도핑된 폴리실리콘층(31)은 트렌치 바닥에서 노출되지만, 여기에서는 트렌치 바닥에서 도핑된 폴리실리콘층(31)과 실리콘 이산화물층(21) 사이에 질화물층(41)이 존재한다.
다음으로 도 5(c)를 참조하면, 노출된 도핑된 폴리실리콘층(31)은 도 4(c)를 참조하여 상술된 것과 동일한 방식으로 열적 산화되지만, 여기에서는 트렌치 바닥의 실리콘 질화물층(41)이 트렌치 바닥의 더 두꺼운 실리콘 이산화물 게이트 절연체(33)의 하향 성장을 제한한다.
다음으로 도 5(d)를 참조하면, 트렌치의 측벽에서 실리콘 질화물 스페이서(32), 도핑된 폴리실리콘층(31) 및 실리콘 질화물층(41)을 제거한다. 실리콘 이산화물(21)은 도 5(d)에 도시된 바와 같이 트렌치 측벽 게이트 절연체로서 유지되거나, 트렌치 측벽에 실리콘 산화물 게이트 절연체를 성장시키기 전에 제거되는 희생 산화물일 수 있다. 다음에 트렌치를 증착되거나 성장된 게이트 도전 재료(34)로 충진하여 장치를 위한 게이트 전극을 형성한다. 이러한 경우에, 실리콘 질화물층(41)은 트렌치의 바닥 및 본체(10)의 상부에서 잔류할 것이다. 이는 장치 성능에 대해 어떠한 악영향도 주지 않을 것이다.
당업자라면, 본 명세서를 판독함으로써 다른 변형 및 수정이 명확해질 것이다. 이러한 변형 및 수정은 본 기술 분야에서 이미 알려져 있고, 본 명세서에서 앞서 설명된 피처에 대신하거나 추가하여 사용될 수 있는 동등한 다른 피처를 포함할 수 있다.
본 명세서에서 청구항은 특정한 피처의 조합으로 구성되었으나, 본 명세서의 청구항에 개시된 것과 동일하게 본 발명에 연관되는지 여부, 또는 본 발명에서와 동일한 기술적 문제의 일부 또는 전부를 해결하는지 여부에 무관하게, 본 발명의 범주는 임의의 새로운 피처, 명시적이거나 함축적으로 본 명세서에 설명된 피처의 임의의 새로운 조합 및 그 일반화를 포함한다는 것을 이해할 수 있을 것이다.
별도의 실시예와 관련하여 설명된 피처는 또한 단일 실시예와 조합하여 제공될 수 있을 것이다. 반대로, 간략하게 단일 실시예와 관련하여 설명된 여러 피처는 별도로 제공되거나 임의의 적절한 하부 조합으로 제공될 수 있을 것이다. 본 출원인은 본 발명의 실행 또는 그로부터 도출된 임의의 다른 발명의 실행 동안에 이러한 피처 및/또는 이러한 피처의 조합으로부터 새로운 청구항이 형성될 수 있다는 것을 언급하였다.

Claims (11)

  1. 트렌치-게이트 실리콘 반도체 장치(trench-gate silicon semiconductor device)(1)를 제조하는 방법으로서,
    상기 장치의 활성 트랜지스터 셀 영역(active transistor cell area) 내의 반도체 본체(semiconductor body)(10) 내에 트렌치(20)를 형성하는 단계-상기 트렌치(20)는 각각 트렌치 바닥(trench bottom) 및 트렌치 측벽(trench sidewalls)을 포함함-와,
    상기 트렌치 내에 실리콘 산화물 게이트 절연체(21A, 21B)를 제공하여 상기 트렌치 바닥에 있는 상기 게이트 절연체(21B, 33)가 상기 트렌치 측벽에 있는 상기 게이트 절연체(21A, 21)보다 더 두껍게 하는 단계를 포함하고,
    상기 트렌치(20)를 형성한 이후에,
    (a) 상기 트렌치 바닥 및 상기 트렌치 측벽에 실리콘 산화물층(21)을 형성하는 단계와,
    (b) 상기 트렌치 바닥 및 상기 트렌치 측벽에 인접하게 도핑된 폴리실리콘층(31)을 증착하는 단계와,
    (c) 상기 트렌치 바닥에서 상기 도핑된 폴리실리콘이 노출된 채로 유지되게 하면서 상기 트렌치 측벽에 인접한 상기 도핑된 폴리실리콘(21) 상에 실리콘 질화물 스페이서(silicon nitride spacers)(32)를 형성하는 단계와,
    (d) 상기 노출되어 있는 도핑된 폴리실리콘을 열 산화(thermally oxidising)하여 상기 트렌치 바닥에서 상기 더 두꺼운 게이트 절연체(33)가 성장하게 하는 단계와,
    (e) 상기 실리콘 질화물 스페이서(32)를 제거하는 단계와,
    (f) 상기 트렌치 내에 게이트 도전 재료(gate conductive material)(34)를 제공하는 단계
    를 포함하는 트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 단계(b)는 상기 단계(a)에서 형성된 상기 실리콘 산화물층(21) 상에 상기 도핑된 폴리실리콘층(31)을 증착하고,
    상기 단계(d)는 상기 질화물 스페이서(32) 아래에 더 두꺼운 게이트 절연체(33)를 성장시키는
    트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    (g) 상기 단계(a)에서 형성된 상기 실리콘 산화물층(21) 상의 상기 트렌치 바닥 및 상기 트렌치 측벽에 실리콘 질화물층(41)을 형성하는 단계를 더 포함하고,
    상기 단계(b)는 상기 단계(g)에서 형성된 상기 실리콘 질화물층(41) 상에 도핑된 폴리실리콘층(31)을 증착하여, 상기 트렌치 바닥에 있는 상기 실리콘 질화물층(41)이 상기 단계(d)에서의 상기 두꺼운 게이트 절연체(33)의 하향 성장(downward growth)을 제한하게 하며,
    상기 단계(f)에서 상기 게이트 도전 재료(34)를 증착하기 전에 상기 트렌치 측벽에서 상기 실리콘 질화물층(41)을 제거하는
    트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계(a)에서 상기 트렌치 측벽에 형성된 상기 실리콘 산화물층(21)은 상기 단계(f)에서 상기 게이트 도전 재료(34)를 증착하기 전에 트렌치 측벽 게이트 절연체(21A)로서 유지되는 트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단계(b)에서 증착된 상기 도핑된 폴리실리콘(31)은 5e19cm-3의 As 또는 P로 도핑된 폴리실리콘보다 더 크게 도핑되는 트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계(d)에서, 상기 도핑된 폴리실리콘(31)은 650-850℃의 범위 내의 온도로 열 산화되는 트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화 온도 범위는 700-800℃인 트렌치-게이트 실리콘 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 상기 방법에 의해 제조된 트렌치-게이트 실리콘 반도체 장치(1).
  9. 제 8 항에 있어서,
    상기 장치는 종형 전력 트랜지스터(vertical power transistor)인 트렌치-게이트 실리콘 반도체 장치(1).
  10. 제 9 항에 있어서,
    상기 트랜지스터 셀은 2㎛ 미만의 셀 피치(cell pitch)를 갖는 트렌치-게이트 실리콘 반도체 장치(1).
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 장치(1)는 상기 장치의 활성 영역 내에서 2차원적인 반복 패턴으로 구성된 복수의 전기 병렬형 밀폐 트랜지스터 셀(electrically parallel closed transistor cells)(TC2)을 구비하고,
    트렌치 네트워크는 상기 트랜지스터 셀(TC2)의 측면에 인접한 세그먼트 트렌치 영역(G2S)을 포함하며,
    상기 트렌치 바닥에 있는 상기 게이트 절연체(21B, 33)가 상기 트렌치 측벽에 있는 상기 게이트 절연체(21A, 21)보다 더 두꺼운 상기 트렌치(20)는 상기 세그먼트 트렌치 영역(G2S)을 포함하는
    트렌치-게이트 실리콘 반도체 장치(1).
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