JP2008004686A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチ上部および底部のシリコン酸化膜を厚くしつつ、Ｖｔｈ変動を抑制できる半導体装置の製造方法を提供する。
【解決手段】トレンチ５の内壁に形成されたシリコン酸化膜６ａ〜６ｃの上にシリコン窒化膜２１を形成したのち、トレンチ５の側壁部に位置するシリコン酸化膜６ａの上にのみシリコン窒化膜２１を残し、シリコン窒化膜２１をマスクとした熱酸化を行うことで、トレンチ５の上部および底部のシリコン酸化膜６ｂ、６ｃの膜厚のみが優先的に厚くなるようにする。そして、その後にシリコン窒化膜２１を除去し、必要に応じてシリコン酸化膜６ａの厚みを調整することで、トレンチ５の側壁部に位置するシリコン酸化膜６ａは薄いまま、トレンチ５の上部および底部のシリコン酸化膜６ｂ、６ｃの厚みを大きくでき、かつ、シリコン窒化膜を有しない構成のゲート絶縁膜６とすることが可能となる。
【選択図】図２

Description

本発明は、半導体基板の一面に形成されたトレンチの内壁に積層膜を形成したのち、再度単層のゲート絶縁膜とする半導体装置の製造方法に関するものである。

従来、パワーＩＣにおけるゲート絶縁膜として、ゲート寿命の向上が可能なＯＮＯ膜を用いることが知られている（例えば、特許文献１参照）。図３は、この従来のパワーＩＣの断面構成を示したものである。

この図に示されるように、トレンチゲート型のＩＧＢＴもしくはＭＯＳトランジスタにおいて、シリコン酸化膜Ｊ１−シリコン窒化膜Ｊ２−シリコン酸化膜Ｊ３の三層構造膜からなるＯＮＯ膜Ｊ４が用いられている。このようなＯＮＯ膜Ｊ４を用いると、シリコン窒化膜Ｊ２による電解緩和効果により、例えばトレンチゲート型半導体デバイスにおけるコーナー部の電解集中を防止することが可能となり、ゲート耐圧を向上させられる。

そして、このようなＯＮＯ膜Ｊ４をトレンチゲート型半導体デバイスにおけるトレンチ側壁部に用い、トレンチ上部および底部には厚いシリコン酸化膜Ｊ５、Ｊ６を形成することで、トレンチコーナー部における電解緩和効果を得ることが可能となる。

このようなＯＮＯ膜Ｊ４は、以下のように形成される。まず、基板表面に熱酸化により、第１酸化膜となるシリコン酸化膜Ｊ１を約４０ｎｍで形成する。続いて、このシリコン酸化膜Ｊ１の表面にＣＶＤ法によりシリコン窒化膜Ｊ２を約１５ｎｍで形成する。その後、シリコン窒化膜Ｊ２の表面に熱酸化によって第２酸化膜となるシリコン酸化膜Ｊ３を形成する。このようにして、ＯＮＯ膜Ｊ４を形成している。
特開２００３−２２４２７４号公報

しかしながら、上記のようなＯＮＯ膜Ｊ４を用いたトレンチゲート型のパワーデバイス対して、例えば、１５０℃の温度下において、ゲート電極Ｊ７に＋２０Ｖの電圧を印加するという高温ゲートバイアス試験を実施したところ、時間と共にしきい値がマイナス側に変動するという問題が発生することが判った。

図４は、トレンチゲート型パワーデバイスのゲート絶縁膜としてＯＮＯ膜Ｊ４を用いた場合のエネルギーバンド図であり、図３に示したＳｉで構成されたｎ⁺型のソース領域Ｊ８と、シリコン酸化膜Ｊ１−シリコン窒化膜Ｊ２−シリコン酸化膜Ｊ３の三層構造膜からなるＯＮＯ膜Ｊ４と、ＰｏｌｙＳｉからなるゲート電極Ｊ７とにおけるエネルギーバンド図を示している。

ＯＮＯ膜特有の現象として、ＥＰＲＯＭのメモリ効果で用いられているゲートバイアスによってＯＮＯ膜内にキャリアが蓄積され、しきい値電圧（以下、Ｖｔｈという）を変動させるというチャージトラップ現象がある。上記のような構成のＯＮＯ膜Ｊ４を用いた場合、図４に示されるように、シリコン酸化膜Ｊ３に隣接するゲート電極Ｊ７を＋側電極として、この＋側端子側からシリコン酸化膜Ｊ３を通り抜けてシリコン窒化膜Ｊ２にホールがトラップされる。このため、見かけ上、プラス電圧がかかった状態になってしまい、上記の問題が発生していると考えられる。

パワーＩＣでは、電流を確保するために複数のセルを並列に接続する構造が採用されることから、Ｖｔｈ変動によって一部のセルのＶｔｈが減少すると、このＶｔｈが減少したセルに電流が集中し、その結果、素子が破壊されてしまうという可能性が生じる。

本発明は上記点に鑑みて、トレンチ上部および底部のシリコン酸化膜を厚くしつつ、Ｖｔｈ変動を抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明では、半導体基板（１〜４）の一面にトレンチ（５）を形成する工程と、トレンチ（５）の内を含め、半導体基板（１〜４）の上にゲート絶縁膜（６）を形成する工程と、トレンチ（５）内におけるゲート絶縁膜（６）の表面にゲート電極（７）を形成する工程とを含み、ゲート絶縁膜（６）を形成する工程では、トレンチ（５）の側壁部に側壁シリコン酸化膜（６ａ）を形成すると共に、トレンチ（５）の上部および底部に位置する上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）を形成する工程と、側壁シリコン酸化膜（６ａ）の表面にシリコン窒化膜（２１）を形成する工程と、側壁シリコン酸化膜（６ａ）の表面をシリコン窒化膜（２１）でマスクしつつ、上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）をシリコン窒化膜（２１）から露出させた状態で熱酸化を行うことで、これら上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）の膜厚を厚くする工程と、シリコン窒化膜（２１）を除去して側壁シリコン酸化膜（６ａ）を露出させる工程と、を含んでいることを特徴としている。

このように、トレンチ（５）の内壁に形成されたシリコン酸化膜（６ａ〜６ｃ）の上にシリコン窒化膜（２１）を形成したのち、トレンチ（５）の側壁部に位置する側壁シリコン酸化膜（６ａ）の上にのみシリコン窒化膜（２１）を形成し、シリコン窒化膜（２１）をマスクとした熱酸化を行うことで、上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）の膜厚のみが優先的に厚くなるようにしている。そして、その後にシリコン窒化膜（２１）を除去することで、側壁シリコン酸化膜（６ａ）は薄いまま、上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）の厚みを大きくでき、かつ、シリコン窒化膜を有しない構成のゲート絶縁膜（６）とすることが可能となる。

このため、トレンチ（５）の側面に位置する部分をＯＮＯ膜で構成した場合のように、ゲート電極に接するシリコン酸化膜を突き抜けてシリコン窒化膜にホールがトラップされることでチャージトラップ現象が発生してしまうことを防止できる。したがって、チャージトラップ現象によってＶｔｈが低下してしまい、一部のセルに電流が集中して、素子が破壊されてしまうことを防止することが可能となる。

例えば、シリコン窒化膜（２１）を形成する工程は、側壁シリコン酸化膜（６ａ）の表面を含めて、上部シリコン酸化膜（６ｂ）の表面および底部シリコン酸化膜（６ｃ）の表面にもシリコン窒化膜（２１）を形成する工程と、シリコン窒化膜（２１）のうち上部シリコン酸化膜（６ｂ）の表面および底部シリコン酸化膜（６ｃ）の表面に形成された部分を除去することにより、側壁シリコン酸化膜（６ａ）の表面にのみシリコン窒化膜を残す工程と、を含んだ工程とされる。

なお、側壁シリコン酸化膜（６ａ）の表面に形成されたシリコン窒化膜（２１）を除去したのち、必要に応じて、側壁シリコン酸化膜（６ａ）の膜厚を厚くする工程を行っても良い。これにより、側壁シリコン酸化膜（６ａ）の膜厚を調整することができる。

また、例えば、側壁シリコン酸化膜（６ａ）の表面に形成されたシリコン窒化膜（２１）を除去する工程では、等方性ドライエッチングによりシリコン窒化膜（２１）を除去することができる。

また、例えば、熱酸化により、シリコン窒化膜（２１）の表面にもシリコン酸化膜（２２）が形成されることから、側壁シリコン酸化膜（６ａ）の表面に形成されたシリコン窒化膜（２１）を除去する工程を、シリコン窒化膜（２１）の表面に形成されたシリコン酸化膜（２２）をウェットエッチングにて除去する工程と、シリコン窒化膜（２１）を該シリコン窒化膜（２１）の表面に形成されたシリコン酸化膜（２２）とは異なる材料でウェットエッチングを行う工程と、を含んだものとすることもできる。

また、側壁シリコン酸化膜（６ａ）の表面に形成されたシリコン窒化膜（２１）を除去する工程を、シリコン窒化膜（２１）の表面に形成されたシリコン酸化膜（２２）をウェットエッチングにて除去する工程と、シリコン窒化膜（２１）を等方性ドライエッチングにて除去する工程と、を含んだものとすることもできる。

さらに、側壁シリコン酸化膜（６ａ）の表面に形成されたシリコン窒化膜（２１）を除去する工程を、シリコン窒化膜（２１）の表面に形成されたシリコン酸化膜（２２）を等方性ドライエッチングにて除去する工程と、シリコン窒化膜（２１）をウェットエッチングにて除去する工程と、を含んだ構成とすることもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１は、本発明の一実施形態にかかる半導体装置の断面構成を示したものである。この半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のトレンチゲート構造を持つトランジスタを有したものであるが、本実施形態では、そのトランジスタがｐチャネル型の素子であった場合を例に挙げて以下の説明を行う。

図１において、ｎ⁺型あるいはｐ⁺型のシリコン基板１上にｐ^-型ドリフト層２が形成され、その上にチャネル領域を設定するｎ型ベース領域３が形成されている。このｎ型ベース領域３における中央位置にはｎ型ボディ層３ａが形成されていると共に、このｎ型ボディ層３ａの表面部においてｎ⁺型コンタクト領域３ｂが形成されている。

また、ｎ型ベース領域３の表層部にはｐ⁺型ソース領域４が形成され、これらシリコン基板１、ｐ^-型ドリフト層２、ｎ型ベース領域３およびｐ⁺型ソース領域４によって半導体基板が構成されている。この半導体基板には、ｐ⁺型ソース領域４及びｎ型ベース領域３を貫通してｐ^-型ドリフト層２に達するようにトレンチ５が形成されており、このトレンチ５の内壁にはゲート絶縁膜６が形成されている。

ゲート絶縁膜６は、トレンチ５の側壁部に形成されたシリコン酸化膜（側壁シリコン酸化膜）６ａと、トレンチ５の上部に形成されたシリコン酸化膜（上部シリコン酸化膜）６ｂおよび底部に形成されたシリコン酸化膜（底部シリコン酸化膜）６ｃとからなる。

シリコン酸化膜６ａは、ＩＧＢＴの場合には５００〜２０００Å、例えば９００〜１１００Å前後の厚さ、ＭＯＳＦＥＴの場合には３００〜１０００Å程度、例えば６００〜８００Åの厚さに設定されている。

シリコン酸化膜６ｂ、６ｃは、シリコン酸化膜６ａよりも厚く形成されており、例えばＩＧＢＴの場合には、１５００〜３０００Å程度、例えば２５００Å、の厚さに設定され、ＭＯＳＦＥＴの場合には、１０００〜２０００Å程度、例えば１４００〜１６００Åの厚さに設定されている。

また、トレンチ５内におけるゲート絶縁膜６の表面にはノンドープポリシリコン膜堆積後に不純物を導入したポリシリコンまたは、ドープトポリシリコンで構成されたゲート電極７が形成されている。そして、ゲート電極７上を含み、ｎ型ベース領域３及びｐ⁺型ソース領域４の上にはＢＰＳＧ等からなる層間絶縁膜８が形成されている。この層間絶縁膜８に形成されたコンタクトホール８ａを介して、ｎ型ベース領域３及びｐ⁺型ソース領域４に電気的に接続されたＡｌからなるソース電極９が形成されている。そして、シリコン基板１の裏面には、Ａｌからなる裏面金属電極１０が形成されている。

このような構成により、ｎ型ベース領域３のうちトレンチ５の側面に位置する部分、つまりトレンチ５の内壁に形成されたシリコン酸化膜６ａに隣接する部分をチャネル領域とするトレンチゲート構造を持つトランジスタが構成される。

このような構成においては、ゲート絶縁膜６のうちトレンチ５の側面に位置する部位をシリコン酸化膜６ａのみで構成し、かつ、トレンチ５の上部および底部においてシリコン酸化膜６ｂ、６ｃの膜厚がシリコン酸化膜６ａよりも厚くなるようにしている。このため、トレンチ５の側面に位置する部分をＯＮＯ膜で構成した場合のように、ゲート電極に接するシリコン酸化膜を突き抜けてシリコン窒化膜にホールがトラップされることでチャージトラップ現象が発生してしまうことを防止できる。したがって、チャージトラップ現象によってＶｔｈが低下してしまい、一部のセルに電流が集中して、素子が破壊されてしまうことを防止することが可能となる。

次に、上記した半導体装置の製造方法について、図２に示す工程図を参照して説明する。

まず、図２（ａ）に示す工程では、ｐ⁺型あるいはｎ⁺型のシリコン基板１を用意し、このシリコン基板１の上にエピタキシャル成長によってｐ^-型ドリフト層２を成膜する。ついで、ｐ^-型ドリフト層２の所定領域に、ｎ型ベース領域３、ｐ⁺型ソース領域４をイオン注入及び熱拡散によって順次形成する。このとき、ｎ型ベース領域３の深さをＩＧＢＴの場合には２〜４．５μｍ、ＭＯＳＦＥＴの場合には１〜３μｍ、ｐ⁺型ソース領域４の深さをＩＧＢＴの場合及びＭＯＳＦＥＴの場合共に０．５〜１．０μｍとしている。

次に、図２（ｂ）に示す工程では、第１のマスク材となるシリコン酸化膜２０をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜２０をパターニングすることで、シリコン酸化膜２０に開口部を形成する。続いて、パターニングされたシリコン酸化膜２０をマスクとして用いた異方性ドライエッチングにより、ｐ⁺型ソース領域４及びｎ型ベース領域３を貫通してｐ^-型ドリフト層２に達するトレンチ５を形成する。このとき、例えば、トレンチ深さをＩＧＢＴの場合には４〜６μｍ、ＭＯＳＦＥＴの場合には１〜４μｍとする。

次に、図２（ｃ）に示す工程では、ＣＦ₄およびＯ₂ガスを用いたケミカルドライエッチングにより、トレンチ５内のシリコンを０．１μｍ程度等方的にエッチング除去する。そして、Ｈ₂Ｏ又はＯ₂雰囲気中での熱酸化により、５０〜１００ｎｍ程度の犠牲酸化膜を形成する。この後、希フッ酸によるウェットエッチングにて、犠牲酸化膜を除去することでエッチングダメージ除去およびトレンチ５のコーナー部の丸め処理を行う。

このとき、エッチングの時間として、犠牲酸化膜のみが除去される時間に設定してもよいが、犠牲酸化膜とトレンチマスク用のシリコン酸化膜２０の両方が除去される時間に設定すれば、トレンチマスク用のシリコン酸化膜２０も同時にエッチングされるようにできる。

この後、Ｈ₂Ｏ又はＯ₂雰囲気中での熱酸化により、ＩＧＢＴの場合には８００〜２０００Å程度、例えば１０００Å程度、ＭＯＳＦＥＴの場合には３００〜８００Å程度、例えば６００Åのシリコン酸化膜６ａを形成する。このときのシリコン酸化膜６ａの膜厚は、従来のＯＮＯ膜を形成する場合における１層目のシリコン酸化膜の膜厚よりも厚いものとしてある。

次に、図２（ｄ）に示す工程では、ＬＰＣＶＤ法により、例えば１０〜１００Åのシリコン窒化膜２１を形成する。このシリコン窒化膜２１は、ゲート絶縁膜６のうちトレンチ５の側壁部に位置する部分をＯＮＯ膜とするために形成されるものではなく、トレンチ５の上部および底部のシリコン酸化膜６ｂ、６ｃの膜厚が側壁部のシリコン酸化膜６ａよりも厚くなるようにするためのマスクとして機能させるものである。このため、シリコン窒化膜２１の膜厚は、上記のようなマスクとして機能させられれば十分であり、従来のようにＯＮＯ膜とする場合と比べて薄くされていても構わない。

次に、図２（ｅ）に示す工程では、ＣＨＦ₄およびＯ₂ガス系を用いた異方性ドライエッチングにより、シリコン窒化膜２１のうち、トレンチ５の側壁部に位置する部分を残し、トレンチ５の上部や底部に位置する部分を除去して、シリコン酸化膜６ａを部分的に露出させる。

次に、図２（ｆ）に示す工程では、例えば、９５０℃のＨ₂Ｏ又はＯ₂雰囲気中での熱酸化を行う。これにより、シリコン窒化膜２１の上にも薄いシリコン酸化膜２２が形成されるが、シリコン窒化膜２１が除去されたトレンチ５の上部、底部には、熱酸化によってシリコン窒化膜２１上よりも膜厚が大きくなったシリコン酸化膜６ｂ、６ｃが形成されることになる。具体的には、この熱酸化により、シリコン酸化膜６ｂ、６ｃの膜厚は、ＩＧＢＴの場合には１５００〜３０００Å程度、例えば２５００Å、ＭＯＳＦＥＴの場合には１０００〜２０００Å程度、例えば１５００Åとなる。

次に、図２（ｇ）に示す工程では、トレンチ５の側壁部に形成されたシリコン窒化膜２１の除去工程を行う。例えば、ＣＤＥ（ケミカルドライエッチング）等の等方性ドライエッチングにより、シリコン酸化膜２２と共にシリコン窒化膜２１を除去することができる。このような等方性ドライエッチングを行った場合、シリコン酸化膜２２と共にシリコン酸化膜６ｂ、６ｃも薄くなることになるため、上記図２（ｆ）に示す工程では、本工程でシリコン酸化膜６ｂ、６ｃが薄くなることを考慮した上で熱酸化時間等を決め、予めシリコン酸化膜６ｂ、６ｃを厚めに形成しておくのが好ましい。

また、希ＨＦ等のウェットエッチングによりシリコン窒化膜２１上のシリコン酸化膜２２を除去したのち、リン酸等のウェットエッチングによりシリコン窒化膜２１を除去することもできる。この場合、希ＨＦ等でのウェットエッチングの時にシリコン酸化膜２２の除去時にシリコン酸化膜６ｂ、６ｃが薄くなるため、図２（ｆ）に示す工程において、シリコン酸化膜６ｂ、６ｃを厚めに形成しておくのが好ましいが、リン酸等のウェットエッチングに切替えてからはほぼシリコン窒化膜２１のみが除去されることになるため、シリコン酸化膜６ｂ、６ｃの膜厚は上記のような等方性ドライエッチングの場合ほど厚くしなくても良い。

なお、シリコン酸化膜２２およびシリコン窒化膜２１の除去方法としては、上記のような等方性ドライエッチングやウェットエッチングが挙げられるが、これらの組み合わせであっても構わない。例えば、希ＨＦ等のウェットエッチングによりシリコン窒化膜２１上のシリコン酸化膜２２を除去したのち、ＣＤＥ等の等方性ドライエッチングによりシリコン窒化膜２１を除去することもできる。また、ＣＤＥ等の等方性ドライエッチングによりシリコン窒化膜２１上のシリコン酸化膜２２を除去したのち、リン酸等のウェットエッチングによりシリコン窒化膜２１を除去することもできる。

この後、必要に応じて、ＣＶＤ装置等により、ＣＶＤ酸化膜を８０〜１００Å程度成膜することで、シリコン酸化膜６ａを所望膜厚とする。これにより、シリコン酸化膜６ａの膜厚がＩＧＢＴの場合には５００〜２０００Å、例えば９００〜１１００Å前後の厚さ、ＭＯＳＦＥＴの場合には３００〜１０００Å程度、例えば６００〜８００Åの厚さに設定される。

次に、図２（ｈ）に示す工程では、ＬＰＣＶＤ法により、ゲート電極７を形成するためのドープトポリシリコン膜を成膜したのち、このドープトポリシリコン膜を所望の厚さにエッチバックする。なお、ここでは、ドープトポリシリコン膜を堆積させるようにしたが、ノンドープトポリシリコン膜を堆積した後、不純物を導入するようにしても良い。そして、ドープトポリシリコン膜をパターニングし、ゲート電極７を形成する。

この後の製造工程については図示しないが、所望のマスクを用いて、イオン注入および熱拡散を行うことで、ｎ型ボディ層３ａを形成する。また、同様の手法により、ｎ⁺型コンタクト領域３ｂを形成する。さらに、ＣＶＤ法による層間絶縁膜８の形成、フォトリソグラフィ及び異方性エッチングによる層間絶縁膜８へのコンタクトホール８ａの形成、スパッタ法によるソース電極９等の電極形成を行う。そして、シリコン基板１を裏面研磨することによって厚みを薄くしたのち、裏面金属電極形成を行うことで、図１に示すトレンチゲート型のトランジスタが備えられた半導体装置が完成する。

以上説明したように、本実施形態では、トレンチ５の内壁に形成されたシリコン酸化膜６ａ〜６ｃの上にシリコン窒化膜２１を形成したのち、トレンチ５の側壁部に位置するシリコン酸化膜６ａの上にのみシリコン窒化膜２１を残し、シリコン窒化膜２１をマスクとした熱酸化を行うことで、トレンチ５の上部および底部のシリコン酸化膜６ｂ、６ｃの膜厚のみが優先的に厚くなるようにしている。そして、その後にシリコン窒化膜２１を除去し、必要に応じてシリコン酸化膜６ａの厚みを調整することで、トレンチ５の側壁部に位置するシリコン酸化膜６ａは薄いまま、トレンチ５の上部および底部のシリコン酸化膜６ｂ、６ｃの厚みを大きくでき、かつ、シリコン窒化膜を有しない構成のゲート絶縁膜６とすることが可能となる。

このため、トレンチ５の側面に位置する部分をＯＮＯ膜で構成した場合のように、ゲート電極に接するシリコン酸化膜を突き抜けてシリコン窒化膜にホールがトラップされることでチャージトラップ現象が発生してしまうことを防止できる。したがって、チャージトラップ現象によってＶｔｈが低下してしまい、一部のセルに電流が集中して、素子が破壊されてしまうことを防止することが可能となる。

（他の実施形態）
上記実施形態では、ｐチャネルタイプのトレンチゲート構造のトランジスタを例に挙げているが、勿論、各構成要素の導電型が逆となるｎチャネルタイプのものについても本発明を適用することが可能である。

なお、上記実施形態において示した半導体装置の製造方法の製造工程手順に関しては、単なる一例であり、各工程の順番が変更されていても構わない。例えば、ｎ型ベース領域３、ｎ⁺型コンタクト領域３ｂ、ｐ⁺型ソース領域４などの拡散層の形成工程の全部もしくはその一部をトレンチ形成後に行っても構わない。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程図である。 従来の半導体装置の断面構成を示す図である。 トレンチゲート型パワーデバイスのゲート絶縁膜としてＯＮＯ膜を用いた場合のエネルギーバンド図である。

符号の説明

１…シリコン基板、２…ｐー型ドリフト層、３…ｎ型ベース領域、３ａ…ｎ型ボディ層、３ｂ…ｎ⁺型コンタクト領域、４…ｐ⁺型ソース領域、５…トレンチ、６…ゲート絶縁膜、６ａ…シリコン酸化膜（側壁シリコン酸化膜）、６ｂ…シリコン酸化膜（上部シリコン酸化膜）、６ｃ…シリコン酸化膜（底部シリコン酸化膜）、７…ゲート電極、８…層間絶縁膜、８ａ…コンタクトホール、９…ソース電極、１０…裏面金属電極、２０…シリコン酸化膜、２１…シリコン窒化膜、２２…シリコン酸化膜。

Claims (7)

1. 半導体基板（１〜４）の一面に形成されたトレンチ（５）の側壁部に側壁シリコン酸化膜（６ａ）が備えられると共に、前記トレンチ（５）の上部および底部にも前記側壁シリコン酸化膜（６ａ）よりも膜厚が厚い上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）が備えられたゲート絶縁膜（６）が形成され、前記トレンチ（５）内において前記ゲート絶縁膜（６）の表面にゲート電極（７）が形成された絶縁ゲート構造の半導体素子を備えた半導体装置の製造方法であって、
   前記半導体基板（１〜４）の前記一面に前記トレンチ（５）を形成する工程と、
   前記トレンチ（５）の内を含め、前記半導体基板（１〜４）の上に前記ゲート絶縁膜（６）を形成する工程と、
   前記トレンチ（５）内における前記ゲート絶縁膜（６）の表面に前記ゲート電極（７）を形成する工程とを含み、
   前記ゲート絶縁膜（６）を形成する工程では、前記トレンチ（５）の側壁部に前記側壁シリコン酸化膜（６ａ）を形成すると共に、前記トレンチ（５）の上部および底部に位置する前記上部シリコン酸化膜（６ｂ）および前記底部シリコン酸化膜（６ｃ）を形成する工程と、
   前記側壁シリコン酸化膜（６ａ）の表面にシリコン窒化膜（２１）を形成する工程と、
   前記側壁シリコン酸化膜（６ａ）の表面を前記シリコン窒化膜（２１）でマスクしつつ、前記上部シリコン酸化膜（６ｂ）および前記底部シリコン酸化膜（６ｃ）を前記シリコン窒化膜（２１）から露出させた状態で熱酸化を行うことで、これら上部シリコン酸化膜（６ｂ）および底部シリコン酸化膜（６ｃ）の膜厚を厚くする工程と、
   前記シリコン窒化膜（２１）を除去して前記側壁シリコン酸化膜（６ａ）を露出させる工程と、を含んでいることを特徴とする半導体装置の製造方法。
2. 前記シリコン窒化膜（２１）を形成する工程は、
   前記側壁シリコン酸化膜（６ａ）の表面を含めて、前記上部シリコン酸化膜（６ｂ）の表面および前記底部シリコン酸化膜（６ｃ）の表面にも前記シリコン窒化膜（２１）を形成する工程と、
   前記シリコン窒化膜（２１）のうち前記上部シリコン酸化膜（６ｂ）の表面および前記底部シリコン酸化膜（６ｃ）の表面に形成された部分を除去することにより、前記側壁シリコン酸化膜（６ａ）の表面にのみ前記シリコン窒化膜を残す工程と、を含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記側壁シリコン酸化膜（６ａ）の表面に形成された前記シリコン窒化膜（２１）を除去したのち、該側壁シリコン酸化膜（６ａ）の膜厚を厚くする工程を含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記側壁シリコン酸化膜（６ａ）の表面に形成された前記シリコン窒化膜（２１）を除去する工程では、等方性ドライエッチングにより前記シリコン窒化膜（２１）を除去することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 前記側壁シリコン酸化膜（６ａ）の表面に形成された前記シリコン窒化膜（２１）を除去する工程は、
   前記熱酸化により、前記シリコン窒化膜（２１）の表面にシリコン酸化膜（２２）が形成されたときに、そのシリコン酸化膜（２２）をウェットエッチングにて除去する工程と、
   前記シリコン窒化膜（２１）を該シリコン窒化膜（２１）の表面に形成された前記シリコン酸化膜（２２）とは異なる材料でウェットエッチングを行う工程と、を含んでいることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記側壁シリコン酸化膜（６ａ）の表面に形成された前記シリコン窒化膜（２１）を除去する工程は、
   前記熱酸化により、前記シリコン窒化膜（２１）の表面にシリコン酸化膜（２２）が形成されたときに、そのシリコン酸化膜（２２）をウェットエッチングにて除去する工程と、
   前記シリコン窒化膜（２１）を等方性ドライエッチングにて除去する工程と、を含んでいることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
7. 前記側壁シリコン酸化膜（６ａ）の表面に形成された前記シリコン窒化膜（２１）を除去する工程は、
   前記熱酸化により、前記シリコン窒化膜（２１）の表面にシリコン酸化膜（２２）が形成されたときに、そのシリコン酸化膜（２２）を等方性ドライエッチングにて除去する工程と、
   前記シリコン窒化膜（２１）をウェットエッチングにて除去する工程と、を含んでいることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
   

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