TWI427788B - 自對準溝槽累加模式場效應電晶體結構及其製造方法 - Google Patents

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Description

自對準溝槽累加模式場效應電晶體結構及其製造方法
本發明涉及垂直半導體功率器件。特別的，本發明涉及自對準累加模式場效應電晶體(AccuFET)的結構和其製造方法。該場效應電晶體具有超小間距可以獲得具有最小化寄生雙極型行為的高功率密度，而簡化的製作工藝可以生產低成本的半導體功率器件，適用於N溝道和P溝道結構。
由於溝槽DMOS器件的單元(cell)間距進一步縮小，傳統的製造技術和器件結構遭遇了一些技術難題。尤其是，由於寄生雙極型行為的增加，減弱了器件結構。由於單元間距變的越來越小，很難形成具有低電阻的有效的體區觸點。減少接觸區域可用面積的困難導致了體區電阻的增加，進一步導致了增加的寄生雙極型電流增益。對於NMOS器件來說，增加的寄生雙極型行為減弱了器件且阻礙了器件獲得高UIS率。使用累加模式場效應電晶體的器件由於NMOS器件沒有P型體區，因此具有不存在寄生雙極型結構的優點。對一個N溝道器件來說，通過使用P+摻雜閘極並且結合適當選擇過的外延摻雜和閘極-閘極間隔，可以實現增強模式的操作，從而當閘源電壓Vgs為0時，獲得沒有導電性的全耗盡型溝道區域。Baliga等人在題目為“累加模式場效應電晶體：一種新的超低導通電阻模式MOSFET”(IEEE EDL,1992年8月，427頁)的文章中公開了AccuFET器件的結構。
在不同的美國專利中還公開了AccuFET器件，例如專利號4903189中公 開了如第1A圖所示的器件結構。第1B圖所示的另外一個器件結構在專利號5581100中公開。另外，美國專利號5844273公開了如第1C圖所示的不同的AccuFET器件結構。然而，這些製造AccuFET器件的公開仍然具有局限性，那就是不能實現小單元間距短溝道垂直AccuFET結構。另外，對於特定的應用來說，最好將有效的體區結構集成在具有負偏壓汲極的器件中。然而，製造ACCUFET器件的傳統結構和製造方法不能滿足以上需要。因此，在功率半導體器件設計和製造技術中仍然需要提供新的AccuFET器件的結構和製造方法，來解決以上討論的問題和局限。
本發明的目的之一在於，通過使用與標準鑄造工藝相相容的製造方法，提供一種新穎改善的具有較小單元間距的自對準短溝道的自對準溝槽AccuFET器件的結構及其製造方法，從而解決以上所討論導的限制和困難。特別的，本發明的另外一個目的在於提供一種新穎改善的具有多晶矽豎直(stick-up)閘極的自對準溝槽AccuFET器件的結構和製造方法，該多晶矽豎直閘極的形成是利用側壁間隔(spacer)和氮化閘極帽來限定和對準溝槽的位置和尺寸，因此可以獲得較小的單元間距。
本發明的另外一個目的在於提供一種新穎改善的自對準溝槽AccuFET器件的結構和製造方法，該器件具有自對準閾值控制溝槽，並消除寄生雙極型閉鎖，從而在所有操作條件下都能獲得高強度，並且最大化功率器件的安全操作區域(SOA)。本發明的另外一個目的在於提供一種新穎改善的具有多晶矽豎直閘極的自對準溝槽AccuFET器件的結構和製造方法，該多晶矽豎直閘極的形成是利用側壁間隔和氮化閘極帽來限定和對準溝槽的位置和尺寸。另外，溝槽可以使用不同的實現方式來滿足不同應用的需要，包括但是不局限于使用肖特基溝槽、氧化物溝槽和摻雜多晶矽溝槽。
簡而言之，本發明的一個優選實施方式公開了一種設置在半導體襯底 上的半導體功率器件。該半導體功率器件包括溝槽閘極，每一個閘極具有一個豎直的閘極部分，該豎直閘極延伸到半導體襯底頂表面的上方，被側壁間隔所環繞。該半導體功率器件還包括形成在閘極之間溝道區域中的溝槽，該溝槽與側壁間隔自對準，且大體上平行於溝槽閘極。豎直閘極部分還包括被側壁間隔圍繞的絕緣材料構成的蓋子。一個障壁金屬層覆蓋所述蓋子的頂表面和側壁間隔，並延伸到溝槽的上表面。溝槽由和閘極部分相同的閘極材料填充，作為附加的閘極電極來提供一個向溝槽型閘極延伸的耗盡層，由此，在柵源電壓Vgs為0時位於溝槽和溝槽閘極之間的漂移區域則被全部耗盡。
另外，該發明還公開了一種製造設置在半導體襯底上的半導體功率器件的方法。該方法包括形成溝槽閘極的步驟，該溝槽閘極具有豎直閘極部分，該豎直閘極延伸到半導體襯底頂表面的上方，由側壁間隔所環繞。該方法還包括一個應用自對準蝕刻工藝步驟來開設溝槽的步驟，使溝槽與側壁間隔自對準，並大體上與溝槽閘極平行。
對於本領域的普通技術人員來說，當閱讀了以下結合各個附圖的優選實施例的描述後，本發明的以上和其他優點和目的無疑是顯而易見的。
100‧‧‧累加模式場效應電晶體(AccuFET)器件
115、215‧‧‧閘極氧化物層
125、225‧‧‧氮化物帽
130‧‧‧N+源極區域
135、145、235‧‧‧隔離層
140‧‧‧P-型溝槽區域
140'‧‧‧溝槽區域
142‧‧‧P-摻雜多晶矽
142"‧‧‧溝槽閘極絕緣區域
145、245‧‧‧障壁金屬層
145'‧‧‧肖特基金屬層
212‧‧‧硬膜氧化物層
218、238‧‧‧溝槽
230‧‧‧源極離子
240‧‧‧P-摻雜溝槽區域
242‧‧‧多晶矽層
250‧‧‧金屬層
250-S‧‧‧源極金屬
第1A到1C圖是由傳統方法製造的傳統AccuFET功率器件結構的截面圖；第1A到1C圖是由傳統方法製造的傳統AccuFET功率器件結構的截面圖；第2圖到第7圖是本發明自對準溝槽AccuFET功率器件的截面圖；第8A和第8B圖是具有條狀單元電晶體和封閉狀單元電晶體的AccuFET器件結構的透視圖；第9圖是一個設置在襯底上的另外一個AccuFET器件的截面圖，該器件具有特殊的外延層結構以改善夾斷(pinch-off)性能； 第10A和第10K圖是本發明中製造如第2圖所示的AccuFET功率器件的制程步驟的一系列截面圖；第11A-11M圖是本發明中製造如第3圖所示的AccuFET功率器件的制程步驟的一系列截面圖；第12A-12K圖是本發明中製造具有溝槽AccuFET功率器件的制程步驟的一系列截面圖，所述溝槽由障壁金屬填充；第13A-13M圖是本發明中製造具有溝槽AccuFET功率器件的制程步驟的一系列截面圖，所述溝槽由多晶矽填充；第14A-14L圖公開了器件製造過程的截面圖，該過程和第13A到13M圖所描述的制程類似，只是省略了在溝槽閘極區域的硼植入和可選的熱處理工藝；第15A-15K圖是本發明中製造AccuFET功率器件的制程步驟的一系列截面圖，該功率器件在每一個溝槽閘極中應用肖特基。
第2圖是本發明具有淺植入溝槽的累加模式場效應電晶體(AccuFET)器件100的截面圖。該AccuFET器件100設置在N+矽襯底105上，作為襯底底面上的汲極端或者電極。N+襯底105支撐N-漂移區域110-2，且該N-漂移區域在N+汲極區域105頂部形成了第一外延層。第二N-外延層110-1設置在漂移區域110-2的上部。該AccuFET器件100包括若干個由多晶矽層120填充的溝槽閘極。在一個實施例中，對於N-溝道器件來說，溝槽閘極由P-摻雜的多晶矽層120填充。每一個溝槽多晶矽閘極都被氮化物帽125覆蓋，溝槽的側壁採用閘極氧化物層115填充。選擇氮化物是由於其為介電材料，且具有與氧化物層不同的蝕刻率。其他具有和氧化物不同蝕刻率的介電材料也可以使用，例如氮氧化物等。該多晶矽層120在襯底的上表面延展，被氮化物帽125覆蓋，被隔離層(spacer layer)135環繞。
該AccuFET器件100還包括N+源極區域130，該區域130圍繞位於襯底上表面附近的溝槽閘極120，且該區域130在襯底區域上面、隔離層135下面進行橫向延伸，從而接觸到位於第二外延層110-1上的P-型溝槽區域140，所述第二外延層位於開設在隔離層135之間的溝槽下方。以下將在描述製造工藝時進一步討論到的是，該溝槽通過利用隔離層135之間的自對準(self-alignment)的乾式蝕刻工藝形成，因此獲得的溝槽尺寸比該工藝的最小臨界尺寸(CD)小很多。該P-溝槽區域140通過溝槽進行植入。形成一個隔離層145穿過溝槽的頂表面來覆蓋源極區域130和溝槽區域140的裸露的頂表面，以此增強和源極金屬150的源極接觸。
如第2圖所示的AccuFET器件100提供了一種垂直AccuFET結構，該結構具有自對準溝槽的溝槽閘極，用於閾值電壓控制。通過充當嵌入溝道內的第二閘極電極，每一個溝槽都影響器件的閾值電壓。第二閘極電極平行於溝槽閘極電極，從而提供一個耗盡層。所述的耗盡層遠離溝槽向著其他起始於溝槽閘極多晶矽電極的耗盡層延伸。對於增強模式操作來說，關鍵是在柵源電壓Vgs為0V時使第二外延層110-1區域全部耗盡(depleted)。然而，為了最小化電阻，需要最大化第二外延層110-1的摻雜濃度。第二外延層110-1的較高的摻雜濃度就需要挑戰在閘源電壓Vgs為0V時實現全耗盡區域(110-1)的目標。為了實現該目標，該區域的寬度必須變得非常小，而影響了器件的可生產性。當最大化第二外延層110-1的摻雜濃度時，增加溝槽作為附加閘極電極使得溝槽閘極電極之間較寬的矽區域的利用能夠實現。不具有溝槽的標準20-30V AccuFET會需要“梅薩山寬度”(mesa width)，也就是，溝槽之間的矽的寬度僅為0.2微米，摻雜濃度在大約1E15到2E15之間。通過使用一個溝槽，“梅薩山”寬度可以增加至大約0.4μm。增加的梅薩山寬度更容易和方便被製造，且摻雜濃度能明顯的增加到大概到1E16的範圍。該器件用來達到最小化間距和維持操作的增強模式的設計目標。
利用被側壁間隔135圍繞的具有豎直多晶矽閘極120的溝槽閘極來確 定溝槽的位置和尺寸，可以獲得溝槽化的溝槽閘極垂直自對準結構。關於更多自對準的細節將在以下根據第10圖-第15圖中對本發明AccuFET器件的製作工藝和實施例的詳細描述中得到描述。AccuFET的各種實施例中所公開的結構提供了位於垂直AccuFET結構上的自對準短溝道，其具有較小的單元間距。該器件和製造過程與標準鑄造工藝相容，且能在較低的經濟製造成本下製作。器件結構還具有集成了有效的體結構的優點，當汲極負偏壓時，對於某些應用更有利。例如，在轉換應用中，例如使用典型的直流-直流轉換器的直流-直流功率轉換器。直流-直流轉換器具有一個高壓側MOSFET，低壓側MOSFET，和一個連接在低壓側的汲極之間的感測器，該感測器用做輸出終端和負載。通過流過低壓側MOSFET的體二極體，電流可以在通過低壓側器件時反向。為了增加效率，肖特基二極體用於最小化正向傳導損失。有效的肖特基結構可以集成在此處討論和隨後將在其他不同實施例中進一步描述到的溝槽式AccuFET結構中。此類應用的更多詳細的細節和好處，在Maxm的申請中進行了討論。
(http：//www.maxim-ic.com/appnotes,cfm/appnote_number/2031)
第3圖是本發明AccuFET器件的另外一個實施例的截面圖。第3圖所示的AccuFET器件和第2圖顯示的AccuFET器件類似，除了溝槽區域140’沿著閘極側壁間隔135之間的溝槽的側壁來進行設置，且該溝槽填充了P-摻雜多晶矽142。本實施例的關鍵特徵在於，使用摻雜多晶矽以自對準的方式對溝槽進行摻雜。例如，P-摻雜多晶矽，將其沉積在沿著豎直多晶矽溝槽閘極週邊以自對準形式蝕刻出的窄溝槽內。使用摻雜的多晶矽，溝槽可以被平面化(planarized)(被填充來改善結構的平面性)。
第4圖是本發明AccuFET器件的另外一個實施例的截面圖。第4圖所示的AccuFET器件和第2圖所示的AccuFET器件類似，除了溝槽形成為開放式溝槽(open slot)，且P-摻雜區域140’沿著閘極側壁間隔135之間的溝槽的側壁而形成。另外，障壁金屬層145根據溝槽的寬度，在溝槽閘極區域內部延伸。障壁金屬層145由鈦/氮化鈦 (Ti/TiN)障壁金屬構成。該實施例使得直接通過源極金屬連接的溝槽結構得以實現。當P-摻雜140’進行輕摻雜時，源極金屬或者可以使用肖特基金屬實現。可選的，當P-摻雜140’是重摻雜時，源極金屬可以是歐姆金屬。調整140’的摻雜水準就能調整肖特基溝槽區域的障壁高度。本發明的另一個優點是由於消除了在金屬沉積前填充溝槽的需要，因此簡化了處理工藝。
第5圖是本發明AccuFET器件的另外一個實施例的截面圖。第5圖所示的AccuFET器件和第2圖顯示的AccuFET器件類似，除了P摻雜溝槽區域140’沿著閘極側壁間隔135之間的溝槽的側壁而形成。另外，溝槽閘極區域填充滿了絕緣材料，從而形成溝槽閘極絕緣區域142’’，因此，由源極金屬150和障壁金屬145構成的源極電極不接觸P-摻雜溝槽閘極區域140’。障壁金屬層145覆蓋溝槽閘極絕緣區域142’’。溝槽閘極區域140’維持浮動狀態(floating state)，且和源極金屬150沒有接觸。該實施例通過絕緣區域142’’確保了溝槽區域140’和源極金屬有效絕緣。優點是由於P區域140’和源極金屬150不接觸，減少了漏電流。
第6圖是本發明AccuFET器件另外一個實施例的截面圖。第6圖所示的AccuFET器件和第2圖所示的AccuFET器件類似，除了間隔135之間的溝槽填充了氧化物且成為氧化物溝槽區域142’’。因此，氧化物溝槽142’’和源極區域130之間無電性連接，且作為溝道阻止了有緣梅薩山結構。該實施例的特點在於一個絕緣溝槽，由於沒有P摻雜區域而具有較低的漏電流。氧化物溝槽142’作為場終端，為耗盡區域從溝槽閘極多晶矽電極上的延伸維持了一個足夠的閾值電壓。
第7圖是本發明AccuFET器件另外一個實施例的截面圖。第7圖所示的AccuFET器件和第2圖所示的AccuFET器件類似，除了間隔135之間的溝槽被肖特基金屬層145’覆蓋，作為觸點無擴散的肖特基溝槽。障壁金屬作為P-肖特基，被閘極溝槽隔離。肖特基障壁金屬由肖特基金屬構成，例如鈦、鈷、鎳、鋁、鉭或者鉑。該實施例是和N- 型矽肖特基觸點溝槽區域有直接金屬接觸結構特徵的實施例。由於形成了一個耗盡層，肖特基觸點溝槽區域確保了足夠的閾值電壓。如前所述，肖特基觸點溝槽區域在一些應用中還確保了減少傳導損失，例如直流-直流功率轉換器。
上述公開的AccuFET器件可配置為分別如第8A圖或者第8B圖所示的條狀單元或者封閉單元。第8B圖顯示的封閉的單元結構由於溝槽區域四面完全被溝槽閘極圍繞，具有增強的夾斷(pinch off)特性的優點，而在條形結構中，溝槽區域僅僅兩側被溝槽閘極圍繞。
第9圖是本發明AccuFET器件的截面圖，該器件具有一個外延結構來構成上表面層，其厚度比高摻雜源極接觸擴散區還要厚。外延層110-1比源極接觸區域130厚，但是比溝槽閘極120淺，且和N漂移區域110-2比起來具有一個相對較低的摻雜濃度，例如1E15/cm3。所述的器件結構在改善夾斷性能方面很有用，而不過多的增加導通電阻。
第10A-10M圖是用於製造如第2圖所示的累加模式場效應電晶體(ACCUFET)器件的半導體功率器件的製造工藝的一系列側視截面圖。第10A圖顯示一個開始的矽襯底205，其支撐一個稍微比溝槽厚度要厚的低摻雜頂部溝道外延層210-1和一個高摻雜漂移區域210-2。通過低溫氧化(LTO)沉積或者溫度增長工藝，製造工藝接著形成硬膜氧化物層212。溝槽掩膜(未顯示)用於首先蝕刻硬膜氧化物層212，接著進行矽蝕刻來開設在外延層210-1上的溝槽218。該工藝接著進行聚合物剝離步驟來除去由於溝槽蝕刻而遺留在溝槽側壁上的化學殘留物。圓洞蝕刻工藝作為一個可選步驟，來磨平溝槽，從而最小化壓力並改善後續步驟。在第10B圖中，生長一個犧牲氧化物層，隨後進行由蝕刻工藝進行控制的犧牲氧化物蝕刻，來修補溝槽蝕刻工藝所導致的損壞。接著，生長一個閘極氧化物層215，隨後進行多晶矽220沉積，且為耗盡模式用P+摻雜物摻雜多晶矽220。在第10C圖中，採用多晶矽回刻蝕工藝來蝕刻多晶矽層220，通過控制回蝕工藝來移除多晶矽層220，使其高度高於襯底的上表面，但是低於硬膜層212的上 部。其高度大概是氧化物硬膜層212的一半，因此，多晶矽220可以在矽襯底上表面延伸。
在第10D圖中，通過採用低壓化學汽相澱積(LPCVD)或者化學氣相沉積工藝(PECVD)來沉積一個氮化物層225。接著一個可選的回刻蝕掩膜(未顯示)用於回刻蝕氮化物層225，而用於特定應用中時，保持末端區域的部分氮化物。在第10E圖中，對氮化物層225進行選擇性蝕刻，使其與硬膜212具有同樣的高度。可選的，通過化學機械剖光(CMP)，使得氮化物層225和硬膜212處於同一平面。在第10F圖中，通過使用濕蝕刻工藝，除去氧化物硬膜212。接著，可選的，使用一個源極掩膜(未顯示)來進行源極離子注入。由於氮化物帽225保護著多晶矽閘極220，也可以實施一個沒有掩膜的毯式(blanket)源極注入。典型的源極注入工藝包括垂直砷離子注入的步驟，也就是，零傾斜度注入，注入離子流量範圍在2E15到7E15之間，且注入能量在30到80Kev之間，來形成一個源極區域230。實施一個在900-950攝氏度之間的源極熱處理工藝。在第10G圖中，隔離氧化物層235沉積的厚度在0.1-0.5微米之間。在第10H圖中，對隔離氧化物層235進行非均勻的回刻蝕，形成圍繞多晶矽閘極220和氮化物層225的氧化物隔離層235。在第10I圖中，通過使用一個可選的矽蝕刻劑，例如六氟化硫(SF6)來執行一個可選的矽蝕刻，將襯底上表面圍繞隔離層235處的用源極離子230重摻雜的矽層除去，所述的隔離層235圍繞多晶矽閘極220，且所述多晶矽閘極220被頂部氮化物層225覆蓋。形成若干個具有大體上和源極區域230相同厚度，例如0.1-0.4mm的凹槽，因此，形成的凹槽和隔離層235自對準。執行注入劑量為1E12到1E14，注入能量為10-100Kev的硼例子的毯式注入，在所述的凹槽下麵形成P-摻雜溝槽區域240。
在第10J圖中，使用一個閘極接觸膜(未標出)來蝕刻閘極接觸開口(未特別指出)。接著進行一個氧化物各向同性回刻蝕，例如，通過一個濕緩衝氧化物蝕刻(BOE)，將隔離層235的厚度減少為200Å至2000Å，從而將源極區域230的上表面裸露出來。在第10K圖中，障壁金屬層245沉積在上表面，來增強到源極和溝槽區域的接 觸。接著一個金屬層250沉積在上表面，且圖案化源極金屬251-S和閘極襯墊(未顯示)。隨著鈍化處理層和最後的熔合處理(未特別指出)的完成，該製造工藝最終完成。
第11A到11M圖，為製造本發明AccuFET器件的一個可選實施例的具體步驟的一系列側視截面圖。第11A-11H圖所示的製造步驟和第10A到10H圖所示的製造步驟相同。在第11I圖中，顯示了應用六氟化硫來執行一個可選的矽蝕刻的步驟，其使用氧化物隔離層235和氮化物閘極蓋子225作為掩模。蝕刻深度大概是源極區域230深度的2-3倍，對於間距等於或者小於1mm的器件來說，深度大概是0.4-0.8mm。實施一個傾斜的硼離子注入，注入劑量是1E12到1E14，注入能量為10-100Kev，最好注入劑量是5E12，注入能量為10Kev，進行傾斜角度+/-7度的旋轉操作，沿著隔離層235之間蝕刻過的溝槽側壁注入P-溝槽區域240’。可以採用一個可選的操作工藝來形成淺溝槽底部硼注入區域。可替換的，通過對設置在第11J圖中的多晶矽層242進行擴散P-摻雜，來形成一個P-溝槽區域240’。在第11J圖中，沉積一厚度為0.1-0.4mm的多晶矽層242。多晶矽層242摻雜硼離子，其摻雜劑量為1E15，摻雜能量為10-60Kev。多晶矽242也可以採取原位硼摻雜工藝摻雜。在900攝氏度時候實施一分鐘的快速熱處理(RTP)或者擴散來退火(annealing)器件。在第11K圖中，執行多晶矽回刻蝕工藝來從上表面蝕刻多晶矽層242，而保持氧化物和氮化物帽225的完整。回刻蝕多晶矽層242來使其和源極區域230平坦化。在第11L圖中，實施可選的氧化物回刻蝕操作，例如，通過濕BOE，來將隔離層235的厚度減少為200Å到2000Å之間，從而使源極區域230的上表面裸露。在第11M圖中，障壁金屬層245沉積在上表面來增強到源極和溝槽閘極區域的接觸，隨後進行熱處理。接著一個金屬層250沉積在上表面且圖形化到源極金屬250-S和閘極襯墊(未顯示)上。隨著鈍化處理層和最後的熔合處理(未特別指出)的完成，該製造工藝最終完成。
第12A-12M圖，是製造本發明AccuFET器件的可選實施例的製造步驟的側視截面圖。第12A-12M圖所示的製造步驟和第10A-10H圖所示的步驟一樣。第12I 圖是顯示應用六氟化硫蝕刻來實施可選的矽蝕刻的工藝，僅僅剩下氧化物間隔235和氮化物閘極蓋子225。蝕刻的深度大概是源極區域230深度的2倍或者3倍，對於間距等於或者小於1mm的器件來說，深度大概是0.4-0.8mm。執行一個傾斜的硼植入，植入劑量為1E12-1E14，植入能量為10-100Kev，最好是劑量為5E12，能量為10Kev，採取+/-7度的傾斜角度的旋轉操作，沿著隔離層235之間蝕刻過的溝漕側壁注入P-溝漕區域240’。可以實施一個可選的工藝，來形成一個淺溝漕底部硼注入區域。在第12J圖中，執行一個可選的氧化物回刻蝕操作，例如，通過濕BOE，將隔離層235的厚度減少為200Å到2000Å之間，從而將源極區域230的上表面裸露出來。在第12K圖中，一個障壁金屬層245沉積在上表面來增強到源極和溝漕閘極區域的接觸，且填充側壁間隔235之間的漕溝，隨後進行熱處理。接著一個金屬層250沉積在上表面，且圖案化在源極金屬250-S和閘極襯墊(未顯示)上。隨著鈍化作用層和最後的熔合處理(未特別指出)的完成，該製造工藝最終完成。障壁金屬層245可以是個肖特基障壁金屬和一個輕淺P-摻雜區域來提供一個香儂(Shannon)注入的作用(即淺層輕摻雜注入的作用)來調整障壁高度來減少漏電流。美國專利申請號11/890,851公開了香儂淺層輕摻雜注入來調整障壁高度的應用，作為參考在此處引用。
第13A-13M圖是製造本發明AccuFET器件的可選實施例的製造步驟的側視截面圖。第13A-13M圖的製造步驟和第10A-10H圖所示的步驟一樣。在第13I圖中，是一個應用六氟化硫蝕刻來執行一個可選的矽蝕刻的工藝，僅僅剩下氧化物隔離層235和氮化物閘極蓋子225。蝕刻深度大概是源極區域230深度的2倍到3倍，對於間距大概等於或者小於1mm的器件，刻蝕深度大概是0.4-0.8mm，因此在氧化物側壁隔離層235之間形成溝漕238。在第13J圖中，實施一個傾斜硼注入，注入劑量是1E12到1E14，注入能量為10-100Kev，最好是注入劑量為5E12，注入劑量為10Kev，採用+/-7度的傾斜角度的旋轉操作來沿著隔離層235之間蝕刻過的溝槽側壁注入P-漕溝區域240’。實施一個可選的工藝來形成淺溝槽底部硼注入區域。在第13K圖中，在800-900攝氏度的低溫下進行 熱氧化工藝，使用蒸汽來氧化填充溝漕238而不影響隔離層235和P+多閘極區域220。通過摻雜增強擴散，N+源極區域230生長更多的氧化物，因此接近漕溝-閘極238的上部區域。在第13L圖中，實施一個氧化物選擇回刻蝕，例如，通過濕度稀釋BOE，來使隔離層235的厚度減少為200Å到2000Å之間，從而將源極區域230裸露出來。在第13M圖中，障壁金屬層245沉積在上表面來增強到源極和溝漕閘極區域的接觸。接著一個金屬層250沉積在上表面，且圖形化在源極金屬250-S和閘極間隔(未顯示)。隨著鈍化處理層和最後的熔合處理(未特別指出)的完成，該製造工藝最終完成。
第14A-14L圖顯示了一個如第13A-13M圖操作步驟相同的可選的實施例。唯一的區別在於，在第14A-14L圖所示的器件的製造步驟，略去了硼注入和可選的在溝漕閘極區域的熱處理。
第15A-15K圖是一系列側視截面圖，展示製造本發明AccuFET器件可選的實施例的操作步驟，該器件在每一個單元中都有肖特基溝漕閘極。第15A-15H圖的操作步驟和第10A-10H圖的步驟相同。在第15I圖中，應用六氟化硫蝕刻來執行一個可選的矽蝕刻工藝，剩下氧化物隔離層235和氮化物閘極蓋子225。蝕刻深度大概是源極區域230的2倍到3倍，對於間距等於或者小於1mm的器件來說，刻蝕深度大概是0.4-0.8mm。在第15J圖中，執行一個氧化物可選回刻蝕，例如，通過濕BOE，來將隔離層235的厚度減少為200Å到2000Å之間，從而將源極區域230的上表面暴露出來。在第15K圖中，一個障壁金屬層245沉積在上表面來增強到源極和溝漕閘極區域的接觸，通過隨後的熱處理來覆蓋側壁間隔之間的溝漕閘極。障壁金屬可以是鋁、鈦/氮化鈦，或者肖特基障壁金屬來在每一個單元中提供一個肖特基溝漕閘極。
雖然本發明描述了最優選的實施例，應該理解此種公開並不能被解釋為對本發明的限制。當閱讀以上的公開後，對於本領域的普通技術人員來說，各種變換和修改無疑是明顯的。因此，申請專利範圍應該被解釋為覆蓋所有的變換和修改，且其 都包含在本發明的精神和範圍之內。
100‧‧‧累加模式場效應電晶體(AccuFET)器件
115‧‧‧閘極氧化物層
125‧‧‧氮化物帽
130‧‧‧N+源極區域
135、145‧‧‧隔離層
142‧‧‧P-摻雜多晶矽
142"‧‧‧溝槽閘極絕緣區域
145‧‧‧障壁金屬層

Claims (24)

  1. 一種累加模式場效應電晶體，其特徵在於，其包括：溝槽閘極，所述的每個閘極都具有在一半導體襯底的上表面延伸的豎直閘極部分，所述的豎直閘極部分由側壁間隔圍繞；和溝槽開口和所述的側壁間隔對準，大體上與所述的溝槽閘極平行；其中，所述溝槽的側壁由和汲極極性相反的摻雜離子進行摻雜，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡，所述的漂移區域和汲極極性相同。
  2. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，所述的豎直閘極部分還包括一個蓋子，該蓋子由絕緣材料構成，且由所述的側壁間隔圍繞。
  3. 如申請專利範圍第2項所述的累加模式場效應電晶體，其特徵在於，還包括：一個障壁金屬層，該障壁金屬層覆蓋所述蓋子的上表面，並位於所述的側壁間隔的上面，且在所述的溝槽的上表面上延伸。
  4. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，所述的溝槽由導電材料填充，作為附加的閘極電極。
  5. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，所述的溝槽由和所述的閘極部分相同的導電材料進行填充，作為耗盡層向著所述的溝槽閘極延伸，由此，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡。
  6. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於所述的溝槽由平面摻雜多晶矽進行填充。
  7. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於所述的溝槽由電介質進行填充，因此所述的圍繞溝槽的摻雜側壁是浮動狀態的。
  8. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於所述的溝槽是開口溝槽，所述的開口溝槽的一頂部和一側壁被一個障壁金屬層覆蓋。
  9. 如申請專利範圍第8項所述的累加模式場效應電晶體，其特徵在於，所述障壁金屬層由肖特基金屬層構成。
  10. 如申請專利範圍第8項所述的累加模式場效應電晶體，其特徵在於，所述的障壁金屬層由歐姆金屬層構成。
  11. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於所述溝槽由絕緣材料進行填充，因此，由所述的摻雜離子進行摻雜的側壁具有一個浮動電壓來減少漏電流。
  12. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，所述的溝槽充滿了絕緣材料，作為固定的終端來維持從溝槽閘極上延伸的耗盡區域的閾值電壓。
  13. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，所述的側壁間隔和所述的溝槽的側壁被肖特基障壁金屬覆蓋，所述的溝槽作為肖特基溝槽。
  14. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，還包括：以條狀單元配置的累加模式場效應電晶體單元。
  15. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，還包括：以封閉單元配置的累加模式場效應電晶體單元。
  16. 如申請專利範圍第1項所述的累加模式場效應電晶體，其特徵在於，還包括：累加模式場效應電晶體單元，所述的累加模式場效應電晶體單元設置在位於半導體襯底上表面的外延層之上，所述的外延層的厚度比高摻雜源極接觸擴散區域要厚，比所述的累加模式場效應電晶體單元的溝槽閘極要淺。
  17. 一種設置在一個覆蓋半導體襯底的外延層上的累加模式場效應電晶體，包括，填充在第一溝漕中的溝槽閘極，其在外延層內延伸至第一深度；圍繞溝槽閘極的上部的源極區域，被設置在外延層的上面，延伸到比第一深度淺的第二深度；在源極區域附近，遠離第一溝漕的第二溝漕，在外延層內延伸到比第二深度深的第三深度，而所述的第二溝漕設置肖特基障壁金屬層，作為肖特基本二極體，來最小化正向傳 導損失；其中，所述溝槽的側壁由和汲極極性相反的摻雜離子進行摻雜，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡，所述的漂移區域和汲極極性相同。
  18. 如申請專利範圍第17項所述的累加模式場效應電晶體，其特徵在於，還包括：在肖特基障壁金屬層下進行淺層輕摻雜注入，來調整肖特基二極體的障壁高度。
  19. 一種設置在半導體襯底上的外延層上的累加模式場效應電晶體，其特徵在於，包括：填充在第一溝槽中的溝槽閘極，其在外延層內延伸至第一深度；圍繞溝槽閘極的上部的源極區域，被設置在外延層的上部，延伸到第二深度；在源極區域附近，遠離第一溝槽的第二溝槽，在外延層內延伸至第三深度，而所述的第二溝槽由與溝槽閘極相同的導電材料進行填充；其中，所述溝槽的側壁由和汲極極性相反的摻雜離子進行摻雜，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡，所述的漂移區域和汲極極性相同。
  20. 如申請專利範圍第19項所述的累加模式場效應電晶體，其特徵在於，還包括：一個和外延層的摻雜型相反的摻雜區域，其沿著第二溝槽的側壁和底部設置。
  21. 如申請專利範圍第19項所述的累加模式場效應電晶體，其特徵在於，所述的外延層還包括一個覆蓋第二外延層的第一外延層，所述的第一外延層的厚度小於第一溝槽的深度，而摻雜濃度低於第二外延層的摻雜濃度。
  22. 一種設置在半導體襯底上的外延層上的累加模式場效應電晶體，其特徵在於，包括：填充在第一溝槽中的溝槽閘極，在第一外延層內延伸至第一深度；圍繞溝槽閘極上部的源極區域，所述的源極區域設置在外延層的上部，延伸到第二深度；在源極區域附近，遠離第一溝槽的第二溝槽，其在外延層內延伸至第三深度，而所述的第二溝槽由電介質材料填充； 其中，所述溝槽的側壁由和汲極極性相反的摻雜離子進行摻雜，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡，所述的漂移區域和汲極極性相同。
  23. 如申請專利範圍第22項所述的累加模式場效應電晶體，其特徵在於，還包括：一個和外延層的摻雜型相反的摻雜層，沿著第二溝槽的側壁和底部設置。
  24. 一種製造設置在半導體襯底上的半導體功率器件的方法，其特徵在於，包括以下步驟：形成溝槽閘極，所述的溝槽閘極具有豎直閘極部分，所述的豎直閘極部分在一半導體襯底的上表面延伸，且被側壁間隔環繞；和應用一個自對準蝕刻工藝來開設溝槽，該溝槽與所述的側壁間隔對準，且大體上平行於所述的溝槽閘極；其中，所述溝槽的側壁由和汲極極性相反的摻雜離子進行摻雜，當閘源電壓為0伏時，位於所述溝槽和溝槽閘極之間的一漂移區域就全部耗盡，所述的漂移區域和汲極極性相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242973A1 (en) * 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US8216901B2 (en) * 2009-06-25 2012-07-10 Nico Semiconductor Co., Ltd. Fabrication method of trenched metal-oxide-semiconductor device
CN102034822B (zh) * 2009-09-25 2013-03-27 力士科技股份有限公司 一种具有台阶状沟槽栅和改进的源体接触性能的沟槽mosfet及其制造方法
CN102034708B (zh) * 2009-09-27 2012-07-04 无锡华润上华半导体有限公司 沟槽型dmos晶体管的制作方法
TWI455209B (zh) * 2009-10-12 2014-10-01 Pfc Device Co 溝渠式金氧半ｐ－ｎ接面蕭基二極體結構及其製作方法
CN102097468B (zh) * 2009-12-15 2013-03-13 上海华虹Nec电子有限公司 沟槽型mosfet结构及其制备方法
JP6008377B2 (ja) 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
CN102263019B (zh) * 2010-05-25 2014-03-12 科轩微电子股份有限公司 自对准沟槽式功率半导体结构的制造方法
CN102263132A (zh) * 2010-05-26 2011-11-30 中国科学院微电子研究所 半导体结构及其制造方法
CN102376568B (zh) * 2010-08-19 2015-08-05 北大方正集团有限公司 在深沟槽肖特基二极管晶圆的深沟槽内淀积多晶硅的方法
US20130214349A1 (en) * 2010-10-29 2013-08-22 Jianping Gu Trench MOSFET Structure and Method of Making the Same
US9472405B2 (en) 2011-02-02 2016-10-18 Rohm Co., Ltd. Semiconductor power device and method for producing same
TWI472029B (zh) * 2011-03-03 2015-02-01 Monolithic Power Systems Inc 垂直電容耗盡型功率裝置
US8431470B2 (en) * 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
JP5881322B2 (ja) * 2011-04-06 2016-03-09 ローム株式会社 半導体装置
WO2012158977A2 (en) * 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
KR101172796B1 (ko) 2011-06-22 2012-08-09 한국전기연구원 트렌치-게이트 축적모드 탄화규소 금속 산화막 반도체 전계효과 트랜지스터에서 자기정렬된 엔-베이스 채널 형성 방법
CN102867748B (zh) * 2011-07-06 2015-09-23 中国科学院微电子研究所 一种晶体管及其制作方法和包括该晶体管的半导体芯片
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US8592921B2 (en) * 2011-12-07 2013-11-26 International Business Machines Corporation Deep trench embedded gate transistor
CN103367145A (zh) * 2012-03-27 2013-10-23 北大方正集团有限公司 一种沟槽型vdmos器件及其制造方法
US9054183B2 (en) * 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
WO2014064737A1 (ja) * 2012-10-25 2014-05-01 国立大学法人東北大学 Accumulation型ＭＯＳＦＥＴ
KR101427925B1 (ko) * 2012-11-15 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US8809948B1 (en) * 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
CN104037082B (zh) * 2013-03-04 2017-02-15 上海华虹宏力半导体制造有限公司 用于沟槽功率绝缘栅场效应晶体管的自对准工艺方法
JP6170812B2 (ja) 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US20150097224A1 (en) * 2013-10-08 2015-04-09 Spansion Llc Buried trench isolation in integrated circuits
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
TWI520343B (zh) * 2014-08-20 2016-02-01 敦南科技股份有限公司 雙溝槽式的功率半導體元件及其製造方法
CN104465350B (zh) * 2014-11-19 2017-08-08 上海华虹宏力半导体制造有限公司 沟槽多晶硅栅的制造方法
DE102015106689A1 (de) * 2015-04-29 2016-11-03 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit geneigten Ionenimplantationsprozessen, Halbleitervorrichtung und integrierte Schaltung
CN106653751B (zh) * 2015-11-04 2019-12-03 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
CN106024867A (zh) * 2016-07-25 2016-10-12 吉林华微电子股份有限公司 一种mosfet器件及其制造方法
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
CN110492761A (zh) * 2019-07-12 2019-11-22 西安科锐盛创新科技有限公司 一种整流电路***、整流天线和微波无线能量传输***
CN113410307B (zh) * 2021-04-16 2022-10-04 深圳真茂佳半导体有限公司 场效晶体管结构及其制造方法、芯片装置
CN114093768A (zh) * 2022-01-20 2022-02-25 威海银创微电子技术有限公司 Trench VDMOS中Gate的保护方法、装置、电子设备及介质
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法
CN115939179B (zh) * 2023-03-15 2023-06-06 青岛嘉展力芯半导体有限责任公司 晶体管及其制备方法、电子装置
CN117012836B (zh) * 2023-10-07 2024-06-28 深圳市港祥辉电子有限公司 一种纵向氧化镓mosfet器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020115257A1 (en) * 2001-02-19 2002-08-22 Hitachi, Ltd. Insulated gate type semiconductor device and method for fabricating the same
US6707128B2 (en) * 2001-06-13 2004-03-16 Kabushiki Kaisha Toshiba Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode
US6717210B2 (en) * 2002-09-02 2004-04-06 Kabushiki Kaisha Toshiba Trench gate type semiconductor device and fabricating method of the same
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US6943408B2 (en) * 2001-01-23 2005-09-13 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device
US20060267090A1 (en) * 2005-04-06 2006-11-30 Steven Sapp Trenched-gate field effect transistors and methods of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844273A (en) * 1994-12-09 1998-12-01 Fuji Electric Co. Vertical semiconductor device and method of manufacturing the same
DE69602114T2 (de) * 1995-02-10 1999-08-19 Siliconix Inc. Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
US5856692A (en) * 1995-06-02 1999-01-05 Siliconix Incorporated Voltage-clamped power accumulation-mode MOSFET
ATE212149T1 (de) * 1995-09-26 2002-02-15 Infineon Technologies Ag Selbstverstärkende dram-speicherzellenanordnung
GB0229210D0 (en) * 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Method of manufacture of a trench semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943408B2 (en) * 2001-01-23 2005-09-13 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device
US20020115257A1 (en) * 2001-02-19 2002-08-22 Hitachi, Ltd. Insulated gate type semiconductor device and method for fabricating the same
US6707128B2 (en) * 2001-06-13 2004-03-16 Kabushiki Kaisha Toshiba Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode
US6717210B2 (en) * 2002-09-02 2004-04-06 Kabushiki Kaisha Toshiba Trench gate type semiconductor device and fabricating method of the same
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US20060267090A1 (en) * 2005-04-06 2006-11-30 Steven Sapp Trenched-gate field effect transistors and methods of forming the same

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