KR20040092493A

KR20040092493A - 비휘발성 반도체 기억장치

Info

Publication number: KR20040092493A
Application number: KR1020040028154A
Authority: KR
Inventors: 마츠에카즈키
Original assignee: 샤프 가부시키가이샤
Priority date: 2003-04-25
Filing date: 2004-04-23
Publication date: 2004-11-03
Also published as: EP1471538B1; JP2004326937A; SG113506A1; TW200426844A; US7050333B2; CN1551241B; JP4124692B2; EP1471538A2; KR100544855B1; TWI251834B; US20040213068A1; EP1471538A3; CN1551241A

Abstract

본 발명의 목적은 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역과, 전원전압을 승압함으로써 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로를 갖는 비휘발성 반도체 기억장치에 있어서, 상기 장치내의 전원전압이 저하되는 것을 방지할 수 있고, 기억영역에 데이터를 안정적으로 재기록할 수 있는 비휘발성 반도체 기억장치를 제공하는 것이다. 비휘발성 반도체 기억장치는 기억영역(24)의 재기록시에 반도체 기억장치내의 소정 노드의 전압 레벨을 판정하는 전압 판정부(38), 및 상기 전압 판정부(38)의 판정 결과에 기초하여 한번에 재기록되는 입력 데이터의 비트수를 결정하는 재기록 단위 결정부(44)를 가진다.

Description

비휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역 및 전원전압을 승압하여 상기 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로를 갖는 플래시 메모리 등의 비휘발성 반도체 기억장치에 관한 것이다. 또한, 본 발명은 각기 비휘발성 기억장치를 갖는 IC모듈 및 IC카드에 관한 것이며, 더욱 구체적으로는, IC모듈 및 IC카드의 전력소비 조정기능(전력관리기능)에 관한 것이다.

전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역을 갖는 비휘발성 반도체 기억장치의 예로는 플래시 메모리가 예시된다. 도 4는 플래시 메모리의 대표적인 셀의 구조를 나타낸다. 이 셀은 하나의 셀 당 1비트(2치) 또는 3치 이상의 데이터를 기억할 수 있는 구성을 가지며, 제어 게이트(51), 부동 게이트(52), 소스(53) 및 드레인(54)으로 구성된다. 이 셀은 부동 게이트형 전계효과 트랜지스터라고 불린다. 소스(53)는 소정량(예컨대, 블록)의 메모리 셀에 대해 공통으로 설치된다. 메모리 어레이(메모리 어레이 블록)는 도 5에 나타낸 바와 같이어레이 형상으로 배열된 "n ×m" 메모리 셀을 가진다. 메모리 어레이는 각 메모리 셀 열의 "n"개의 제어 게이트에 접속되는 "m"개의 워드라인 및 각 메모리 셀 행의 "m"개의 드레인에 접속되는 "n"개의 비트라인을 가진다.

이어서, 플래시 메모리의 동작에 대하여 간단히 설명한다. 메모리 셀로의 데이터 프로그래밍은 선택된 워드라인으로부터 제어 게이트로 고전압(예컨대, 12V)을 인가하고; 선택된 비트라인으로부터 드레인으로 고전압(예컨대, 7V)을 인가하고; 소스에 저전압(예컨대, 0V)을 인가하고; 부동 게이트에 드레인 접합 근방에서 발생되는 열전자를 주입함으로써 행해진다.

한편, 메모리 셀의 데이터 소거는 제어 게이트에 저전압(예컨대, 0V)을 인가하고; 드레인에 저전압(예컨대, 0V)을 인가하고; 소스에 고전압(예컨대, 12V)을 인가하고; 부동 게이트와 소스 사이에 고전계를 발생시키고; 터널효과를 이용하여 부동 게이트내의 전자를 소스측으로 추출함으로써 행해진다.

플래시 메모리에 있어서, 메모리 셀의 성분인 부동 게이트형 전계효과 트랜지스터의 임계전압은 메모리 셀의 부동 게이트내의 전자의 양에 따라서 변화된다. 프로그램 상태에서 임계전압은 높다. 소거상태에서 임계전압은 낮다. 이러한 현상을 이용하여 데이터가 기억된다.

또한, 메모리 셀로부터의 데이터 판독은 제어 게이트에 고전압(예컨대, 5V)을 인가하고; 드레인에 저전압(예컨대, 1V)을 인가하고; 소스에 저전압(예컨대, 0V)을 인가하고; 비트라인에 흐르는 상이한 임계전압에 의한 메모리 셀 전류간의 차이를 감지 증폭기에 의해 증폭하고; 데이터의 "1" 또는 "0"(이진 데이터의 경우)을 판정함으로써 행해진다.

프로그래밍시 드레인의 전압이 제어 게이트의 전압 보다 낮게 설정되는 이유는, 데이터가 프로그래밍되지 않은 메모리 셀에 기생적인 약한 프로그래밍 전압[소프트 프로그램(soft program)]이 인가되는 것을 가능한 한 방지하기 위해서이다. 이 소프트 프로그램은 동일 워드라인 또는 동일 비트라인에 복수의 메모리 셀이 공통으로 접속되기 때문에 발생된다.

상기에 설명한 바와 같이 고신뢰성을 유지하면서 플래시 메모리로의 데이터의 프로그래밍 및 소거(이하, 이들 동작을 총칭하여 간단히 "재기록"이라고 함)하기 위해서는, 매우 복잡한 제어가 요구된다. 따라서, 최근 플래시 메모리가 탑재된 반도체 장치는 유저의 유용성을 향상시키기 위해, 상태 머신이라고 불리는 제어회로를 내장하고, 유저로부터 보면 자동 재기록을 실현하는 것이 많다. 예컨대, 일본 특허 공개 평8-64000호, 일본 특허 공개 평11-86580호, 일본 특허 공개 제2001-357684호 등에 개시된 플래시 메모리에 있어서, 상태 머신이라고 불리는 제어회로를 사용하여 제어가 수행되고 있다.

도 7은 플래시 메모리의 구체적인 구성예를 나타낸다. 메모리 어레이(24)는 도 5에 나타낸 구성을 갖는 메모리 셀의 배열이다. 워드라인은 행 디코더(22)에 접속되고, 비트라인은 열 디코더(23)에 접속된다.

승압회로(30)는 데이터의 프로그래밍 및 소거시에 동작하여, 그 동작에 필요한 고전압(예컨대, 12V)을 발생시킨다. 프로그램/소거 전압 발생회로(21)는 승압회로(30)에 의해 승압된 고전압(예컨대, 12V)으로부터 재기록 동작에 필요한 고전압을 발생시키는 회로이다. 예컨대, 프로그래밍시 메모리 셀의 드레인에 인가되는 고전압(예컨대, 7V)은, 프로그램/소거 전압 발생회로(21)내의 레귤레이터 회로(regulator circuit)(도시하지 않음)를 통해 전압을 강압(降壓)함으로써 발생된다. 프로그래밍시 메모리 셀의 제어 게이트에 인가되는 전압은 프로그램/소거 전압 발생회로(21)로부터 행 디코더(22) 및 워드라인을 통해 공급된다. 드레인에 인가되는 전압은 열 디코더(23) 및 비트라인을 통해 공급된다. 소거시 메모리 셀의 소거에 인가되는 전압은 프로그램/소거 전압 발생회로(21)로부터 소스 전압 스위칭회로(도시하지 않음)를 통해 공급된다.

판독시 메모리 셀의 제어 게이트에 인가되는 5V에 대해, Vcc가 5V 보다 낮을 경우(예컨대, 3.3V), 승압회로(30)에 의해 5V가 발생되어 행 디코더(도시하지 않음)를 통해 공급된다.

제어회로(41)는 재기록 동작시에 소정 알고리즘에 기초하여 제어버스를 통해 승압회로(30), 프로그램/소거 전압 발생회로(21), 행 디코더(22), 열 디코더(23), 감지 증폭기(25), 입출력 버퍼(27), 어드레스 레지스터(26), 기준전압 발생회로(31), 판독 데이터 레지스터(28) 및 프로그램 데이터 레지스터(29)를 제어한다.

일반적인 플래시 메모리는 모든 동작에 필요한 전원(이하, Vcc라고 함)과 재기록시에만 필요한 전원(이하, Vpp라고 함)의 2종류의 전원을 가진다. 메모리 셀의 재기록시에, 승압회로(30)에 의해 전원전압(Vpp)이 승압된다. 판독시에, 예컨대 Vcc가 5V 이하일 경우, 승압회로(30)에 의해 전원전압(Vcc)이 승압된다.

최근, 전원전압(Vcc)만을 사용하는 플래시 메모리도 시판되고 있다. 이 경우, 승압회로(30)에 전원전압(Vcc)이 공급되어, 전압전압(Vcc)으로부터 소망하는 전압이 발생된다.

도 11의 플로우차트는 플래시 메모리의 프로그래밍 동작의 알고리즘(처리순서)을 나타낸다. 전원전압(Vcc, Vpp)이 제공된 경우에 대해서 설명한다. 프로그래밍 동작이 개시되면, 우선, 프로그램 데이터 레지스터(29)에 기대값으로서의 프로그램 데이터를 입력한다(#10). 승압회로(30) 및 프로그램/소거 전압 발생회로(21)를 순차적으로 인에이블(동작 가능)한다(#20, #30). 플래시 메모리는 프로그램/소거 전압 발생회로(21)가 소망하는 전압을 출력할 준비가 될 때까지 기다리며, 전압 검출회로(37)는 전압 레벨이 전원전압(Vpp), 승압회로의 출력 전압 또는 프로그램/소거 전압 발생회로(21)의 출력 전압 중 어느 것인지 확인한다(#40). 상기 전압 레벨이 소망하는 기준전압보다 낮은 경우(예컨대, Vpp가 2.7V 이하, 승압회로의 출력 전압이 8.5V 이하), 메모리 셀에 프로그램 전압이 인가되지 않고, "프로그램 동작 실패" 상태가 설정된다.

상기 전압 레벨이 소망하는 기준전압에 도달된 경우, 메모리 셀에 프로그램 전압이 인가된다(#50). 프로그램 전압은 이진 메모리 셀의 경우, 프로그램 데이터의 데이터값 "0"의 비트에 대응하는 메모리 셀에 인가된다. 일반적으로, 플래시 메모리에 있어서, 소거상태에서의 메모리 셀의 데이터값은 "1"이므로, 대응하는 메모리 셀에 프로그램 데이터 "1"을 프로그래밍할 필요는 없다. 예컨대, 프로그램 데이터 길이가 16비트이고, 프로그램 데이터가 FFEEH(H는 FFEE가 16진 데이터인 것을나타냄), 구체적으로 "1111111111101110"인 경우, 데이터는 비트 0(최하위 비트)과 비트 4(최하위 비트로부터 5번째 비트)에 프로그래밍된다. 프로그램 전압을 동시에 인가할 수 있는 메모리 셀 수(이하, 간단히 프로그램 비트수라고 함)가 2비트인 경우, 프로그램 데이터를 8분할하고, 프로그램 전압 인가 동작을 8회 반복한다(#50, #60). 그러나, 분할된 2비트 단위의 프로그램 데이터가 "11"인 경우, 상기 2비트에 대응하는 메모리 셀에는 프로그램 전압이 인가되지 않는다. 프로그램 전압 인가 종료후, 검증 동작(프로그램 데이터을 검증하기 위한 판독)을 수행한다(#70).

메모리 셀의 데이터값은 감지 증폭기(25)에 의해 "1" 및 "0"의 데이터로 변환되어, 판독 데이터 레지스터(28)에 그 데이터가 기억된다. 제어회로(41)는 프로그램 데이터 레지스터(29)와 판독 데이터 레지스터(28)를 비교한다(#80). 비교결과가 일치하지 않는 경우, 일치하지 않는 메모리 셀로 프로그램 전압이 재차 인가된다(#90, #40, #50 …). 미리 설정된 인가횟수의 최대값(예컨대, 128) 이내의 검증 동작에서 일치가 얻어지지 않는 경우, 프로그램/소거 전압 발생회로(21)와 승압회로(30)를 디스에이블(동작 불능)하여 동작을 종료하고, "프로그램 동작 실패" 상태가 설정된다(#90∼#110). 검증 동작시 일치가 얻어진 경우, 프로그램/소거 전압 발생회로(21)와 승압회로(30)를 디스에이블(동작 불능)하여 동작을 종료하고, "프로그램 동작 성공" 상태가 설정된다(#120, #130).

도 8은 승압회로(30)의 구성예를 나타낸다. 도 7의 승압회로(30)는 도 8의 승압회로(30)이다. 승압회로(30)는 발진회로(36), 구동신호 발생회로(33), 펌프 셀 회로(34), 비교기(32) 및 다이오드 체인(35)으로 구성된다. 펌프 셀 회로(34)를 구동함으로써 전압이 승압된다. 발진회로(36)의 출력신호(OSC)에 기초하여 구동신호 발생회로(33)에 의해 구동신호(PCLK)가 발생된다. 비교기(32)의 입력단자 중 하나에는 승압회로(30)의 출력(V11)을 다이오드 체인(35)을 통해 강압함으로써 얻어진 전압(V12)이 입력된다. 비교기(32)의 다른 입력단자에는 기준전압 발생회로(31)에 의해 발생된 전압(V13)이 입력된다. 기준전압 발생회로(31)는 전원전압, 온도 및 제조 변화에 의해 거의 영향을 받지 않고 일정한 전압을 출력한다. 승압회로(30)가 소망하는 전압(예컨대, 12V)을 출력할 때, 전압(V12)의 전압값은 다이오드 체인(35)에 접속되어 전압(V13)과 동일해진다. 예컨대, 기준전압 발생회로(31)의 출력전압이 2V일 경우, 다이오드 체인(35)내에 6개의 다이오드를 설정하여 접지(접지 전위)측으로부터 제1 및 제2 다이오드 사이의 전압을 접속하면 좋다. 전압(V12)은 전압(V11)의 1/6 전압, 즉 2V이다. 비교기(32)는 전압(V12, V13)의 전압값을 비교하여, 발진회로(36)의 발진주파수를 조정하는 바이어스 신호(BIAS)를 출력한다. 승압회로(30)의 출력 전압(V11)이 증가함에 따라 발진주파수는 감소된다.

이하, 비접촉 IC카드에 탑재된 IC모듈의 구성에 대해 설명한다. 비접촉 IC카드는 스키장의 리프트권 및 의류의 태그(tag)에 널리 이용되고 있고, 최근에는 공공기관의 정기권 등에도 이용되고 있다. 도 6은 대표적인 비접촉 IC카드에 탑재된 IC모듈의 구성을 나타낸다. IC카드용 LSI의 내부 블록은 CPU코어(40), 비접촉 인터페이스(10) 및 안테나(15)이다. 비접촉 인터페이스(10)는 정류회로(11), 변조회로(12), 복조회로(13), 클록 분리회로(14) 및 레귤레이터(16, 17)로 구성된다. CPU 코어(40)는 통상의 마이크로컴퓨터의 구성과 거의 동일한 구성을 가지며,제어회로(41), ROM(42), RAM(43) 및 플래시 매크로(20)를 포함한다. ROM(42)은 프로그램을 기억하고, RAM(43)은 연산 동작시의 작업 메모리로서 사용된다. 플래시 매크로(20)는 프로그램을 기억하거나 데이터를 유지하는데 사용되고, 도 7에 나타낸 바와 같은 구성을 가진다.

외부로부터의 액세스는 안테나(15)를 통해 입출력되는 전자파를 변환함으로써 얻어지는 신호에 의해 행해진다. 메모리로의 액세스는 프로그램에 의해 행해진다. 일반적인 IC카드용 LSI는 1칩 구성을 가지므로, 외부로부터 메모리를 직접 액세스할 수 없다. 그러므로, 메모리로의 불법 액세스를 소프트웨어에 의해 제어할 수 있고, 메모리내의 정보의 높은 기밀성을 실현할 수 있다.

이하, 비접촉 IC카드에 탑재된 IC모듈의 기본적인 동작에 대해 설명한다. 먼저, 외부 리더/라이터(도시하지 않음)에 의해 비접촉 IC카드의 제어신호가 전자파로 변환되어, 그 얻어진 신호가 공급된다. 전자파로 변환된 제어신호가 비접촉 IC카드에 의해 수신되면, 비접촉 IC카드내에 매립된 안테나(15)에 의해 전자기 유도가 야기된다. 전자기 유도에 의해 발생된 신호는 CPU코어(40)를 동작시키기 위한 공급전력, 클록신호 및 제어신호로 변환된다. 전자기 유도에 의해 발생된 신호는 정류회로(11)를 통해 양전압으로 변환되고, (Vpp를 발생시키는) 레귤레이터(16) 및 (Vcc를 발생시키는) 레귤레이터(17)를 통해 평활해진다. 얻어진 전압은 CPU코어(40)에 대한 전원으로서 공급된다. 일반적인 IC모듈의 전원전압(Vcc 및 Vpp)은 5V 또는 3.3V이다. 전자기 유도에 의해 발생된 신호는 클록 분리회로(14)에 의해 내부 클록으로 변환된다. 내부 클록의 주파수는 약 1MHz∼5MHz이다. 또한, 전자기 유도에 의해 발생된 신호는 복조회로(13)를 통해 CPU코어(40)내의 제어회로(41)로 공급된다. 제어회로(41)에 공급된 신호에 의해, ROM(42), RAM(43) 및 플래시 매크로(20)가 제어되어, 연산동작 등의 처리가 수행된다. CPU 마이크로코어 내에서의 연산 결과는 변조회로(12)에 의해 소정 대역폭을 갖는 AC신호로 변환되고, 안테나(15)로부터 전자파가 출력된다. 외부 리더/라이터가 전자파를 수신하여, 그것을 리더/라이터내의 복조회로를 통해 신호로 변환하고, IC카드로의 정보의 송수신을 완료한다.

그러나, 상기 비접촉 동작시에, IC모듈과 리더/라이터간의 거리를 멀게 하는 등의 자계강도가 낮아지도록 한 조건하에서는 전류공급능력이 저하된다. 따라서, 큰 전류소비를 요구하는 동작(예컨대, 플래시 메모리의 재기록 동작)이 수행될 경우, 전원전압이 동작의 개시시에 소망하는 전압에 도달하더라도, 레귤레이터(16, 17)의 프로그래밍 동작시의 전류소비에 의해 전원전압의 강하가 야기된다. 승압회로(30)에 의해 발생되는 고전압이 소망하는 전압레벨에 도달할 수 없어서 프로그래밍 동작이 실패하게 되는 경우가 있다. 상술한 바와 같이, 종래의 승압회로를 갖는 비휘발성 반도체 기억장치는 재기록시에 전원전압의 전류공급능력이 저하될 경우, 재기록 동작이 실패하게 된다는 문제점을 가진다.

본 발명은 상기에 설명한 문제점을 고려하여 달성된 것이며, 그 제1목적은 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역과, 전원전압을 승압함으로써 상기 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로을 갖는 비휘발성 반도체 기억장치에 있어서, 상기 장치내의 전원전압이 저하되는 것을 방지할 수 있고, 상기 기억영역에 데이터를 안정적으로 재기록할 수 있는 비휘발성 반도체 기억장치를 제공하는 것이다.

본 발명의 제2목적은 비휘발성 반도체 기억장치를 갖는 IC카드에 있어서, 외부로부터의 전원공급능력이 제한되는 경우라도, 기억영역에 데이터를 안정적으로 재기록할 수 있는 IC카드를 제공하는 것이다.

도 1은 본 발명에 따른 비휘발성 반도체 기억장치의 제1 실시형태를 나타내는 블록도;

도 2는 본 발명에 따른 비휘발성 반도체 기억장치의 전압 판정부를 나타내는 회로도;

도 3은 본 발명에 따른 비휘발성 반도체 기억장치의 승압회로를 나타내는 회로도;

도 4는 플래시 메모리 셀의 구조를 설명하기 위한 등가 회로도;

도 5는 플래시 메모리 셀 어레이의 구조를 설명하기 위한 회로도;

도 6은 IC모듈의 구성예를 나타내는 블록도;

도 7은 종래의 비휘발성 반도체 기억장치의 예를 나타내는 블록도;

도 8은 종래의 비휘발성 반도체 기억장치의 승압회로의 예를 나타내는 회로도;

도 9는 본 발명에 따른 비휘발성 반도체 기억장치의 제1실시형태에 있어서의 프로그래밍 동작을 나타내는 플로우차트;

도 10은 본 발명에 따른 비휘발성 반도체 기억장치의 제2실시형태에 있어서의 프로그래밍 동작을 나타내는 플로우차트;

도 11은 종래의 비휘발성 반도체 기억장치에 있어서의 프로그래밍 동작을 나타내는 플로우차트;

도 12는 본 발명에 따른 비휘발성 반도체 기억장치를 갖는 콤비네이션 IC카드의 제6 실시형태에 있어서의 구성을 나타내는 블록도;

도 13은 본 발명에 따른 비휘발성 반도체 기억장치를 갖는 콤비네이션 IC카드의 제7 실시형태에 있어서의 구성을 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 비접촉 인터페이스 11 : 정류회로

12 : 변조회로 13 : 복조회로

14 : 클록 분리회로 15 : 안테나

16, 17 : 레귤레이터 20 : 플래시 매크로

21 : 프로그램/소거 전압 발생회로

22 : 행 디코더 23 : 열 디코더

24 : 플래시 메모리 셀 어레이 25 : 감지 증폭기

26 : 어드레스 레지스터 27 : 입출력 버퍼

28 : 판독 데이터 레지스터 29 : 프로그램 데이터 레지스터

30 : 승압회로 31 : 기준전압 발생회로

32, 32a : 비교기 33, 33a, 33b : 구동신호 발생회로

34, 34a, 34b : 펌프 셀 회로 35 : 다이오드 체인

36 : 발진회로 37 : 전압 검출회로

38 : 전압 판정부 40 : CPU코어

41 : 제어회로 42 : ROM

43 : RAM 44 : 재기록 단위 결정부

45 : 일괄 재기록 판정부

상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 반도체 기억장치는 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역과, 전원전압을 승압함으로써 상기 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로를 포함한다. 비휘발성 반도체 기억장치는 상기 기억영역의 재기록시에 반도체 기억장치내의 소정 노드의 전압 레벨을 판정하는 전압 판정부, 및 상기 전압 판정부의 판정 결과에 기초하여 한번에 재기록되는 입력 데이터의 비트수를 결정하는 재기록 단위 결정부를 포함한다. 또한, 상기 전압 판정부는 상기 소정 노드에서 전압을 분할하는 전압 분할회로, 일정한 전압인 기준전압을 출력하는 기준전압 발생회로, 및 상기 기준전압 발생회로로부터 출력되는 기준전압과 상기 전압 분할회로의 출력전압을 비교하는 비교기를 포함한다.

이 경우, 상기 한번에 재기록되는 입력 데이터의 비트수는 미리 정해진 최소단위이다. 상기 소정 노드의 전압 레벨이 소망하는 기준전압에 도달하지 않을 경우, 상기 기억영역으로의 상기 데이터 재기록이 금지되는 것이 바람직하다.

상기 목적을 달성하기 위한 본 발명에 따른 IC카드는 상기에 설명한 특징을 갖는 비휘발성 반도체 기억장치를 포함한다. 상기 IC카드가 전력공급 및 신호통신을 비접촉식으로 수행하는 비접촉 IC카드인 경우, 또는 상기 IC카드가 전력공급 및 신호통신을 비접촉식으로 실행할 수 있고 상기 전력공급 및 상기 신호통신용 접촉단자를 갖는 접촉/비접촉형 콤비네이션 IC카드인 경우, 상기 IC카드는 상기에 설명한 특징을 갖는 비휘발성 반도체 기억장치를 가지는 것이 보다 바람직하다.

또한, 상기 IC카드가 콤비네이션 IC카드인 경우, 상기 전력공급 및 상기 신호통신을 실행하는 방법이 비접촉형과 접촉형 중 어느 것인지에 따라서, 상기 비휘발성 반도체 기억장치내의 상기 기억영역의 재기록시의 제어방법을 스위칭하는 것이 바람직하다.

(실시형태)

이하, 본 발명에 따른 비휘발성 반도체 기억장치(이하, 적당히 "본발명의 장치"라고 함) 및 본발명의 장치를 갖는 본 발명에 따른 IC카드에 대해 도면을 참조하여 설명한다. 도 7에 나타낸 종래의 플래시 메모리와 공통인 회로, 회로요소, 신호 등에 대해서는 동일한 참조부호를 부여한다.

(제1 실시형태)

도 1에 나타낸 바와 같이, 본발명의 장치는 플래시 매크로(20)와 상기 플래시 매크로(20)의 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역인 플래시 메모리 셀 어레이(24)로의 데이터의 프로그래밍 및 소거를 제어하는 제어회로(41)를 구비한다. 도 1에 나타낸 바와 같이, 플래시 매크로(20)는 승압회로(30), 플래시 메모리 셀 어레이(24), 프로그램/소거 전압 발생회로(21), 행 디코더(22), 열 디코더(23), 감지 증폭기(25), 입출력 버퍼(27), 어드레스 레지스터(26), 판독 데이터 레지스터(28), 프로그램 데이터 레지스터(29), 기준전압 발생회로(31) 및 전압 검출회로(37)를 가진다. 플래시 메모리 셀 어레이(24)는 도 4에 나타낸 플래시 메모리 셀을 어레이 형상으로 배열함으로써 얻어지고, 도 5에 나타낸 바와 같은 어레이 구성을 가진다. 구체적으로, 제어회로(41)는 플래시 메모리 셀 어레이(24)로의 데이터의 프로그래밍 및 소거를 소정 알고리즘에 따라서 순차적으로 처리하는 상태 머신에 의해 하드웨어적으로 구성된다. 또한, 제어회로(41)는 프로그램 내장방식의 소위 소형 마이크로프로세서에 의해 소프트웨어적으로 구성되어도 좋다.

본발명의 장치의 구성 및 동작을 본발명의 장치의 기억영역이 플래시 메모리 셀 어레이(24)로 구성된 경우에 대해서 설명한다.

본발명의 장치와 도 7에 나타낸 종래의 비휘발성 반도체 기억장치 간의 구체적인 차이점은 기준전압 발생회로(31)와 전압 검출회로(37)로 구성된 전압 판정부(38)가 플래시 메모리 셀 어레이(24)의 데이터의 재기록(구체적으로는, 데이터의 프로그래밍 및 소거)시에 본발명의 장치내의 소정 노드의 전압 레벨을 판정한다는 것이다. 전압 판정부(38)의 전압 레벨의 판정 결과에 기초하여, 제어회로(41)내에 설치된 재기록 단위 결정부(44) 및 일괄 재기록 판정부(45)는 데이터 프로그래밍시에 데이터를 동시에 프로그래밍하는 메모리 셀 수를 판정하고, 또한, 데이터 소거시에 데이터를 동시에 소거하는 플래시 메모리 셀 어레이(24)의 블록 사이즈가동시에 소거 가능한지의 여부를 판정한다. 또한, 승압회로(30)는 전압 판정부(38)의 전압 레벨의 판정 결과에 기초하여 전류공급능력이 변화된다는 점에서 종래의 비휘발성 반도체 기억장치의 승압회로와 다르다. 소정 노드의 전압 레벨의 예로서 프로그래밍용 전원전압과 소거용 전원전압의 경우에 대해 이하에 설명한다.

도 2에 나타낸 바와 같이, 전압 판정부(38)는 기준전압 발생회로(31)와 전압 검출회로(37)로 구성된다. 도 2의 신호(EN)는 전압 검출회로(37)의 개시신호이다. 전압 검출회로(37)는 고레벨(Vcc 등)에서 인에이블(동작 가능)되고, 저레벨(접지전위 등)에서 디스에이블(동작 불능)된다. 전압 검출회로(37)는 프로그래밍 및 소거 동작시에 인에이블된다. 상기 이외의 동작시에는 전류소비의 저감을 위해 전압 검출회로(37)를 디스에이블하는 것이 바람직하지만, 여기에 한정되는 것은 아니다. 전압 검출회로(37)는 필요에 따라 디스에이블하여도 좋다. 디스에이블 상태에서는 전압 검출회로(37)의 전류소비를 가능한 한 저감하기 위해, 저항(R1, R2)으로 관통전류가 흐르는 것이 방지된다. 신호(REF)는 기준전압 발생회로(31)의 출력이다. 신호(REF)로서, 프로그래밍/소거 동작시에 일정한 전압(예컨대, 2V)이 출력된다. VREF는 프로그래밍 및 소거용 전원전압(Vpp)을 강압함으로써 발생되는 신호이다. 제1 실시형태에 있어서, 강압(降壓)회로는 저항(R1, R2)으로 구성된다. 저항(R1)과 저항(R2)간의 저항비는, 전원전압(Vpp)의 동작 하한값 전압이, 예컨대 2.7V이고, VREF가 2V로 되도록 결정된다. 저항값은 전원전압(Vpp)의 전류공급능력이 저하되지 않는 정도의 값으로 설정된다(예컨대, 저항(R1, R2)에 흐르는 전류가 수 ㎂로 설정). 제1 실시형태에 있어서, 전압을 강압하는 방법으로서 저항을 사용하여 전압을분할한다. 그러나, 다이오드를 사용한 방법 등의 다른 방법으로 전압을 분할하여도 좋다. 기준전압 발생회로(31)의 출력(REF, VREF)은 비교기(32a)로 입력된다. 전원전압(Vpp)이 2.7V 이하로 되면, VREF는 REF 보다 작게 되고, 비교기(32a)는 저레벨 신호(DETOUT)를 출력한다. 전원전압(Vpp)이 2.7V 이상으로 되면, VREF는 REF 보다 크게 되고, 비교기(32a)는 고레벨 신호(DETOUT)를 출력한다. 비교기(32a)의 출력신호(DETOUT)는 후술하는 도 9의 프로그래밍 동작의 플로우차트의 스텝 #40에 있어서의 소정 노드의 전압 레벨을 판정하는 신호로서 사용된다. 출력신호(DETOUT)가 저레벨일 때, 전원전압(Vpp)이 소망하는 전압에 도달하지 않았다고 판정함으로써 프로그램 비트 수를 확인하면 좋다.

도 3은 본발명의 장치의 승압회로(30)를 나타낸다. 승압회로(30)는 데이터의 프로그래밍 및 소거시에 동작하여, 그 동작에 필요한 고전압(예컨대, 12V)을 발생시킨다. 도 3에 나타낸 바와 같이, 승압회로(30)는 비교기(32), 발진회로(36), 2개의 구동신호 발생회로(33a, 33b), 2개의 펌프 셀 회로(34a, 34b), 다이오드 체인(35) 및 그외 논리회로로 구성된다.

이하, 본발명의 장치의 기억영역으로의 데이터 프로그래밍 동작을 프로그램 데이터 길이가 16비트이고 프로그래 비트수가 2의 거듭제곱인 경우에 대해 설명한다.

도 9는 본발명의 장치의 기억영역으로의 데이터 프로그래밍 동작시에 제어회로(41) 및 재기록 단위 결정부(44)의 처리순서를 나타낸다. 프로그래밍 동작이 개시하면, 먼저, 프로그램 데이터를 기대값으로서 프로그램 데이터 레지스터(29)로입력하고(#10), 동시에 프로그래밍되는 프로그램 비트수(2진 셀의 경우, 프로그램 비트수가 프로그램 데이터 길이와 동일함)의 초기설정을 행한다(#11). 예컨대, 프로그램 비트수를 2비트로 설정한다. 이어서, 승압회로(30) 및 프로그램/소거 전압 발생회로(21)를 순차적으로 인에이블한다(#20, #30). 플래시 메모리는 프로그램/소거 전압 발생회로(21)가 소망하는 전압을 출력할 준비가 될 때까지 기다리고, 전압 검출회로(37)는 전원전압(Vpp)을 확인한다(#40). 전원전압(Vpp)의 전압 레벨이 소망하는 전압값(예컨대, 2.7V) 보다 낮으면, 프로그램 비트수를 확인한다(#41). 프로그램 비트수가 1이 아니면, 프로그램 비트수를 절반으로 줄이고(#42), 승압회로(30)의 기동(start-up)으로부터 소정 동작을 재차 수행한다(#43, #44, #20∼#41). 이 동작은 프로그램 비트수가 1이 될 때까지 반복된다. 예컨대, 프로그램 비트수의 초기값이 2일 경우, 프로그램 비트수는 1로 설정되고, 전압 레벨을 재차 판정한다. 프로그램 비트수가 1이고, 전압 레벨이 소망하는 전압값(2.7V) 보다 낮으면, "프로그램 동작 실패" 상태가 설정되고, 메모리 셀에 프로그램 전압이 인가되지 않는다.

도 9에 나타낸 프로그래밍 동작의 플로우차트의 스텝 #42에 있어서, 프로그램 비트수를 절반으로 줄임에 따라서, 대응하는 구동신호 발생회로(33b)와 펌프 셀 회로(34b)가 디스에이블된다. 도 3은 프로그램 비트수의 초기값(#11)이 2인 경우의 구성예를 나타낸다. 프로그램 비트수가 절반인 "1"로 되면, 신호(POFF)가 고레벨로 되고, 구동신호 발생회로(33b)와 펌프 셀 회로(34b)가 디스에이블되고, 승압회로(30)의 전류공급능력이 절반으로 된다. 승압회로(30)의 전력소비는 펌프셀 회로(34a, 34b)내의 콘덴서를 구동하는 구동신호 발생회로(33a, 33b)에 의해 대부분 이루어진다[전원전압(Vpp)의 전류소비의 약 80∼85%]. 그러므로, 전기적으로 재기록 가능한 비휘발성 기억영역의 재기록시의 전력소비를 최대 약 42.5%로 저감시킬 수 있다.

전류소비가 전원전압(Vpp)의 전류공급능력 이내에 있으면, 전원전압(Vpp)의 강하 없이, 비휘발성 기억영역의 재기록을 수행할 수 있다.

승압회로(30)내의 구동신호 발생회로(33a, 33b) 및 펌프 셀 회로(34a, 34b)에 대한 제어는 최대 프로그램 비트수에 따라서 결정하면 좋다. 구체적으로는, 프로그램 비트수가 4비트인 경우, 승압회로(30)내의 구동신호 발생회로(33) 및 펌프 셀 회로(34)의 전류공급능력 및 전력소비를 1/1, 1/2 및 1/4로 설정할 수 있는 회로 구성을 채용한다. 승압회로(30)의 기본적인 승압 동작은 도 8에 나타낸 종래의 승압회로(30)와 유사하다.

도 9의 플로우차트의 스텝 #40에 있어서, 전압 레벨이 소망하는 전압값 보다 높으면, 메모리 셀에 프로그램 전압을 인가한다(#50). 프로그램 데이터 길이가 16비트이고 프로그램 비트수가 2비트일 경우, 프로그램 데이터를 8개로 분할하여 프로그래밍 동작(메모리 셀로의 프로그램 전압의 인가)을 8회 실행한다. 프로그램 비트수가 1비트일 경우, 프로그램 데이터를 16개로 분할하여 프로그래밍 동작을 16회 실행한다. 하기 동작(#50∼#130)은 도 11에 나타낸 종래의 비휘발성 반도체 기억장치의 프로그래밍 동작과 유사하다.

스텝 #11에 있어서 프로그램 비트수를 2의 거듭제곱(제1 실시형태에서는 2비트)으로 설정하는 이유는, 데이터 길이가 일반적으로 8비트 및 16비트 등의 2의 거듭제곱이기 때문이다. 프로그램 비트수를 절반으로 줄일 경우, 메모리 셀로의 전압 인가 동작을 2회 반복함으로써, 프로그램 비트수를 절반으로 줄이기 전에 수행된 동작을 실현할 수 있으므로, 프로그램 데이터가 매우 용이하게 취급된다.

그러나, 본 발명은 프로그램 비트수를 2의 거듭제곱으로 설정하여 프로그램 비트수를 절반으로 줄이는 방법에 한정되는 것은 아니다. 복수의 VREF 전압 레벨을 준비하여, 복수의 판정 결과에 기초하여 미리 정해진 프로그램 비트수를 설정하는 것도 가능하다.

소정 노드의 전압 레벨의 예로서 프로그래밍/소거용 전원전압(Vpp)을 설명하였지만, 전원전압이 Vcc뿐인 플래시 메모리의 경우, Vcc를 사용하여도 좋다.

(제2 실시형태)

제2 실시형태로서, 프로그램 전압의 인가시 마다 프로그램 비트수를 설정하는 경우에 대해 이하에 설명한다. 도 10은 본발명의 장치의 기억영역으로의 데이터 프로그래밍 동작시에 제어회로(41) 및 재기록 단위 결정부(44)의 처리순서를 나타낸다.

제2 실시형태에서는 프로그램 데이터를 분할한다. 프로그램 전압을 인가할 때 마다(#50, #60), 전압 레벨을 판정한다(#40). 판정된 전압 레벨이 소망하는 전압에 도달하지 않았으면, 프로그램 비트수를 변화시킨다(#42). 스텝 #60에서 최후 비트가 검출되지 않으면, 즉, 프로그램 데이터가 아직 남아 있으면, 전압 레벨을 재차 확인한다. 따라서, 메모리 셀에 프로그램 전압을 안정적으로 인가할 수 있고,하기 검증 동작(#70)을 더욱 성공적으로 수행할 수 있다. 그외 동작은 제1 실시형태와 유사하다.

(제3 실시형태)

이하, 본발명의 장치의 제3 실시형태에 대해 설명한다. 제1 및 제2 실시형태에 있어서, 전압 검출회로(37)는 전원전압(Vpp)의 전압 레벨, 구체적으로 전원전압(Vpp)을 강압함으로써 얻어지는 전압 레벨을 확인하였다. 제3 실시형태에 있어서, 전압 검출회로(37)는 승압회로(30)의 출력전압(V11)의 전압 레벨, 구체적으로 출력전압(V11)을 강압함으로써 얻어지는 출력 전압의 전압 레벨을 확인하여도 좋다.

도 2의 VREF는 승압회로(30)의 출력전압(V11)을 강압함으로써 발생되는 전압 레벨이다. 전압 검출회로(37) 자체의 회로 구성은 제1 실시형태와 동일하다. 제3 실시형태는 사용되는 전압이 전원전압(Vpp)으로부터 승압회로(30)의 출력전압(V11)으로 변경되고, 저항(R1, R2)간의 저항비가 출력전압(V11)의 전압 레벨에 따라서 조정된다는 점에서 제1 실시형태와 다르다. 예컨대, 저항(R1, R2) 간의 저항비는 출력전압(V11)의 하한 동작 전압 레벨이 8.5V일 때 VREF가 2V로 되도록 결정된다. 저항(R1, R2)의 저항값은 승압회로(30)의 전류공급능력이 저하되지 않는 값으로 설정된다. 예컨대, 저항(R1, R2)에 흐르는 전류는 수 ㎂로 설정된다.

제3 실시형태에서는 전압을 강압하는 방법으로서 저항을 사용하였다. 다이오드를 사용한 방법 등의 다른 방법에 의해 전압을 강압하여도 좋다. 기준전압 발생회로(31)의 출력(REF, VREF)은 비교기(32a)로 입력된다. 승압회로(30)의출력전압(V11)이 8.5V 이하로 되면, VREF는 REF 보다 작게 되고, 비교기(32a)는 저레벨 신호(DETOUT)를 출력한다. 승압회로(30)의 출력전압(V11)이 8.5V 이상으로 되면, VREF는 REF 보다 크게 되고, 비교기(32a)는 고레벨 신호(DETOUT)를 출력한다. 비교기(32a)의 출력신호(DETOUT)는 도 9의 프로그래밍 동작의 플로우차트의 스텝 #40에 있어서의 소정 노드의 전압 레벨을 판정하는 신호로서 사용된다. 그외 동작은 제1 실시형태와 유사하다.

(제4 실시형태)

이하, 본발명의 장치의 제4 실시형태에 대해 설명한다. 제1 및 제2 실시형태에 있어서, 전압 검출회로(37)는 전원전압(Vpp)의 전압 레벨, 구체적으로 전원전압(Vpp)을 강압함으로써 얻어지는 전압 레벨을 확인하였다. 제4 실시형태에 있어서, 전압 검출회로(37)는 프로그램/소거 전압 발생회로(21)의 출력 전압, 구체적으로 출력전압(V11)을 강압함으로써 얻어지는 출력 전압의 전압 레벨을 확인하여도 좋다.

도 2의 VREF는 프로그램/소거 전압 발생회로(21)의 출력전압을 강압함으로써 발생되는 전압 레벨이다. 전압 검출회로(37) 자체의 회로 구성은 제1 실시형태와 동일하다. 제4 실시형태는 사용되는 전압이 전원전압(Vpp)으로부터 프로그램/소거 전압 발생회로(21)의 출력전압으로 변경되고, 저항(R1, R2)간의 저항비가 출력전압의 전압 레벨에 따라서 조정된다는 점에서 제1 실시형태와 다르다. 예컨대, 저항(R1, R2) 간의 저항비는 출력전압의 하한 동작 전압 레벨이 8.5V일 때 VREF가 2V로 되도록 결정된다. 저항(R1, R2)의 저항값은 승압회로(30)의 전류공급능력이저하되지 않는 값으로 설정된다. 예컨대, 저항(R1, R2)에 흐르는 전류는 수 ㎂로 설정된다.

제4 실시형태에서는 전압을 강압하는 방법으로서 저항을 사용하였다. 다이오드를 사용한 방법 등의 다른 방법에 의해 전압을 강압하여도 좋다. 기준전압 발생회로(31)의 출력(REF, VREF)은 비교기(32a)로 입력된다. 프로그램/소거 전압 발생회로(21)의 출력전압이 8.5V 이하로 되면, VREF는 REF 보다 작게 되고, 비교기(32a)는 저레벨 신호(DETOUT)를 출력한다. 프로그램/소거 전압 발생회로(21)의 출력전압이 8.5V 이상으로 되면, VREF는 REF 보다 크게 되고, 비교기(32a)는 고레벨 신호(DETOUT)를 출력한다. 비교기(32a)의 출력신호(DETOUT)는 도 9의 프로그래밍 동작의 플로우차트의 스텝 #40에 있어서의 소정 노드의 전압 레벨을 판정하는 신호로서 사용된다. 그외 동작은 제1 실시형태와 유사하다.

(제5 실시형태)

제5 실시형태로서, 제어회로(41)내에 설치된 일괄 재기록 판정부(45)가 전원전압(Vpp)의 전원공급능력에 따라서 기억영역인 플래시 메모리 셀 어레이(24)의 재기록 범위를 설정하는 경우에 대해 이하에 설명한다. 제5 실시형태에 있어서, 제1∼제4 실시형태와 달리, 재기록이 데이터의 소거 동작이다.

최근의 플래시 메모리로서는, 소거단위인 블록사이즈가 모두 동일한 균등 블록형(uniform block type)의 플래시 메모리 뿐만 아니라, 블록사이즈가 서로 다른 부트 블록형(boot block type)의 플래시 메모리가 다량 생산되고 있다. 예컨대, 부트 블록형 8메가비트 플래시 메모리에 있어서, 기억영역인 플래시 메모리 셀 어레이(24)는 15개의 512킬로비트 블록(이하, 간단히 메인 블록이라고 함)과 8개의 64킬로비트 블록(이하, 간단히 부트 블록이라고 함)으로 구성되어 있다.

소거 동작시, 한 블록내의 모든 메모리 셀의 소스에 전압이 동시에 인가된다. 그러므로, 메모리 셀의 소스를 소망하는 전압(예컨대, 12V)으로 충전하는 경우, 블록사이즈가 작을수록, 부하가 작아지고, 승압회로에 의해 공급되는 전류가 작아진다. 소거 동작시, 도 2에 나타낸 전압 검출회로(37)의 출력(DETOUT)이 저레벨일 경우, 도 1의 어드레스 레지스터(26)의 값을 확인하여, 그 블록이 부트 블록이면, 신호(POFF)를 고레벨로 설정하고, 구동신호 발생회로(33b) 및 펌프 셀 회로(34b)를 디스에이블로 하고, 재차 전압 레벨을 확인하면 좋다.

전압 검출회로(37)의 출력(DETOUT)이 저레벨이고 어드레스 레지스터(26)의 값이 메인 블록을 가리키면, "소거 동작 실패" 상태로 판정하여 메모리 셀의 소스에 소거 전압을 인가하지 않는다. 플래시 메모리의 기본적인 소거 동작은 종래의 비휘발성 반도체 기억장치와 유사하다. 도 1의 승압회로(30)의 기본적인 동작은 종래의 비휘발성 반도체 기억장치와 유사하다.

(제6 실시형태)

제6 실시형태로서, 본발명의 장치를 갖는 본 발명에 따른 IC카드에 대해 도 12를 참조하여 이하에 설명한다. IC카드가 전력공급 및 신호통신을 비접촉식으로 실행할 수 있고, 또한 전력공급 및 신호통신용 접촉단자를 갖는 접촉/비접촉형 콤비네이션 IC카드로서, 외부 클록단자(CLK)로부터 입력되는 접촉형 통신용 클록(CLK1)의 주파수와 안테나 코일(15)에 의해 수신되는 비접촉형 통신용클록(RFCLK)의 주파수에 따라서 접촉 동작 및 비접촉 동작이 서로 구별되고, 프로그램 비트수를 개별적으로 설정하는 경우에 대해 이하에 설명한다.

접촉 동작은 은행카드 등의 금융기관의 카드에 주로 사용되며, 외부 클록단자(CLK)에 입력되는 접촉형 통신용 클록의 주파수는 3.5MHz 또는 4.9MHz이다. 한편, 비접촉 동작은 전차 또는 버스 등의 교통시스템의 카드에 사용되며, 비접촉형 통신용 클록의 주파수는 13.56MHz이다. 각각의 주파수는 IC카드에 있어서의 통신 인터페이스로서 규격화되어 종종 사용되고 있다.

제6 실시형태에 있어서, 외부 클록단자(CLK)에 입력되는 접촉형 통신용 클록(CLK1)의 주파수와 안테나 코일에 의해 수신되는 비접촉형 통신용 클록(RFCLK)의 주파수를 검출하는 회로(46)를 설치하여 접촉 동작 및 비접촉 동작을 판정한다. 구체적으로는, 접촉형 통신용 클록(CLK1) 및 비접촉형 통신용 클록(RFCLK)은 접촉형 통신용 카운터(47) 및 비접촉형 통신용 카운터(48)에 의해 각각 카운트된다. 먼저 오버플로우하는 카운터는 스위칭수단으로서 RS플립플롭(49)에 의해 유지된다. 이러한 방식에 있어서, 접촉형 통신용 클록(CLK1)의 주파수와 비접촉형 통신용 클록(RFCLK)의 주파수에 따라서, 접촉형 통신인지 비접촉형 통신인지의 여부를 판정할 수 있다. 제어회로(41)는 RS플립플롭(49)의 값에 따라서 모드가 접촉 모드인지 비접촉 모드인지를 판정할 수 있다.

접촉 모드 및 비접촉 모드에 있어서 프로그램 비트수를 개별적으로 설정할 수 있다. 예컨대, 접촉 모드에서는 외부 전원단자로부터 Vcc 및 Vpp로서의 안정한 전원이 공급되므로, 프로그램 비트수를 4비트로 설정한다. 비접촉 모드에서는 안정성을 중요시하여 프로그램 비트수를 2비트로 설정한다.

(제7 실시형태)

제7 실시형태로서, 본발명의 장치를 갖는 본 발명에 따른 IC카드에 대해 도 13을 참조하여 이하에 설명한다. 외부 리셀단자(RST)와, 콤비네이션 IC카드의 전원전압의 상승을 검출하는 회로에 의해 접촉 동작인지 비접촉 동작인지를 검출하고, 프로그램 비트수를 개별적으로 설정하는 경우에 대해 이하에 설명한다.

리셋 상태에서 IC카드는 회로를 초기화한다. 비접촉 동작시 외부 단자로부터의 입력이 없기 때문에, 전원전압의 상승을 검출하여 회로를 초기화한다. IC카드가 전자파를 수신하면, IC카드내에 매립된 안테나(15)에 의해 전자기 유도가 야기된다. 전자기 유도에 의해 발생된 신호는 정류회로(11)를 통해 양전압으로 변환되고, 레귤레이터(16, 17)를 통해 평활해진다. 얻어진 전압은 CPU코어(40)에 전원으로서 공급된다. 일반적인 IC모듈의 전원전압(Vcc 및 Vpp)은 5V 또는 3.3V이다. 도 1의 전압 검출회로(37)의 구성과 같은 구성에 의해 전원전압(Vcc)의 상승을 검출할 수 있다. 예컨대, 전원전압이 2.0V 보다 높게 되면, 전압 검출회로는 고레벨 신호를 출력하고, 전압 검출회로의 출력신호에 응답하여 소정 기간 동안 리셋 상태가 설정된다. 접촉 동작시, 외부 리셋단자(RST)에 저레벨을 부여하거나 전원전압(Vcc)의 상승을 검출함으로써, 리셋 상태가 얻어진다. 비접촉 동작시 신호가 입력되지 않기 때문에, 외부 리셋단자(RST)를 전원전압(예컨대, Vcc)으로 풀업(pull up)한다. 접촉 동작시 외부 리셋단자(RST)가 고레벨일 때와 전원전압(Vcc)의 상승후 일정 기간 중 나중인 때에 리셋 상태가 취소된다.

제7 실시형태에서는 리셋 상태를 기억하는 레지스터(60)가 설치된다. 레지스터(60)는 외부 리셋단자(RST)의 전압 레벨이 낮아질 때 상태 "1"을 기억하고, 전원전압(Vcc)이, 예컨대 2.0V 이하이고, 외부 리셋단자(RST)가 고레벨일 때 상태 "0"을 기억한다. 전원전압(Vcc)이, 예컨대, 2.0V 이상일 때, 레지스터(60)는 그 값을 유지한다. 즉, 전원전압(Vcc)이 상승하고, 외부 리셋단자(RST)가 고레벨로 되며, 리셋 상태가 취소되더라도, 레지스터(60)는 "1"을 유지한다. 제어회로(41)는 레지스터(60)의 값에 따라서 접촉 모드인지 비접촉 모드인지의 여부를 판정할 수 있다. 접촉 모드 및 비접촉 모드에 있어서 프로그램 비트수를 개별적으로 설정할 수 있다. 예컨대, 접촉 모드에서는 외부 전원단자로부터 Vcc 및 Vpp로서의 안정한 전원이 공급되므로, 프로그램 비트수를 4비트로 설정한다. 비접촉 모드에서는 안정성, 동작 통신거리의 확보 등을 중요시하여 프로그램 비트수를 2비트로 설정한다.

또한, 전원전압(Vpp)의 경우, 전원전압(Vcc)의 경우와 유사한 구성에 의해 전원전압의 상승을 검출할 수 있다.

이상, 본발명의 장치 및 본발명의 장치를 사용한 IC카드에 대해 설명하였지만, 본 발명이 제1∼제7 실시형태에 한정되는 것은 아니다. 예컨대, 비휘발성 메모리 셀로 구성된 기억영역으로서, 플래시 메모리 셀 어레이 뿐만 아니라, EEPROM 어레이 등의 재기록시에 승압된 전압을 필요로 하는 기억영역을 사용하여도 좋다.

제1∼제7 실시형태에 있어서의 예로서 메모리 셀이 2진 데이터, 즉, 1비트 데이터를 기억하는 경우에 대해 설명하였지만, 메모리 셀은 3치 이상의 다치 데이터를 기억하여도 좋다. 이러한 경우, 도 9 및 도 10에 나타낸 알고리즘과 상이한프로그램 알고리즘을 사용하지만, 데이터가 동시에 프로그래밍되는 메모리 셀 수를 전원전압(Vpp)의 전압 레벨에 따라서 적절한 값으로 설정한다는 점은 유사하게 적용될 수 있다.

본발명의 장치를 사용한 IC카드는 콤비네이션 IC카드에 한정되지 않으며, 전력공급 및 신호통신을 비접촉식으로 실행할 수 있는 비접촉 IC카드이어도 좋다.

명백히, 본발명의 장치는 IC카드에 한정되지 않는다. 휴대전화 등에 대해 전지 구동에 의해 전류공급능력이 변경되는 경우에도 본발명을 적용할 수 있다. 본발명의 장치 및 본발명의 장치를 사용한 IC카드는 본발명의 기술적 사상으로부터 벗어나지 않게 제1∼제7 실시형태를 다양하게 변형하여 사용될 수 있다.

이상 구체적으로 설명한 바와 같이, 본 발명에 의하면, 전원공급능력이 낮거나 불안정하더라도, 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역을 안정적으로 재기록할 수 있는 비휘발성 반도체 기억장치를 제공할 수 있다.

또한, 본 발명은 외부로부터의 전원공급능력이 제한되는 경우라도, 기억영역에 데이터를 안정적으로 재기록할 수 있는, 비휘발성 반도체 기억장치를 갖는 IC카드를 제공할 수 있다.

본 발명을 바람직한 실시형태에 의해 설명하였지만, 본 발명의 사상 및 범위로부터 벗어나지 않게 당업자에 의해서 각종 변형과 수정이 가해질 수 있다.

Claims

전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역;

전원전압을 승압함으로써 상기 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로;

상기 기억영역의 재기록시에 반도체 기억장치내의 소정 노드의 전압 레벨을 판정하는 전압 판정부; 및

상기 전압 판정부의 판정 결과에 기초하여 한번에 재기록되는 입력 데이터의 비트수를 결정하는 재기록 단위 결정부를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항에 있어서,

상기 한번에 재기록되는 입력 데이터의 비트수는 미리 정해진 최소단위이고,

상기 소정 노드의 전압 레벨이 소망하는 기준전압에 도달하지 않을 때, 상기 기억영역으로의 데이터 재기록이 금지되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항에 있어서,

상기 한번에 재기록되는 입력 데이터의 비트수는 상기 입력 데이터의 총 비트수의 약수인 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항에 있어서,

상기 한번에 재기록되는 입력 데이터의 비트수에 대응하는 상기 메모리 셀 수는 2의 거듭제곱인 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항에 있어서,

상기 전압 판정부의 판정 결과에 기초하여 상기 기억영역에 재기록될 범위를 일괄적으로 재기록할 수 있는지의 여부를 판정하는 일괄 재기록 판정부를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된 기억영역;

전원전압을 승압함으로써 상기 기억영역을 재기록하는데 필요한 전압을 발생시키는 승압회로;

상기 기억영역의 재기록시에 반도체 기억장치내의 소정 노드의 전압 레벨을 판정하는 전압 판정부; 및

상기 전압 판정부의 판정 결과에 기초하여 상기 기억영역에 재기록될 범위를 일괄적으로 재기록할 수 있는지의 여부를 판정하는 일괄 재기록 판정부를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 전압 판정부는,

상기 소정 노드에서 전압을 분할하는 전압 분할회로;

일정한 전압인 기준전압을 출력하는 기준전압 발생회로; 및

상기 기준전압 발생회로로부터 출력되는 기준전압과 상기 전압 분할회로의 출력 전압을 비교하는 비교기를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제7항에 있어서,

상기 비교기의 비교 출력에 기초하여 상기 승압회로의 전류공급능력을 제어하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 소정 노드의 전압은 전원전압인 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 소정 노드의 전압은 상기 승압회로의 출력 전압인 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 소정 노드의 전압은 상기 메모리 셀에 접속되는 하나 이상의 신호라인 전압인 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 전압 판정부는 상기 기억영역을 재기록하는데 필요한 전압을 메모리 셀에 인가할 때 마다, 상기 전압의 인가전에 상기 소정 노드의 전압 레벨을 판정하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 있어서,

상기 기억영역은 입력 데이터를 전기적으로 프로그래밍할 수 있고, 상기 기억영역의 일부 또는 전부에 대해 일괄적으로 프로그램 데이터를 전기적으로 소거할 수 있는 플래시 메모리로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제1항 또는 제6항에 기재된 비휘발성 반도체 기억장치를 포함하는 것을 특징으로 하는 IC카드.
제14항에 있어서,

상기 IC카드는 전력공급 및 신호통신을 비접촉식으로 수행하는 비접촉 IC카드인 것을 특징으로 하는 IC카드.
제14항에 있어서,

상기 IC카드는 전력공급 및 신호통신을 비접촉식으로 실행할 수 있고 상기 전력공급 및 상기 신호통신용 접촉단자를 가지는 접촉/비접촉형 콤비네이션 IC카드인 것을 특징으로 하는 IC카드.
제16항에 있어서,

상기 전력공급 및 상기 신호통신을 실행하는 방법이 비접촉형과 접촉형 중 어느 것인지에 따라서 상기 비휘발성 반도체 기억장치의 상기 기억영역의 재기록시의 제어방법을 스위칭하는 것을 특징으로 하는 IC카드.
제17항에 있어서,

리셋단자; 및

전원전압의 상승을 검출하는 전원전압 검출회로를 더 포함하며:

상기 리셋단자로의 신호 입력과 상기 전원전압 검출회로의 신호 출력에 기초하여, 상기 비접촉형과 상기 접촉형 중 어느 하나를 판정하는 것을 특징으로 하는 IC카드.
제17항에 있어서,

클록단자; 및

안테나 코일을 더 포함하며:

상기 클록단자로부터 입력되는 접촉형 통신용 클록의 주파수와 상기 안테나 코일에 의해 수신되는 비접촉형 통신용 클록의 주파수에 기초하여, 상기 비접촉형과 상기 접촉형 중 어느 하나를 판정하는 것을 특징으로 하는 IC카드.