JP4268655B1 - パワーオンリセット回路及びコンビ型icカード - Google Patents
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Abstract
【解決手段】 非接触インタフェースまたは接触インタフェースが外部の電源供給源から取得した電源電圧VCCの立ち上がり時にコンビ型ICカードのリセット状態を制御する内部リセット信号PRSTBを出力するとともに、電源電圧が所定の閾値を超えて上昇したことを検出すると内部リセット信号PRSTBを解除するパワーオンリセット回路であって、接触型モードで動作する場合において外部装置から直接供給される外部リセット信号の入力端子RSTBの信号レベルが活性化レベルと非活性化レベルでは、活性化レベル時の方が、非活性化レベル時より所定の閾値が低電圧に設定される構成とする。
【選択図】 図1
Description
図1は、第1実施形態に係る本発明回路の回路構成を示す回路図である。本発明回路は、コンビ型ICカードの非接触インタフェース(図示せず)または接触インタフェース(図示せず)が外部の電源供給源(図示せず)から取得した電源電圧VCCの立ち上がり時にコンビ型ICカードのリセット状態を制御する内部リセット信号PRSTB(パワーオンリセット信号)を出力するとともに、電源電圧VCCが所定の閾値Vtを超えて上昇したことを検出すると内部リセット信号PRSTBを解除するパワーオンリセット回路であって、電源電圧VCCを分圧抵抗R1、R2、R3により分圧して低電圧化した第2電源電圧VCC2を生成する抵抗分圧回路1と、コンビ型ICカード内で電源電圧VCCを所定の電圧に変換するレギュレータ回路(図示せず)で用いられる一定電圧の基準電圧VREFと第2電源電圧VCC2を比較する比較回路2と、抵抗分圧回路1の分圧抵抗R1、R2、R3による第2電源電圧VCC2を生成に係る分圧比が、外部リセット信号端子RSTBの信号レベル(以下、単に「RSTBレベル」と称す)に基づいて切り替える分圧比切替回路3と、コンビ型ICカードにリセットを掛けるためのシステムリセット信号SRSTBを生成する2入力AND回路4を備えて構成される。尚、電源電圧VCCは上記レギュレータ回路に供給され、上記レギュレータ回路において、コンビ型ICカード内の回路(ロジック回路、不揮発性メモリ等)で供給される所定の内部電源電圧に変換される。また、以下の説明では、信号レベルの「低レベル」と「高レベル」は、正論理における論理値「0」と「1」に夫々対応するものとして説明する。
VCC2=VCC×(R2+R3)/(R1+R2+R3)
VCC2=VCC×R2/(R1+R2)
VCCL=VREF×(R1+R2+R3)/(R2+R3)
[数4]
VCCH=VREF×(R1+R2)/R2
(R1+R2+R3)/(R2+R3)<(R1+R2)/R2
VCCL=1V×4/2=2V
[数7]
VCCH=1V×3/1=3V
図2は、第2実施形態に係る本発明回路の回路構成を示す回路図である。本発明回路は、第1実施形態と同様に、コンビ型ICカードの非接触インタフェース(図示せず)または接触インタフェース(図示せず)が外部の電源供給源(図示せず)から取得した電源電圧VCCの立ち上がり時にコンビ型ICカードのリセット状態を制御する内部リセット信号PRSTBを出力するとともに、電源電圧VCCが所定の閾値Vtを超えて上昇したことを検出すると内部リセット信号PRSTBを解除するパワーオンリセット回路であって、抵抗分圧回路11、比較回路2、分圧比切替回路13、及び、2入力AND回路4を備えて構成される。比較回路2と2入力AND回路4は、第1実施形態と同じであるので、重複する説明は割愛する。抵抗分圧回路11と分圧比切替回路13の回路構成が、第1実施形態と異なる。
VCC2=VCC×(R2+R3+R4)/(R1+R2+R3+R4)
VCC2=VCC×R2/(R1+R2)
VCC2=VCC×(R2+R3)/(R1+R2+R3)
VCCLL=VREF×(R1+R2+R3+R4)/(R2+R3+R4)
[数12]
VCCH= VREF×(R1+R2)/R2
[数13]
VCCL= VREF×(R1+R2+R3)/(R2+R3)
RLL<RL<RH
但し、
RLL=(R1+R2+R3+R4)/(R2+R3+R4)
RH=(R1+R2+R3)/(R2+R3)
RL=(R1+R2)/R2
VCCLL<VCCL<VCCH
VCCLL=1V×6/4=1.5V
[数17]
VCCL=1V×4/2=2V
[数18]
VCCH=1V×3/1=3V
次に、上記第1実施形態及び第2実施形態で説明した本発明回路を備えたコンビ型ICカード(以下、適宜「本発明装置」と称す)について、図面を参照して説明する。
次に、本発明回路の別実施形態について説明する。
2: 比較回路
3、13: 分圧比切替回路
4: 2入力AND回路
5、15: インバータ
6、16、17: 2入力NOR回路
7、18: NMOSトランジスタ
14: 接触/非接触モード判別回路
19: 本発明に係るパワーオンリセット回路
20: RF部
21: ロジック部
22: CPU
23: セキュリティ用プロセッサ
24: ワークRAM
25: ブートROM
26: プロトコル制御回路
27: リセット回路
28: 不揮発性メモリ部
29: 電圧制御回路部(レギュレータ回路)
30: バス制御回路
31: セレクタ回路
32: クロック発生回路
33: アンテナコイル
34: 整流回路
35: 変調回路
36: 復調回路
37: クロック抽出回路
CL1、CL2: 信号端子
GND: 接地電圧端子
PRSTB: 内部リセット信号(パワーオンリセット信号)
R1、R2、R3、R3: 分圧抵抗
RSTB: 外部リセット信号端子
SRSTB: システムリセット信号
VCC: 電源電圧
VCC2: 第2電源電圧
VDD: ロジック部と不揮発性メモリ部に供給される電圧
VPP: 不揮発性メモリ部に供給される電圧
VREF: 基準電圧
Claims (7)
- コンビ型ICカードの非接触インタフェースまたは接触インタフェースが外部の電源供給源から取得した電源電圧の立ち上がり時に前記コンビ型ICカードのリセット状態を制御する内部リセット信号を出力するとともに、前記電源電圧が所定の閾値を超えて上昇したことを検出すると前記内部リセット信号を解除するパワーオンリセット回路であって、
前記コンビ型ICカードが接触型ICカードとして機能する場合において外部装置から直接供給される外部リセット信号の入力端子である外部リセット信号端子の信号レベルが活性化レベルと非活性化レベルでは、活性化レベル時の方が、非活性化レベル時より前記所定の閾値が低電圧に設定されることを特徴とするパワーオンリセット回路。 - 前記外部リセット信号端子の信号レベルが非活性化レベルの場合、前記内部リセット信号が解除されると、前記所定の閾値の設定値が低下することを特徴とする請求項1に記載のパワーオンリセット回路。
- 前記内部リセット信号が解除された後の前記所定の閾値の低下した後の設定値が、接触モードと非接触モードを判別するモード判別信号によって切り替え可能に構成されていることを特徴とする請求項2に記載のパワーオンリセット回路。
- 前記電源電圧を分圧抵抗により分圧して低電圧化した第2電源電圧を生成する抵抗分圧回路と、
前記コンビ型ICカード内で前記電源電圧を所定の電圧に変換するレギュレータ回路で用いられる一定電圧の基準電圧と、前記第2電源電圧を比較する比較回路を備え、
前記分圧抵抗による分圧比が、前記外部リセット信号端子の信号レベルによって切り替え可能に構成されていることを特徴とする請求項1に記載のパワーオンリセット回路。 - 前記外部リセット信号端子の信号レベルが非活性化レベルの場合、前記分圧抵抗による分圧比が、前記比較回路の出力レベルによって切り替わることで、前記内部リセット信号が解除されると、前記所定の閾値の設定値が低下するように構成されていることを特徴とする請求項4に記載のパワーオンリセット回路。
- 前記外部リセット信号端子の信号レベルが非活性化レベルの場合、前記分圧抵抗による分圧比が、接触モードと非接触モードを判別するモード判別信号によって切り替わることで、前記内部リセット信号が解除された後の前記所定の閾値の低下した後の設定値が、接触モードと非接触モードを判別するモード判別信号によって切り替え可能に構成されていることを特徴とする請求項5に記載のパワーオンリセット回路。
- 請求項1〜6の何れか1項に記載のパワーオンリセット回路を備えたことを特徴とするコンビ型ICカード。
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