JP4359346B2 - 不揮発性メモリセルの負のしきい値電圧を測定する回路および方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般的には不揮発性メモリ回路に関し、かつより特定的には、不揮発性メモリセルの負のしきい値電圧を測定することに関する。
【0002】
【従来の技術】
電気的に消去可能なプログラム可能リードオンリメモリ(EEPROM)は不揮発性メモリを使用することが必要な数多くの用途に見られる。1つのそのような用途は携帯用データキャリア(PDC)、またはスマートカードとして知られた分野にある。PDCは一般に、ほぼ伝統的なクレジットカードのサイズで、プラスチックから造られ、かつPDCに埋め込まれた1つまたはそれ以上の半導体ダイを含んでいる。該半導体ダイ(単数または複数)はマイクロプロセッサ、メモリ、および種々の入力および出力(I/O)回路を含んでいる。磁気ストリップまたは条片を備えた伝統的なクレジットカードは一般には数百ビットのデータを記憶するが、拡張されたメモリを備えたPDCは8Kまたはそれ以上の8ビットのバイトのデータを記憶することができる。
【0003】
PDCの付加的な記憶容量はその有用な用途を大幅に拡張する。例えば、PDCはユーザの医療上の経歴または病歴を記憶するために使用できる。ユーザは該PDCを保健介護提供者に提出し、該保健介護提供者は、PDCリーダによって、個人的データ、主治医、健康保険、アレルギー、投薬、過去の処置、血液型、信仰上の好み、または選択、臓器提供者、その他を含む、患者の病歴を抽出する。PDCのための他の用途は銀行サービス、国籍およびパスポートのための証明、および切符および料金取立てのような輸送上の処理を含む。例えば、PDCは時々刻々の値を保持するためにプログラムできる。買入れを行なう場合には、ユーザはPDCをPDCリーダに挿入しかつ買入れ量が自動的に蓄積された現在の値から差し引かれる。PDCはユーザがデータまたは情報を伝達しあるいは交換することを必要とする事実上任意の場合に適用可能である。
【0004】
PDCは接触および非接触モードで動作するよう利用できる。接触モードでは、PDCはPDCリーダに挿入される。PDCリーダはPDC上のターミナルパッドと直接電気的に接触するようになり動作電力を提供しかつデータを読み取りかつ書き込む。非接触モードでは、PDCは無線周波(RF)伝送または送信回路を使用する。非接触PDCはPDCリーダの近傍に配置されかつRFリンクによって情報の交換が行なわれる。
【0005】
PDCは一般にバッテリのような局部的電源を含んでいない。PDCは各々の処理の始めに直接的な電気的接触により、あるいはRFリンクを介して動作電力を受ける。PDC上のメモリ領域はランダムアクセスメモリ(RAM)、リードオンリメモリ(ROM)、およびEEPROMに分割される。RAMは揮発性メモリでありかつ電源がPDCリーダによって供給されている時間の間のみ使用される一時的データを維持する。ROMおよびEEPROMは不揮発性メモリでありかつ、PDCリーダによって電力が供給される時間の間にのみアクセスできるが、それらの内容をゼロ動作電力の時間の間にも維持することができる。
【0006】
EEPROMアレイはメモリセルのマトリクスに配列される。各メモリセルは論理“1”または論理“0”を記憶するフローティングゲートトランジスタを有する。論理“1”はフローティングゲート上の正の電荷として記憶され、かつ論理“0”はフローティングゲート上の負の電荷として記憶される。負に充電されたフローティングゲートを有するフローティングゲートトランジスタは記憶された電荷に関連する正のしきい値電圧(VT)を有する。正に充電されたフローティングゲートを有するフローティングゲートトランジスタは蓄積された電荷に関連する負のしきい値電圧を有する。完全に充電されたフローティングゲートは約±5ボルトのVTを生じる。
【0007】
いったんEEPROMセルが書き込まれると、蓄積された電荷はリーケージのため時間と共に減衰する。蓄積された電荷は典型的にはVTが約±2ボルトの最小値より低く低下しかつセル内容が予測できなくなる前に約10年の期待寿命または予測寿命(life expectancy)を有する。
【0008】
EEPROMセルの期待寿命を決定する1つの方法は製造プロセスの間にそのVTを測定することである。もし測定されたVTが仕様で定められた値、例えば5ボルト、より大きければ、蓄積された電荷は計画された寿命の間続くことが予期される。もし測定されたVTが前記仕様で定められた値より小さければ、蓄積された電荷は計画された寿命の間続かない可能性がある。もしVTが前記仕様で定められた値より低いレベルで開始すれば、蓄積された電荷が時間と共に減衰するに応じて、VTはその計画された期待寿命の終わる前に前記最小の受け入れ可能な値より小さくなるであろう。受け入れ難いほど低いVTを有するEEPROMセルが検出されたとき、その製造プロセスは問題があるものとして評価される。
【0009】
【発明が解決しようとする課題】
正のVTを測定するために知られた技術がある。例えば、可変の正の電圧がフローティングゲートに加えられかつトランジスタがターンオンするまで増大される。フローティングゲートトランジスタがターンオンするポイントが前記正のVTである。しかしながら、フローティングゲートトランジスタの負のVTは同じ方法では測定できない。
【0010】
したがって、不揮発性メモリセルの負のVTを測定する必要性が存在する。
【0011】
【課題を解決するための手段】
本発明の一態様に係わる不揮発性メモリ回路(24)は、複数のビットライン(50,54)にそれぞれ結合された出力を有しかつ共通アレイグランドノード(56)を有する複数のメモリセル(32,38)、前記共通アレイグランドノードに結合され前記共通アレイグランドノード上に第1の正の電圧を生成し、これによって次に前記複数のメモリセルの内の第1の1つの負のしきい値電圧に対応する前記複数のメモリセルの内の第1の1つの出力上に第2の正の電圧を生成するプルアップ回路(74)、そして前記複数のビットラインの内の第1の1つに結合された入力を有し前記第2の正の電圧のレベルを検出するための第1のセンス回路(88)、を具備することを特徴とする。
【0012】
さらに、前記複数のビットラインの内の前記第1の1つに結合された入力を有しかつデータバス(86)上にデータ信号を提供するための出力を有する第2のセンス回路(78)を含むと好都合である。
【0013】
さらに、選択信号に応答しかつ前記第2のセンス回路と前記データバスとの間に結合された伝送ゲート(92)を含むよう構成してもよい。
【0014】
前記プルアップ回路は電源導体(VPSW)に結合された第1の導電端子、前記共通アレイグランドノードに結合された第2の導電端子、および制御信号(RAGNDH)を受けるよう結合された制御端子を有する第1のトランジスタ(74)を含むものとすることができる。
【0015】
また、前記第1のセンス回路は、第1の電源導体(VDD)に結合された第1の導電端子、前記第1のセンス回路の出力(108)に結合された第2の導電端子、および前記複数のビットラインの内の第1の1つに結合された制御端子を有する第1のトランジスタ(102)、そして前記第1のセンス回路の出力に結合された第1の導電端子、第2の電源導体(62)に結合された第2の導電端子、およびセンス選択信号(SENSEL)を受けるよう結合された制御端子を有する第2のトランジスタ(106)によって構成することができる。
【0016】
前記第1のセンス回路はさらに、前記第1の電源導体に結合された第1の導電端子、前記第1のトランジスタの第1の導電端子に一緒に結合された第2の導電端子および制御端子を有する第3のトランジスタ(100)、そして前記第1のトランジスタの第2の導電端子に結合された第1の導電端子、前記第1のセンス回路の出力に結合された第2の導電端子、および反転されたセンス選択信号を受けるよう結合された制御端子を有する第4のトランジスタ(104)を備えるものとすることができる。
【0017】
また、前記第1のセンス回路は前記第1のセンス回路の出力が状態を変える場合に前記第2の正の電圧のレベルを検出するために変えられる電源電圧レベル(VDD)を受けると好都合である。
【0018】
前記複数のメモリセルは携帯用データキャリア(10)に組込まれた少なくとも1つの半導体ダイ(12)上に配置することができる。
【0019】
本発明の別の態様では、不揮発性メモリセルの負のしきい値電圧を測定する方法が提供され、該方法は、複数のビットライン(50,54)にそれぞれ結合された出力を有しかつ共通アレイグランドノード(56)を有する第1の複数のメモリセル(32,38)を提供する段階、前記共通アレイグランドノード上に第1の正の電圧を生成しそれによって次に前記複数のメモリセルの内の第1の1つの負のしきい値電圧に対応する前記複数のメモリセルの内の第1の1つの出力に第2の正の電圧を生成する段階、そして前記第2の正の電圧のレベルを検出する段階、を具備することを特徴とする。
【0020】
この場合、前記第2の正の電圧のレベルを検出する段階は前記第2の正の電圧を可変電源レベルと比較しかつ前記可変電源レベルが前記第2の正の電圧より上のレベルに到達した時前記比較の状態を変える段階を含むものとすることができる。
【0021】
さらに、前記複数のメモリセルを携帯用データキャリアに組込まれた少なくとも1つの半導体ダイ上に配置することもできる。
【0022】
【発明の実施の形態】
図1を参照すると、スマートカードまたはチップカードとしても知られた、PDC10が、組み込まれた集積回路(IC)12と共に示されている。IC12はメモリ、I/O回路、および任意選択的にマイクロプロセッサまたは他のコントローラを含み、PDCがPDCリーダ(図示せず)と共に可能性ある多量の情報を伝達しまたは交換できるようにする。PDC10は銀行業務、輸送、医療、身分証明、および保安のような数多くの用途で使用される。例えば、PDC10はユーザの個人的データ、病歴、国の身元証明、および/またはパスポートを含むことができる。PDC10は銀行口座情報、株式ポートフォリオ、および他の投資のような経済的または財務情報を含むことができる。PDC10はユーザが輸送の料金を支払い、商品を購入し、あるいは長距離電話サービスにアクセスするような取り引きを行なうたびごとに、いずれの適用可能な外貨交換レートをも含み、自動的に差し引かれる時々刻々の値(単数または複数)を蓄積することができる。PDC10は制限された領域へのアクセスのための保安コードを記憶することができる。
【0023】
PDC10は接触モードおよび非接触モードで動作する。接触モードにおいては、PDC10はPDCリーダ内へ挿入され、あるいはPDCリーダを通され、PDCリーダはPDC上のターミナルパッドと直接の電気的接触を行なう。PDCリーダはPDC10に動作電力を提供し、かつ処理を完了するために必要な読出しおよび書込み動作を行なう。例えば、PDC10は自動販売機のPDCリーダに挿入されかつ選択された項目に対する購入量が差し引かれる。
【0024】
非接触モードでは、PDC10はPDCリーダの近傍に配置されPDCリーダはPDCにRF信号を送信する。PDC10はIC12に電源供給するためにRF信号から動作電力を抽出するキャリアの周囲の回りに巻かれた1つまたはそれ以上のRFコイルを含む。PDCリーダとPDC10との間でRFリンクを介して情報もまた交換される。例えば、PDC10はドアの錠を制御するPDCリーダの数センチメートル内に保持される。PDCリーダはPDC10に動作電力を供給するためにRF信号を送信し、PDC10は次にユーザの識別および保安アクセスコードをPDCリーダに送信する。ユーザはまた制限された領域へのアクセスを得るためにPDCリーダ上のキーパッドへと個人的識別番号をキー入力する必要があるかもしれない。
【0025】
図2においては、IC12のレイアウトがさらに詳細に示されている。回路12は示された回路のための1つまたはそれ以上の半導体ダイを含んでいる。動作電源モジュール14はPDCリーダとの直接的な接触により、あるいはPDC10に組み込まれた外部RFコイルから動作電力を受ける。動作電源モジュール14は、例えばVDD=3〜5ボルトDC±10%の、正の電源電圧VDDをIC12内の他の回路へと分配する。マイクロプロセッサコア16はPDC10の制御、タイミング、および判断または意思決定機能を行なう。例えば、マイクロプロセッサ16はメモリに対する読出し、書込みおよび消去動作を制御しかつデータI/Oモジュール18に得られるデータを作成する。データI/Oモジュール18はPDCリーダに対しデータを送りかつ受ける。接触モードでは、データI/Oモジュール18はPDCリーダ上の端子と直接電気的接触を行ない情報を交換する。非接触モードでは、データI/Oモジュール18はRFリンクを介してPDCリーダと相互作用する。外部RFデータコイル、多分動作電力を受けるために使用されるのと同じコイル、がPDC10に組み込まれている。データI/Oモジュール18はRFリンクによってPDCリーダからデータを受信しかつ該データをIC12内の他のモジュールによって使用するために復調する。データI/Oモジュール18はまたPDCリーダへのRFリンクによって送信するためにメモリモジュールからのデータを変調する。保安モジュール19はPDC10の権限のない使用またはアクセスを防止しかつ定められた通りまたは通例通り動作の完全性を調べる。
【0026】
ROMモジュール20は製造プロセスの間にセットされかつ次にマイクロプロセッサ16よって実行される与えられた用途に対するプログラム命令を記憶する。ROMモジュール20は種々の用途に対しPDCをプログラミングする上での柔軟性を与える。ROMモジュール20は不揮発性でありかつ6K〜20Kバイトのデータのサイズにおよぶ。RAMモジュール22は揮発性メモリでありかつ256〜512バイトの一時記憶を提供する。EEPROM24は、個人的な身元証明、病歴、銀行業務情報、時々刻々の値、保安コード、その他のようなPDC10の主たる情報を記憶する不揮発性メモリアレイである。EEPROM24の記憶容量は8K〜64Kの8ビットのバイトのデータにおよび、もちろんより大きな容量を用いることも本発明の範囲内にある。他の形式の不揮発性メモリをEEPROM24の代わりに使用することができる。
【0027】
IC12は、さらにVDDを受けかつマイクロプロセッサ16によって制御レジスタ(図示せず)に格納されたデータ信号に応じてVDD=3ボルト±10%またはVPP=10〜20ボルト±10%の値を有するポンプ電圧VPSW(電源供給スイッチ)を提供するチャージポンプを含む。
【0028】
EEPROMアレイ24は図3において行(rows)および列(columns)に配列されたEEPROMセルのマトリクスとしてさらに詳細に示されている。EEPROM24に対して3つの動作モードがあり、すなわち、消去モード、書込みモード、および読出しモードである。消去モードにおいては、選択されたEEPROMセルの内容は論理“0”、すなわち、消去状態へとプログラムされる。書込みモードにおいては、選択されたEEPROMセルの内容は論理“1”、すなわち、書込み状態へとプログラムされる。読出しモードにおいては、選択されたEEPROMセルの内容が読み出されかつデータI/Oモジュール18への転送のためにデータバス上に与えられる。
【0029】
図3は、1つの行における2つのEEPROMセルを示している。1つの選択トランジスタおよび1つのフローティングゲートトランジスタの組合わせが1ビットのデータを含む1つのEEPROMセルを構成する。例えば、第1のEEPROMセル32は選択トランジスタ34およびフローティングゲートトランジスタ36を具備する。第2のEEPROMセル38は第1の行に選択トランジスタ40およびフローティングゲートトランジスタ42を具備する。各々の行に1つの8ビットバイトを表わす少なくとも8個のセルがある。一実施形態では、EEPROMアレイ24は各行に32の8ビットバイトのデータ(256のセル)および256の行を含み8Kバイトの合計容量に対応している。
【0030】
第1の列においては、選択トランジスタ34のドレインはEEPROM24のビットライン50に結合されている。ビットライン50は8ビットのデータバイトのビット7を表わしている。8Kの実施形態では、ビットライン50に接続された256のEEPROMセルが1つの列にある。動作の間に、256行の内の1つがROWn信号によって選択され、この場合nは0〜255におよぶ。ROWn制御信号はローデコーダ52においてマイクロプロセッサ16からの8ビットのアドレス信号によってデコードされる。例えば、“00000000”のアドレスは選択されたROWn信号に対して論理“1”へとおよび他の非選択ロー信号に対して論理“0”へとデコードされる。チャージポンプ26はローデコーダ52へと2レベルの電源電圧VPSWを提供ししたがって論理“1”および論理“0”に対する実際の電圧レベルはメモリ動作に依存する。書込みおよび消去動作においては、論理“1”のROWn信号はVPP=20ボルトの電圧レベルVPSWを有し論理“0”のROWn信号はVDD=3ボルトの電圧レベルを有する。読出し動作においては、論理“1”のROWn信号はVDD=3ボルトの電圧レベルVPSWを有し、かつ論理“0”のROWn信号はゼロボルトの電圧レベルを有する。前記論理“1”のROWn信号は選択トランジスタ34および40をターンオンしてEEPROMセル32および38をイネーブルする。非選択行の論理“0”は関連する選択トランジスタをターンオフしかつビットラインに結合された全ての他のEEPROMセルをディスエーブルする。
【0031】
第2の列においては、選択トランジスタ40のドレインはビットライン54に結合されている。前述のように、ビットライン54に接続された列には256のEEPROMセルがある。ビットライン54は8ビットのデータバイトのビット6を表わしている。
【0032】
トランジスタ36および42のソースは共通アレイグランドノード56に結合されている。EEPROMアレイ24における全てのフローティングゲートトランジスタのソースは共通アレイグランドノード56に結合されている。トランジスタ60はアレイグランドノード56を論理“1”の制御信号RAGNDL(リセットアレイグランドロー:reset array ground low)に応じてグランド電位で動作する電源導体62に接続する。トランジスタ60は論理“0”の制御信号RAGNDLに応じてアレイグランドノード56をフローティングにできるようにする。トランジスタ66はROWnが論理“1”である場合に消去ライン68を制御ライン70に接続する。トランジスタ74は論理“0”の制御信号RAGNDH(リセットアレイグランドハイ)に応じてVPP=10ボルトの高電圧VPSWをアレイグランドノード56に接続する。トランジスタ75はそのゲートがHVP(高電圧保護)に接続されて高電圧保護を提供する。前記HVP信号はVPSW=VDDである場合にゼロボルトで動作しかつVPSW=VPPである場合に10ボルトで動作する。別の実施形態では、前記電圧VPPは外部的に提供できる。トランジスタ74および75の基板は基板注入を防止するためVPSWに接続される。RAGNDLおよびRAGNDHはマイクロプロセッサ16により制御レジスタにセットされる。
【0033】
トランジスタ36の物理的構造においては、制御ゲートがフローティングゲートの上に配置され、かつフローティングゲートはほぼ100オングストロームの厚さの薄い酸化物層によって分離されてドレインおよびソース領域の間のチャネルの上に配置される。
【0034】
EEPROMセル32の内容を消去するためには、ビットライン50はビットラインラッチ(図示せず)によって論理“0”にセットされる。「アドレス」信号はROWn信号をプログラミング電圧VPP=20ボルトにセットしてトランジスタ34をイネーブルしかつビットライン50からのゼロボルトをトランジスタ36のドレインに受け渡す。消去ライン68は消去ラインラッチ(図示せず)によってプログラミング電圧VPPにセットされる。VPP=20ボルトで動作するROWn信号はトランジスタ66をイネーブルしかつトランジスタ36のゲート上にプログラミング電圧VPPを与える。制御信号RAGNDLは論理“1”にセットされてトランジスタ60をターンオンしかつゼロボルトをトランジスタ36のソースに与える。
【0035】
VPPからのフローティングゲート上の高い電界はトンネル効果として一般に知られたプロセスによって薄い酸化物層にわたりトランジスタ36のドレインおよびソース領域から負の電荷を抽出する。フローティングゲート上の負の電荷はホール、すなわち、正の電荷、をチャネル領域に引き付けかつトランジスタ36を不揮発性、非導通消去状態にする。フローティングゲート上に蓄積された電荷はほぼ10年の寿命(life span)を有する。消去状態では、トランジスタ36は約5ボルトの正のしきい値電圧(VT)を有する。すなわち、制御ゲートに印加される電圧はトランジスタ36が導通する前にソース電圧よりも少なくとも5ボルト大きくなければならない。
【0036】
ある値をEEPROMセル32に書き込むためには、ビットラインラッチからのプログラミング電圧VPP=20ボルトがトランジスタ36のドレイン上に与えられ、かつ消去ライン68上のプルダウントランジスタからのゼロボルトがトランジスタ36のゲート上に与えられる。制御信号RAGNDLはトランジスタ60をターンオフしかつトランジスタ36のソースをフローティングにするためにローレベルにセットされる。トランジスタ36のドレイン上のプログラミング電圧VPP=20ボルトのDCはドレイン−ゲート接合にわたり高い電界を与えかつフローティングゲートから負の電荷を抽出する。負の電荷の欠如はフローティングゲート上にホールまたは正の電荷を生じさせる。フローティングゲート上の正の電荷は電子、すなわち負の電荷、をチャネル領域へと引き寄せかつトランジスタ36を不揮発性、導通書込み状態にする。書込み状態では、トランジスタ36は約−5ボルトの負のVTを有する。すなわち、制御ゲートに印加される電圧はトランジスタ36が非導通になるためにはソース電圧より少なくとも5ボルト低くなければならない。
【0037】
256のビットラインが選択ネットワーク76に結合されている。選択ネットワーク76はツリーネットワークに配列されかつ256のビットラインの内の8つ(1バイト)を選択するためにマイクロプロセッサ16からの「アドレス」信号によって制御される複数のパストランジスタを具備する。8つの選択されたビットラインが選択ネットワーク76を介して8つのデータセンスアンプに接続される。例えば、選択ネットワーク76は1つの「アドレス」値に応答してビットライン50および54をそれぞれデータセンスアンプ78および80に接続する。選択ネットワーク76は他の「アドレス」値に応答して異なる列の他のグループのEEPROMセルのビットラインを前記8つのデータセンスアンプに接続する。
【0038】
読出し動作の間に、ビットライン50は第1の列における選択されたEEPROMセルの内容に応じてデータセンスアンプ78に電流を導き、あるいは電流を導かないことになる。トランジスタ36のゲートおよびソースは共にゼロボルトを受け、すなわち、ゲート−ソース電圧(VGS)はゼロである。もしEEPROMセル32がその書込み状態にあれば、VGS=0はVT=−5より大きいから、トランジスタ36のドレインとソースとの間に50マイクロアンペアの電流が流れる。データセンスアンプ78はビットライン50における電流を検出しかつデータバス86のビット7上に論理“1”の電圧を提供する。もしEEPROMセル32がその消去状態にあれば、VGS=0はVT=5より大きくないから、トランジスタ36のドレインとソースとの間に電流は流れない。データセンスアンプ78は電流を検出せずかつデータバス86のビット7上に論理“0”を与える。ビットライン54はその列における選択されたEEPROMセルの内容に依存してデータセンスアンプ80に電流を流す。データセンスアンプ80はビットライン54における電流を検知しかつ対応する論理値をデータバス86のビット6上に与える。ビット7およびビット6と同様の対応するEEPROMセルおよびセンスアンプを備えたビット5〜ビット0を表わす6つの付加的なビットラインがある。データバス86上の8ビットのデータバイトはPDCリーダへの転送のためにデータI/Oモジュール18へと導かれる。
【0039】
EEPROM24はノード89においてデータセンスアンプ78の入力に結合された入力を有するVTセンスアンプ88を含む。VTセンスアンプ90はノード91においてデータセンスアンプ80の入力に結合された入力を有する。制御信号SENSEL(センス選択:sense select)および*SENSELはマイクロプロセッサ16によって制御レジスタにおいてセットされる。SENSELおよび*SENSELはVTセンスアンプまたはデータセンスアンプをアクティブなものとして選択する。伝送ゲート92はデータセンスアンプ78の出力とデータバス86との間に結合されている。伝送ゲート94はデータセンスアンプ80の出力とデータバス86の間に結合されている。伝送ゲート92および94はバック−バック結合nチャネルおよびpチャネルトランジスタによって実施できる。pチャネルトランジスタのゲートはSENSELを受けかつnチャネルトランジスタのゲートは*SENSELを受ける。なお、ここで記号*は信号の論理的反転を示すものとする。
【0040】
次に図4に移ると、VTセンスアンプ88はVDDと電源導体62との間にトランジスタ102,104および106と直列に結合されたダイオード構成のトランジスタ100を含んで示されている。トランジスタ100〜106は比較器として動作する。VTセンスアンプは論理“1”で動作するSENSELによってイネーブルされてトランジスタ106をターンオンし、論理“0”で動作する*SENSELでイネーブルされてトランジスタ104をターンオンする。もしトランジスタ102へのゲート電圧がVDD+(VT100+VT102)より大きければ、トランジスタ100および102は非導通でありかつトランジスタ106は出力108をゼロボルトに引き込む。VT100はトランジスタ100の負のしきい値電圧であり、かつVT102はトランジスタ102の負のしきい値電圧である。もしトランジスタ102へのゲート電圧がVDD+(VT100+VT102)より小さければ、トランジスタ100および102は導通しかつ出力108をハイ電圧(VDD)に引く。トランジスタ106は高いドレイン−ソース抵抗を有しトランジスタ102が打ち勝つ(overpower)ことができるようにする。VTセンスアンプ90はVTセンスアンプ88と同様の構造および動作に従う。
【0041】
EEPROMセルの読出しの通常のプロセスはゼロボルトをトランジスタ36のゲートおよびソースに供給し、すなわち、ゲート−ソース電圧(VGS)がゼロとなるようにする。消去ライン68はゼロボルトにセットされる。前記選択されたROWn信号はトランジスタ66をターンオンしかつゼロボルトをトランジスタ36のゲートに印加する。RAGNDLは論理“1”にセットされてトランジスタ60をターンオンしかつアレイグランドノード56をゼロボルトに引き込む。もしEEPROMセル32がその消去状態にあれば、VGS=0はVT=5より大きくないからトランジスタ36のドレインとソースとの間には電流が流れない。データセンスアンプ78はビットライン50におけるゼロの電流を検出しかつデータバス86のビット7上に論理“0”の電圧を提供する。もしEEPROMセル32がその書込み状態にあれば、VGS=0はVT=−5より大きいか、トランジスタ36のドレインおよびソースの間には50マイクロアンペアの電流が流れる。データセンスアンプ78はビットライン50における電流を検出しかつデータバス86のビット7上に論理“1”の電圧を提供する。
【0042】
トランジスタ36の負のVTを読み出すため、通常の読出しプロセスの逆が行なわれる。RAGNDLが論理“0”にセットされてトランジスタ60をターンオフする。RAGNDHが論理“0”にセットされてトランジスタ74をターンオンしかつアレイグランドノード56をチャージポンプ26によって発生されるかあるいは外部から加えられる高電圧VPP=10ボルトに引く。アレイグランドノード56に結合された、トランジスタ36の第1の導電または導通端子(conduction terminal)は実効的にドレインとなり、かつ選択トランジスタ34に結合された、トランジスタ36の第2の導通端子は実効的にソースとなり、それは前記第1の導通端子は前記第2の導通端子より高い電圧で動作しているからである。消去ライン68はゼロボルトにセットされる。選択されたROWn信号はVPP=10ボルトのゲート電圧を有するトランジスタ34および66をターンオンしかつゼロボルトをトランジスタ36のゲートに印加する。
【0043】
製造プロセスがトランジスタ36のフローティングゲート上の−5ボルトのVTを生成したものと仮定する。ソース電圧(第2の導通端子)はゼロボルトでスタートするものと仮定する。ドレイン(第1の導通端子)上にVPP=10ボルトをかつトランジスタ36のゲート上にゼロボルトを有する測定モードでは、トランジスタ36のゲート−ソース電圧(VGS)はゼロでありこれはその負のVT=−5ボルトより大きい。トランジスタ36はターンオンしかつソース電圧は増大する。トランジスタ36のソース電圧はそれが5ボルトの限界に到達するまで上昇する。そのポイントで、VGS=−5ボルトであり、これはそのVTと等しくかつトランジスタ36は導通を停止する。したがって、測定モードにおいては、トランジスタ36のソース(第2の導通端子)はその負のVTの絶対値に実質的に等しくなる。
【0044】
トランジスタ36のソース電圧は選択トランジスタ34を通ってこのトランジスタのゲートがVPP=10ボルトで動作しているため実質的に何らの電圧降下もなしに導かれかつ選択ネットワーク76を通ってノード89へ導かれる。前記SENSEL信号は論理“1”にセットされかつ前記*SENSEL信号は論理“0”にセットされて伝送ゲート92を通る導通を阻止しかつデータセンスアンプ78をデータバス86から分離する。論理“1”で動作しているSENSEL信号および論理“1”で動作している*SENSEL信号は図4におけるトランジスタ104および106をターンオンする。
【0045】
測定モードにおいては、電源電圧VDDは外部的に制御されて低い値、例えば2ボルト、からVTセンスアンプ88の出力が状態を変えるまで増大する。VT100およびVT102が各々−1ボルトに等しいものと仮定する。VDD=2ボルトである場合、トランジスタ102へのゲート電圧、すなわちこの例では5ボルト、はVDD+(VT100+VT102)より大きい。トランジスタ100および102は非導通でありかつトランジスタ106は出力108をゼロボルトに保持する。VDDが7ボルトを超えたとき、トランジスタ102へのゲート電圧はVDD+(VT100+VT102)より小さくなる。トランジスタ100および102は導通しかつ出力108を高電圧に引く。VTセンスアンプ88の出力はしたがって状態を変えて負のVTの値が決定されたことを示す。VTセンスアンプ88の出力はデータバス86から読み出される。トランジスタ36の負のVTの値はVTセンスアンプ88の出力に状態を変えさせる外部的に制御されるVDDのレベルと、負の値のVT100およびVT102の合計、すなわちトランジスタ36の測定された負のVT=VDD+(VT100+VT102)として測定される。
【0046】
EEPROMアレイ24における他のメモリセルの負のVTは同様にして測定できる。例えば、トランジスタ42の負のVTはVTセンスアンプ90によって測定される。
【0047】
【発明の効果】
以上のように、本発明はPDCにおける集積回路として組み込まれるEEPROMを提供する。該EEPROMはそれぞれビットラインに結合された出力を各々有する数多くの行のメモリセルを有する。EEPROMセルは共通アレイグランドノードを有する。プルアップトランジスタは共通アレイグランドノード上の第1の正の電圧を生成するために共通アレイグランドノードに結合され、これは次にメモリセルの負のしきい値電圧に対応するメモリセルの内の1つの出力上に第2の正の電圧を生成する。VTセンスアンプが第2の正の電圧のレベルを検出するためにビットラインの各々に結合されかつしたがってメモリセルの負のしきい値電圧を決定するために結合される。フローティングゲートトランジスタの負のVTの値はVTセンスアンプの出力の状態を変えさせる外部的に印加されるVDDのレベルと2つの負のしきい値電圧の和とを加えたものとして測定される。
【図面の簡単な説明】
【図1】組み込まれた集積回路を備えたPDCの説明図である。
【図2】集積回路のレイアウトを示すブロック図である。
【図3】EEPROMアレイのブロック図である。
【図4】しきい値センスアンプの概略的回路図である。
【符号の説明】
10 携帯用データキャリア(PDC)
12 組込み集積回路(IC)
14 動作電源モジュール
16 マイクロプロセッサコア
18 データI/Oモジュール
19 保安モジュール
26 チャージポンプ
32 第1のEEPROMセル
34,40 選択トランジスタ
36,42 フローティングゲートトランジスタ
24 EEPROMアレイ
50,54 ビットライン
52 ローデコーダ
56 共通アレイグランドノード
60,66,74,75 トランジスタ
76 選択ネットワーク
78,80 データセンスアンプ
88,90 VTセンスアンプ
92,94 伝送ゲート
86 データバス
100,102,104,106 VTセンスアンプ88のトランジスタ
Claims (11)
- 不揮発性メモリ回路(24)であって、
複数のビットライン(50,54)にそれぞれ結合された出力を有しかつ共通アレイグランドノード(56)を有する複数のメモリセル(32,38)であって、前記複数のメモリセルの内の第1のメモリセル(32)は第1の導電端子および第2の導電端子を有するトランジスタ(36)を備え、前記第1の導電端子は前記共通アレイグランドノードに結合されている、複数のメモリセル(32,38)、
前記共通アレイグランドノードに結合され前記共通アレイグランドノード上に第1の正の電圧を生成し、これによって次に前記複数のメモリセルの内の前記第1のメモリセルの負のしきい値電圧に対応する前記複数のメモリセルの内の前記第1のメモリセルの出力上に第2の正の電圧を生成するプルアップ回路(74)であって、前記第2の正の電圧は前記第1の導電端子に印加され、かつ前記トランジスタの前記第2の導電端子における電圧よりも大きいものである、前記プルアップ回路(74)、そして
前記複数のビットラインの内の第1の1つに結合された入力を有し前記第2の正の電圧のレベルを検出するための第1のセンス回路(88)、
を具備することを特徴とする不揮発性メモリ回路(24)。 - さらに、前記複数のビットラインの内の前記第1の1つに結合された入力を有しかつデータバス(86)上にデータ信号を提供するための出力を有する第2のセンス回路(78)を含むことを特徴とする請求項1に記載の不揮発性メモリ回路。
- さらに、選択信号に応答しかつ前記第2のセンス回路と前記データバスとの間に結合された伝送ゲート(92)を含むことを特徴とする請求項2に記載の不揮発性メモリ回路。
- 前記プルアップ回路は電源導体(VPSW)に結合された第1の導電端子、前記共通アレイグランドノードに結合された第2の導電端子、および制御信号(RAGNDH)を受けるよう結合された制御端子を有する第1のトランジスタ(74)を含むことを特徴とする請求項1に記載の不揮発性メモリ回路。
- 前記第1のセンス回路は、
第1の電源導体(VDD)に結合された第1の導電端子、前記第1のセンス回路の出力(108)に結合された第2の導電端子、および前記複数のビットラインの内の第1の1つに結合された制御端子を有する第1のトランジスタ(102)、そして
前記第1のセンス回路の出力に結合された第1の導電端子、第2の電源導体(62)に結合された第2の導電端子、およびセンス選択信号(SENSEL)を受けるよう結合された制御端子を有する第2のトランジスタ(106)、
を含むことを特徴とする請求項1に記載の不揮発性メモリ回路。 - 前記第1のセンス回路はさらに、
前記第1の電源導体に結合された第1の導電端子、前記第1のトランジスタの第1の導電端子に一緒に結合された第2の導電端子および制御端子を有する第3のトランジスタ(100)、そして
前記第1のトランジスタの第2の導電端子に結合された第1の導電端子、前記第1のセンス回路の出力に結合された第2の導電端子、および反転されたセンス選択信号を受けるよう結合された制御端子を有する第4のトランジスタ(104)、
を含むことを特徴とする請求項5に記載の不揮発性メモリ回路。 - 前記第1のセンス回路は前記第1のセンス回路の出力が状態を変える場合に前記第2の正の電圧のレベルを検出するために変えられる電源電圧レベル(VDD)を受けることを特徴とする請求項1に記載の不揮発性メモリ回路。
- 前記複数のメモリセルは携帯用データキャリア(10)に組込まれた少なくとも1つの半導体ダイ(12)上に配置されていることを特徴とする請求項1に記載の不揮発性メモリセル。
- 不揮発性メモリセルの負のしきい値電圧を測定する方法であって、
複数のビットライン(50,54)にそれぞれ結合された出力を有しかつ共通アレイグランドノード(56)を有する第1の複数のメモリセル(32,38)を提供する段階であって、前記複数のメモリセルの内の第1のメモリセル(32)は第1の導電端子および第2の導電端子を有するトランジスタ(36)を備え、前記第1の導電端子は前記共通のアレイグランドノードに結合されている、段階、
前記共通アレイグランドノード上に第1の正の電圧を生成しそれによって次に前記複数のメモリセルの内の第1の1つの負のしきい値電圧に対応する前記複数のメモリセルの内の第1の1つの出力に第2の正の電圧を生成する段階であって、前記第2の正の電圧はまた前記第1の導電端子に生成されかつ前記トランジスタの前記第2の導電端子における電圧よりも大きい、段階、そして
前記第2の正の電圧のレベルを検出する段階、
を具備することを特徴とする不揮発性メモリセルの負のしきい値電圧を測定する方法。 - 前記第2の正の電圧のレベルを検出する段階は前記第2の正の電圧を可変電源レベルと比較しかつ前記可変電源レベルが前記第2の正の電圧より上のレベルに到達した時前記比較の状態を変える段階を含むことを特徴とする請求項9に記載の方法。
- さらに、前記複数のメモリセルを携帯用データキャリアに組込まれた少なくとも1つの半導体ダイ上に配置する段階を具備することを特徴とする請求項9に記載の方法。
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