JP4921757B2 - Ｉｃタグ、ｉｃタグシステム及びそのコマンドの実行方法 - Google Patents

Description

本発明はＩＣタグ、ＩＣタグシステム及びそのコマンドの実行方法に関し、特に特定コマンドの実行をキーデータと特定コマンドとに基づいて行うＩＣタグ、ＩＣタグシステム及びそのコマンドの実行方法に関する。

近年、例えば工場での物流管理や、小売店での物品管理などにおいて、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）に関する技術が注目されている。この技術は商品の固有情報を書き込んだＩＣを有するタグを商品などに貼り付けて、その情報を無線アンテナで読み取る技術である。

このような技術では、リーダ・ライタとＲＦＩＤ用のタグ（以下、ＩＣタグと称す）が用いられる。リーダ・ライタはデータおよび搬送波を含む変調された無線信号によってコマンドをＩＣタグに送信し、ＩＣタグから送信された無線信号を受信するものである。ＩＣタグは受信した無線信号を復調し、受信したコマンドに基づいた処理を行う。また、ＩＣタグは受信したコマンドが応答データを要求するものである場合には返答データをリーダ・ライタに送信する。ここで、ＩＣタグは、例えばＩＣチップとアンテナとが一体化されたものである。ここで、コマンドは、無線信号の搬送波に重畳された低い周波数の信号によって送信される信号である。

ＩＣタグの中でもパッシブ型と呼ばれるＩＣタグでは、リーダ・ライタから無線信号を受け取り、この無線信号のうち周波数の高い搬送波（例えば、２．４５ＧＨｚの信号）からＩＣタグ内の整流回路が電源電圧を生成している。すなわち、パッシブ型のＩＣタグでは、リーダ・ライタとの間で通信に利用される無線信号が電力供給とデータ送受信に利用されている。

上記のように、受信した無線信号から内部で電源電圧を生成して回路を動作させる技術が非特許文献１に開示されている。この技術を利用した従来のＩＣタグ１００のブロック図を図６に示す。

図６に示すＩＣタグ１００は、アンテナ２００を介して受信した無線信号を受信する。受信した無線信号の搬送波からＩＣチップ３００の整流回路３１１が電源電圧を生成する。生成された電源電圧は、ＩＣチップ３００内の各ブロックが動作するための電源電圧として利用される。

また、ＩＣチップ３００は、受信した無線信号に基づいて検波回路３１２がパルス信号を生成する。生成されたパルス信号に基づき、コマンド制御回路３０２は、コマンドを生成し、送信回路３０３の制御、あるいはメモリ制御回路３０４の制御、書き込みデータ及び書き込みアドレスを送信する。メモリ制御回路３０４は、コマンド制御回路３０２からの信号に基づき、記憶回路３０５へのデータの書き込み、あるいはデータの読み出しを制御する。ここでデータの書き込みは、コマンド制御回路３０２から送信される書き込みデータをアドレスデータに対応した記憶回路３０５内の記憶セルに書き込むことで行われる。また、データの読み出しは、コマンド制御回路３０２から送信されるアドレスデータに対応した記憶回路３０５内の記憶セルに記憶された読み出しデータをメモリ制御回路３０４の取り込みレジスタ３０５に取り込むことで行われる。取り込みレジスタ３０５に取り込まれた読み出しデータは、コマンド制御回路３０２の制御に基づいて、送信レジスタ３４５に送られ、その後送信回路３０３とアンテナ２００を介してリーダ・ライタ（不図示）に送信される。

ここで、リーダ・ライタとＩＣタグ１００との間で通信される無線信号について説明する。図７（ａ）に無線信号から検波回路３１２が生成するパルス信号を示し、図７（ｂ）に図７（ａ）に対応する無線信号を示す。図７（ａ）に示すように、パルス信号は、所定時間間隔で送信されるフレームパルスの立ち下がりから次のフレームパルスの立ち下がりまでを１つの単位時間としたフレームの中のパルスの数によって、データなし、データ０、データ１を表している。データなしは、フレームパルスだけが送信される期間であって、このフレームパルスによって、ＩＣタグは内部で利用するクロックを生成する。データ０は、デジタル信号の「０」に相当し、フレームパルスと１つのパルスによって表される。データ１は、デジタル信号の「１」に相当し、フレームパルスと２つのパルスによって表される。また、フレームパルス及びパルスは、所定の閾値レベル以上であった場合にパルスがあったものとしてコマンド制御回路３０２に認識されるものであって、閾値レベル以下のパルスについては、コマンド制御回路３０２はパルスとして認識することができない。

フレームパルス、あるいはデータ０、データ１を表す信号は図７（ｂ）に示すような搬送波によってリーダ・ライタからＩＣタグに送信される。図７（ｂ）に示すように、搬送波は、例えば２．４５ＧＨｚの所定の振幅を有する信号であって、搬送波の送信が停止する部分が上述のフレームパルス、あるいはデータを示すパルスとなる。このような信号の変調方式をＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調と呼ぶ。

ＩＣタグ３００の整流回路３１１は、この搬送波から電源電圧を生成する。また、搬送波の振幅が小さくなった部分を検波回路３１２が検出してパルスを生成する。このとき、検波回路３１２が生成するパルスの振幅は、整流回路３１１が生成する電源電圧の大きさに基づいたものとなる。
ウド・カートハウス（Ｕｄｏ Ｋａｒｔｈａｕｓ）他著、「フリー・インテグレーテッド・パッシブ・ユーエイチエフ・アールエフアイディー・トランスポンダー・アイシー・ウィズ・１６．７マイクロワット・ミニマム・アールエフ・インプット・パワー（Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ ＵＨＦ ＲＦＩＤ Ｔｒａｎｓｐｏｎｄｅｒ ＩＣ Ｗｉｔｈ １６．７−μＷ Ｍｉｎｉｍｕｍ ＲＦ Ｉｎｐｕｔ Ｐｏｗｅｒ）」、アイイーイーイー・ジャーナル・オブ・ソリッド−ステート・サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）、ＶＯＬ．３８、ＮＯ．１０、２００３年１０月、ｐ．１６０２−１６０８

しかしながら、ＩＣタグ１００が利用される環境によって、例えばＩＣタグ１００の近傍にある水分による吸収やＩＣタグ１００の近傍にある金属による反射、あるいはＩＣタグのアンテナの干渉など影響により無線信号が乱れる。

この無線信号の乱れが発生すると、例えば電圧生成回路が十分な電源電圧を生成できないために、検波回路が誤動作し、受信した無線信号から生成されるパルス信号とは異なる信号を生成してしまう、あるいはリーダ・ライタから送信された無線信号がノイズによって変化して、検波回路がリーダ・ライタが送信しようとしたパルス信号とは異なるパルス信号を生成してしまう等の問題が発生する。

上記の異なるパルス信号を生成してしまうために発生する問題の一例を示す。この場合、例えば読み出しコマンドが「１０１１」で定義されており、記憶回路３０５の情報の全消去コマンドが「１０１０」で定義されていた場合に、読み出しコマンドの最後のビットに上述のデータの誤認識が発生すると、読み出しコマンドが「１０１１」から「１０１０」へと変化してしまい、全消去コマンドと同じになってしまう。この結果、本来ならば記憶回路３０５のデータを読み出すはずが、記憶回路３０５の情報が全て消去されてしまう問題が発生する。

本発明にかかるＩＣタグは、複数の記憶セルを有する記憶回路と、無線信号によってコマンドを受信し、該コマンドに基づいて、前記記憶回路を制御するメモリ制御回路とを有するＩＣタグであって、前記コマンドは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータあるいは書き込みデータを必要としない、前記複数の記憶セルを一括して消去する全消去コマンドを有し、前記メモリ制御回路は、前記全消去コマンドに関連して受信される第１のキーデータと該全消去コマンドとに基づき、前記第１のキーデータと該第１のキーデータとは別に格納される第２のキーデータとを比較して、前記記憶回路に対して前記全消去コマンドに対応した制御を実行し、前記第１のキーデータは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータを格納する第１の記憶回路、あるいは前記記憶セルに対する書き込みデータが格納される第２の記憶回路に格納され、前記第１のキーデータ及び前記第２のキーデータは、前記アドレスデータあるいは書き込みデータよりも長いビット列にて構成される。

本発明のＩＣタグによれば、特定コマンドを実行する場合は、その特定コマンドと第１のキーデータとに基づき、その実行を行うか否かが判断される。これにより、ＩＣタグが特定コマンド以外を受信する際に、周囲環境によってデータが変化してしまい受信したコマンドが特定コマンドとなってしまった場合であっても、その特定コマンドは実行されることはない。つまり、ＩＣタグ内で生成する電源電圧が十分な大きさにならないような環境で、コマンドの受信し、コマンドが変化してしまうような場合であっても、誤って特定コマンドを実行してしまうことを回避することが可能である。従って、本発明のＩＣタグによれば、ＩＣタグ内の記憶回路に格納されたデータが特定コマンドの一括制御動作によって破壊されてしまうことを回避することが可能である。

本発明のＩＣタグによれば、ＩＣタグ内の記憶回路に格納されたデータが特定コマンドの一括制御動作によって破壊されてしまう確率を大幅に低減することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかるＩＣタグ１は、リーダ・ライタと無線信号によってコマンドを通信するＩＣタグシステムにおいて利用されるものである。実施の形態１にかかるＩＣタグ１は、リーダ・ライタから送信されるコマンドとアドレスデータとに基づきＩＣタグ１内の情報の書き込み、読み出し、消去などの動作を行ない、全消去などのアドレスデータを必要としない特定コマンドについては、コマンドを認証するキーデータに基づいてコマンドの実行を行うか否かを判断するものである。

図１に実施の形態１にかかるＩＣタグ１を示す。図１に示すように、ＩＣタグ１は、アンテナ２と半導体装置（ＩＣチップ）３とを有している。アンテナ２は、リーダ・ライタ（不図示）とＩＣタグ１との間で無線信号の送受信を行う。ＩＣチップ３は、半導体基板上に回路が形成されたチップであり、ＩＣタグ１の各種機能が搭載されている。

ＩＣチップ３は、受信回路１０、コマンド制御回路２０、送信回路３０、メモリ制御回路４０、記憶回路５０とを有している。受信回路１０は、整流回路１１と検波回路１２とを有している。整流回路１１は、例えばダイオードとコンデンサなどで構成される回路であり、アンテナ２を介して受信した無線信号の搬送波成分（例えば、２．４５ＧＨｚ）から電源電圧ＶＤＤを生成する回路である。検波回路１２は、ＡＳＫ変調された無線信号から周波数の低い信号成分を検出し、コマンドとなるパルス信号を生成する回路である。

コマンド制御回路２０は、検波回路１２から受信したコマンドに基づいて送信回路３０、あるいはメモリ制御回路４０を制御する。送信回路３０は、コマンド制御回路２０の指示に基づき、メモリ制御回路４０から受信したデータ信号をアンテナ２を介してリーダ・ライタに送信する。

メモリ制御回路４０は、第１の記憶回路（例えば、データレジスタ４１、アドレスレジスタ４２）、第２の記憶回路（例えば、参照キー設定部）４３、比較回路４４、メモリ制御信号生成回路４５、取り込みレジスタ４６、送信レジスタ４７を有している。

データレジスタ４１は、データを一時記憶するメモリであって、記憶回路５０に記憶する書き込みデータを格納する回路である。アドレスレジスタ４２は、データを一時記憶するメモリであって、制御を行う記憶回路５０の記憶セルのアドレスデータ、あるいはコマンドの認証に使用される第１のキーデータ（例えば、キーデータ）を格納する回路である。参照キー設定部４３は、例えばデータを定常的に記憶するメモリであって、ＩＣタグ１の設定時、あるいはＩＣタグ１の起動後に設定される第２のキーデータ（例えば、参照キーデータ）の情報が格納されるブロックである。ここで、参照キーデータは、例えばリーダ・ライタからの参照データ変更コマンドで、変更することも可能である。

比較回路４４は、キーデータと参照キーデータとを比較し、キーデータと参照キーデータとが一致していれば、コマンド実行の許可信号をメモリ制御信号生成回路４５に送信する回路である。メモリ制御信号生成回路４５は、コマンド制御回路２０から送信されるコマンドが全消去コマンド以外のコマンドである場合には、許可信号に関わらずメモリを制御する信号を出力する回路である。取り込みレジスタ４６は、読み出しコマンドが実行されることによって、記憶回路５０から読み出された情報を格納し、送信レジスタ４７に出力する回路である。送信レジスタ４７は、取り込みレジスタ４６に格納された情報を送信回路３０に出力する回路である。

メモリ制御回路４０は、コマンド制御回路２０からのコマンドに基づいて記憶回路５０に対して書き込み、読み出し、消去、全消去の動作を行う回路である。メモリ制御回路４０の動作の詳細な説明は後述する。

記憶回路５０は、例えばフラッシュメモリ等の情報の書き換えが可能な不揮発性メモリである。記憶回路５０は、例えばＩＣタグの識別情報であるＩＤやタグ使用時に書き換え可能な情報であるユーザーデータが記憶される。この記憶回路５０についてより詳細に説明する。

図２（ａ）に記憶回路５０内に定義された領域を示す。図２（ａ）に示すように、記憶回路５０は、システム領域とユーザー領域とを有している。システム領域は、ＩＣタグ１の設定を行う場合に情報が書き込まれ、一般ユーザーが使用する場合には情報の書き換えができない領域であって、例えばＩＤなどのシステム情報が記憶される領域である。ユーザー領域は、一般ユーザーが利用する場合に情報の書き込み、読み出し、消去を行うことが可能な領域であって、例えば商品管理履歴情報が記憶される領域である。

図２（ｂ）に記憶回路５０の回路図の一例を示す。図２（ｂ）に示すように、記憶回路５０は、情報の記憶部である記憶セルがマトリックス状に配置されており、行方向の記憶セルを選択するためのビット線ｂ００ｈ〜ｂＦＦｈと列方向の記憶セルを選択するワード線Ｗ００ｈ〜ＷＦＦｈとを有している。記憶回路５０は、メモリ制御回路４０から送信されるアドレスデータに基づいてビット線とワード線とをそれぞれ１本を活性化することで１つの記憶セルを選択し、選択された記憶セルに対してメモリ制御回路４０から指示された動作を行う。

また、ワード線Ｗ００ｈ〜ＷＦＦｈは、それぞれＯＲ回路を介して対応する記憶セルに接続されている。ＯＲ回路は、２つの入力端子を有しており、一方の端子には対応するワード線が接続され、ワード線Ｗ００ｈ〜Ｗ０Ｆｈが接続されるＯＲ回路の他方の端子にはシステムセル一括選択信号が接続され、ワード線Ｗ１０ｈ〜ＷＦＦｈが接続されるＯＲ回路の他方の端子にはユーザーセル一括選択信号が接続されている。つまり、システムセル一括選択信号が接続されるＯＲ回路によって制御される記憶セル領域がシステム領域であって、ユーザーセル一括選択信号が接続されるＯＲ回路によって制御される記憶セル領域がユーザー領域である。システムセル一括選択信号、及びユーザーセル一括選択信号は、Ｈｉｇｈレベル（例えば、電源電位）である場合に、その信号が接続されるＯＲ回路によって制御される記憶セルを全て選択し、選択された記憶セルを一括して制御することを可能にする。また、Ｌｏｗレベル（例えば、接地電位）である場合には、アドレスデータに基づいて活性化されるワード線に従って記憶セルを制御する状態とする。

なお、記憶回路５０の構成は上記の説明に限られたものではなく適宜変更することが可能である。例えば、ワード線及びビット線の本数は適宜変更することが可能である。また、一括制御が可能な領域はシステム領域とユーザー領域とに限られたものではなく、例えばユーザー領域を更に細かい領域に分割し、それぞれを一括制御の単位としても良い。

実施の形態１にかかるＩＣタグ１の動作を詳細に説明する。ここでは、書き込み、読み出し、消去、全消去の動作を各動作に別けて説明する。ただし、下記の各動作におけるコマンドの送信順序及び実行順序は動作の一例であって、下記の説明に限られたものではなく適宜変更することが可能である。

ここで、書き込み、読み出し、消去の動作は、それぞれ書き込みコマンド、読み出しコマンド、消去コマンドに基づき実行される。また、それぞれの動作は、記憶回路５０の複数の記憶セルのうち１つの記憶セルを指定するアドレスデータに基づき、そのアドレスデータによって指定された記憶セルに対して行われる。全消去の動作は、全消去コマンドに基づいて実行され、消去の動作は、上記説明の一括して制御可能な領域の記憶セルに対して行われる。従って、全消去コマンドを実行するに当たり、アドレスデータは必要としない。このような、アドレスデータによる記憶セルの指定なしに記憶回路５０の複数の記憶セルに対する一括した動作を行うコマンドが特定コマンドである。

書き込み動作について説明する。リーダ・ライタからＩＣタグ１に書き込みデータが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成する。生成されたパルス信号に基づいてコマンド制御回路２０は書き込みデータを生成する。生成された書き込みデータはコマンド制御回路２０によってデータレジスタ４１に格納される。

次に、リーダ・ライタからＩＣタグ１にアドレスデータが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０はアドレスデータを生成する。生成されたアドレスデータは、コマンド制御回路２０によってアドレスレジスタ４２に格納される。

続いて、リーダ・ライタからＩＣタグ１に書き込みコマンドが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０は書き込みコマンドを生成する。生成された書き込みコマンドは、コマンド制御回路２０によってメモリ制御信号生成回路４５に送信される。ここで、書き込みコマンドは、キーデータによる認証が必要のないコマンドであるため、メモリ制御信号生成回路４５は、記憶回路５０に書き込み制御信号を送信する。これによって、アドレスレジスタ４２に格納されたアドレスデータに対応する記憶回路５０の記憶セルにデータレジスタ４１に格納された書き込みデータが書き込まれる。

読み出し動作について説明する。リーダ・ライタからＩＣタグ１にアドレスデータが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０はアドレスデータを生成する。生成されたアドレスデータは、コマンド制御回路２０によってアドレスレジスタ４２に格納される。

続いて、リーダ・ライタからＩＣタグ１に読み出しコマンドが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０はコマンドを生成する。生成されたコマンドはコマンド制御回路２０によってメモリ制御信号生成回路４５に送信される。ここで、読み出しコマンドは、キーデータによる認証が必要のないコマンドであるため、メモリ制御信号生成回路４５は、記憶回路５０に読み出し制御信号を送信する。これによって、アドレスレジスタ４２に格納されたアドレスデータに対応する記憶回路５０の記憶セルに格納された情報が取り込みレジスタ４６に読み出される。読み出された情報は、送信レジスタ４７と送信回路３０とを介して、リーダ・ライタに送信される。

消去動作について説明する。リーダ・ライタからＩＣタグ１にアドレスデータが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０はアドレスデータを生成する。生成されたアドレスデータは、コマンド制御回路２０によってアドレスレジスタ４２に格納される。

続いて、リーダ・ライタからＩＣタグ１に消去コマンドが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０は消去コマンドを生成する。生成された消去コマンドは、コマンド制御回路２０によってメモリ制御信号生成回路４５に送信される。ここで、消去コマンドは、キーデータによる認証が必要のないコマンドであるため、メモリ制御信号生成回路４５は、記憶回路５０に読み出し制御信号を送信する。これによって、アドレスレジスタに格納されたアドレスデータに対応する記憶回路５０の記憶セルに格納された情報が消去される。

全消去動作について説明する。全消去動作は、記憶回路５０の記憶セルを一括制御可能な範囲で制御するため、記憶セルを指定するアドレスデータを必要としない。そのため、アドレスデータはリーダ・ライタから送信されないが、アドレスデータに代えて、全消去コマンドを認証するためのキーデータが送信される。

リーダ・ライタからＩＣタグ１にキーデータが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号よりコマンド制御回路２０はキーデータを生成する。生成されたキーデータは、コマンド制御回路２０によってアドレスレジスタ４２に格納される。

続いて、リーダ・ライタからＩＣタグ１に全消去コマンドが送信される。検波回路１２は、無線信号から受信した信号よりパルス信号を生成し、このパルス信号に基づいてコマンド制御回路２０は全消去コマンドを生成する。生成された全消去コマンドは、コマンド制御回路２０によってメモリ制御信号生成回路４５に送信される。ここで、全消去コマンドは、キーデータによる認証が必要なコマンドである。コマンドのキー認証は、アドレスレジスタ４２に格納されたキーデータと参照キー設定部４３に記憶された参照キーデータとを比較回路４４で比較することで行われる。比較回路４４でキーデータと参照キーデータが一致していると判断されると、比較回路４４からメモリ制御信号生成回路４５に許可信号が送信される。メモリ制御信号生成回路４５は、この許可信号に基づいて記憶回路５０に全消去制御信号を送信する。これによって、記憶回路５０の記憶セルのうち一括制御可能なユーザー領域の記憶セルの情報が全て消去される。その後、メモリ制御信号生成回路４５は、アドレスレジスタ４２に格納されたキーデータをＣＬＲ信号によって消去する。

上記説明より、本実施の形態のＩＣタグ１によれば、全消去コマンドを認証するためのキーデータを送信し、キーデータと参照キーデータとが一致した場合に全消去コマンドを実行することが可能である。これによって、例えば搬送波の振幅が小さく、電源電圧が十分な電圧まで上昇しない場合などに、データ１がデータ０に変化して、本来は全消去コマンドでないコマンドが全消去コマンドになってしまった場合であっても、キーデータが全消去コマンドを認証するものでなければ、全消去コマンドが実行されることはない。従って、コマンドを誤って受信した場合であっても、記憶回路５０に記憶された情報を保護することが可能である。

また、本実施の形態では、従来から用いられてきたアドレスレジスタをキーデータの格納回路とすることで、キーデータ用に新たなレジスタを準備する必要がない。従って、従来回路と比較した場合の設計変更が少ないため、設計期間の短縮が可能である。さらに、従来回路と比較した場合の追加回路を削減することが可能であるため、チップ面積の増加も抑制することが可能である。

さらに、実施の形態１にかかるＩＣタグ１によれば、コマンドを受信する場合にアンテナの干渉等の問題で、通信経路中においてデータが変化してしまう場合であっても、コマンドの実行は、キーデータによる認証に基づいて行われる。従って、実施の形態１にかかるＩＣタグ１は、上記のような場合においても、コマンドが誤って実行されてしまうことはない。

なお、キーデータに基づいてコマンドの実行を制御することは、全消去コマンドのみならず、他のコマンドに適用することも可能である。

実施の形態２
実施の形態２にかかるＩＣタグは、実施の形態１にかかるＩＣタグが参照キーデータを参照キー設定部に記憶していたのに対して、データレジスタを参照キーデータの格納回路とするものである。つまり、２つのキーデータを比較して、その比較結果に基づいて、全消去コマンドを実行する動作については、実施の形態１と実施の形態２とでは実質的に同じ動作となる。図３に実施の形態２にかかるＩＣタグのブロック図を示す。ここで、実施の形態１と同様の動作をするブロックについては同一の符号を付して説明を省略する。

実施の形態２にかかるＩＣタグについて詳細に説明する。実施の形態２にかかるＩＣチップのメモリ制御回路６０は、第１の記憶回路（例えば、アドレスレジスタ）６２と第２の記憶回路（例えば、データレジスタ）６１とを有している。このアドレスレジスタ６２は、データを一時記憶するメモリであって、記憶回路５０の記憶セルを指定するアドレスデータ、又は第１のキーデータを格納する。また、データレジスタ６１は、データを一時記憶するメモリであって、記憶回路５０の記憶セルに対する書き込みデータ、又は第２のキーデータを格納する。

実施の形態２にかかるＩＣタグの書き込み、読み出し、消去の動作については、実施の形態１にかかるＩＣタグと同じであるため、説明を省略する。実施の形態２にかかるＩＣタグの全消去動作について説明する。

全消去動作による、記憶回路５０の記憶セルに対する動作は実施の形態１と同様である。まず、リーダ・ライタからＩＣタグ１に第１のキーデータが送信される。この第１のキーデータは、検波回路１２、コマンド制御回路２０を介してアドレスレジスタ６２に格納される。次に、リーダ・ライタからＩＣタグ１に第２のキーデータが送信される。この第２のキーデータは、検波回路１２、コマンド制御回路２０を介してデータレジスタ６１に格納される。

続いて、リーダ・ライタからＩＣタグ１に全消去コマンドが送信される。この全消去コマンドは、検波回路１２、コマンド制御回路２０を介してメモリ制御信号生成回路４５に送信される。ここで、全消去コマンドは、キーデータによる認証が必要なコマンドである。コマンドのキー認証は、アドレスレジスタ６２に格納された第１のキーデータとデータレジスタ６１に格納された第２のキーデータとを比較回路６４で比較することで行われる。比較回路６４で第１のキーデータと第２のキーデータが一致していると判断されると、比較回路６４からメモリ制御信号生成回路４５に許可信号が送信される。メモリ制御信号生成回路４５は、この許可信号に基づいて記憶回路５０に全消去制御信号を送信する。これによって、記憶回路５０の記憶セルのうち一括制御可能なユーザー領域の記憶セルの情報が全て消去される。その後、メモリ制御信号生成回路４５は、アドレスレジスタ６２とデータレジスタ６１に格納されたキーデータをＣＬＲ信号によって消去する。

上記説明より、実施の形態２にかかるＩＣタグは、比較する２つのキーデータをそれぞれ、従来から準備されていたデータレジスタ６１とアドレスレジスタ６２に格納するものである。これにより、実施の形態１で必要であった参照キー設定部が必要なくなるため、実施の形態２にかかるＩＣタグは、実施の形態１と比較して回路規模を小さくすることが可能である。また、従来回路に対して、キーデータによるコマンド認証の機能を追加した場合であってもの設計変更が少なく、設計期間を短縮することが可能である。

実施の形態３
実施の形態３にかかるＩＣタグのブロック図を図３に示す。この図３を参照して実施の形態３にかかるＩＣタグについて説明する。実施の形態３にかかるＩＣタグは、実施の形態２にかかるＩＣタグで用いられていた第１、第２のキーデータの形式を変更したものである。従って、実施の形態２と実施の形態３とは、ＩＣタグのコマンド処理の動作は、実質的に同じもとのなる。

実施の形態３にかかるＩＣタグで用いられる第１、第２のキーデータのビット列は、例えば記憶回路５０の記憶セルを指定するアドレスデータ及び書き込みデータが６ビットで構成されていた場合、７ビット以上で構成されるデータとなる。つまり、第１、第２のキーデータは、アドレスデータ及び書き込みデータよりも長いビット列を使用しているため、第１、第２のキーデータがアドレスデータ、あるいは書き込みデータと誤認識されることはない。

また、実施の形態３にかかるＩＣタグは、実施の形態２の第２のキーデータに相当するデータとして、第１のキーデータの論理を反転させたデータを用いる。このため、図３に示すように、実施の形態３にかかるＩＣタグは、データレジスタ６１から比較回路６４への配線にインバータ７１が挿入されている。これによって、第１のキーデータと第２のキーデータが、互いに反転されたデータであった場合、比較回路６４は、第１のキーデータと第２のキーデータの反転データとを同じデータとして比較することが可能である。

上記説明より、実施の形態３にかかるＩＣタグによれば、第１、第２のキーデータとして、アドレスデータとして利用できないデータを用いる。これによって、アドレスデータ、書き込みデータ、コマンドが受信の際に変化して、全消去コマンドが誤って実行されてしまうことを防ぐことが可能である。つまり、第１、第２のキーデータが、アドレスデータ及び書き込みデータとして利用できないビット数で構成されているために、アドレスデータ及び書き込みデータが変化しても、第１、第２のキーデータに変化する可能性がないために、実施の形態３にかかるＩＣタグは、全消去コマンドを誤って実行することがない。

実施の形態４
実施の形態４にかかるＩＣタグは、整流回路１１が生成する電源電圧の大きさによってコマンドのキーデータによる認証を行うか否かを判断するものである。例えば、電源電圧が十分な電圧である場合は、コマンドのキーデータ認証は行わず、さらにキーデータの送信も行わない。一方、電源電圧が十分な電圧でない場合は、コマンドのキーデータ認証を行う。

実施の形態４にかかるＩＣタグは、実施の形態１にかかるＩＣタグに対して、コマンド制御回路２０に電源電圧検出回路２１を加えたものである。電源電圧検出回路２１は、例えば電源電圧が所定の電圧以上である場合には、送信回路３０を介してリーダ・ライタに十分な電源電圧が生成できていることを通知し、比較回路４４に対してもそのことを通知する。リーダ・ライタは、ＩＣタグが十分な電源電圧が生成できていることの通知を受けた場合は、キーデータの送信は行わない。また、比較回路４４は、十分な電源電圧を生成できている場合には、メモリ制御信号生成回路４５にキーデータ認証が必要なコマンドが入力されるとキーデータの比較は行わずに許可信号を送信する。

一方、電源電圧検出回路２１は、例えば電源電圧が所定の電圧未満である場合には、送信回路３０を介してリーダ・ライタに十分な電源電圧が生成できていないとして通知を行わない。また、比較回路４４に対してもそのことを通知しない。リーダ・ライタは、ＩＣタグが十分な電源電圧が生成できていることの通知を受けていない場合は、キーデータの送信を行う。また、比較回路４４は、十分な電源電圧を生成できていない場合には、メモリ制御信号生成回路４５にキーデータ認証が必要なコマンドが入力されるとキーデータの比較を行ない、その認証結果に基づいて許可信号を送信する。

上記説明より、実施の形態４にかかるＩＣタグは、整流回路１１が生成する電源電圧の大きさに基づいて、キーデータ認証を行うか否かを判断する。電源電圧が十分な大きさで生成されている場合は、コマンドの受信においてデータが変化してしまう恐れが小さい。つまり、電源電圧が十分な大きさでなく、データが変化してしまう恐れが大きい場合にキーデータ認証を行うことで、電源電圧が十分な大きさである場合には、キーデータの送信時間及びキーデータの認証のためにかかる時間を削減することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。本発明は、コマンドの実行を行うにあたり、キーデータによるコマンドの認証を行ない、その認証結果に基づいてコマンドの実行を行うか否かを判断するものである。従って、通信で使用される無線信号は上記実施の形態のように、パルスの数でデータ１とデータ０とを定義したものに限られるものではなく、パルスの幅によってデータ１とデータ０とを定義するものであっても良い。また、コマンドの送信順序は適宜変更することが可能である。

実施の形態１にかかるＩＣタグのブロック図である。 実施の形態１にかかるＩＣタグの記憶回路を詳細に示す図である。 実施の形態２にかかるＩＣタグのブロック図である。 実施の形態３にかかるＩＣタグのブロック図である。 実施の形態４にかかるＩＣタグのブロック図である。 従来のＩＣタグのブロック図である。 ＩＣタグにおいてデータを通信するための信号のパルス信号波形と無線信号波形を示す図である。

符号の説明

１ ＩＣタグ
２ アンテナ
３ ＩＣチップ
１０ 受信回路
１１ 整流回路
１２ 検波回路
２０ コマンド制御回路
２１ 電源電圧検出回路
３０ 送信回路
４０ メモリ制御回路
４１ データレジスタ
４２ アドレスレジスタ
４３ 参照キー設定部
４４ 比較回路
４５ メモリ制御信号生成回路
４６ 取り込みレジスタ
４７ 送信レジスタ
５０ 記憶回路
６０ メモリ制御回路
６１ データレジスタ
６２ アドレスレジスタ
６４ 比較回路
７１ インバータ

Claims (8)

1. 複数の記憶セルを有する記憶回路と、
   無線信号によってコマンドを受信し、該コマンドに基づいて、前記記憶回路を制御するメモリ制御回路とを有するＩＣタグであって、
   前記コマンドは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータあるいは書き込みデータを必要としない、前記複数の記憶セルを一括して消去する全消去コマンドを有し、
   前記メモリ制御回路は、前記全消去コマンドに関連して受信される第１のキーデータと該全消去コマンドとに基づき、前記第１のキーデータと該第１のキーデータとは別に格納される第２のキーデータとを比較して、前記記憶回路に対して前記全消去コマンドに対応した制御を実行し、
   前記第１のキーデータは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータを格納する第１の記憶回路、あるいは前記記憶セルに対する書き込みデータが格納される第２の記憶回路に格納され、
   前記第１のキーデータ及び前記第２のキーデータは、前記アドレスデータあるいは書き込みデータよりも長いビット列にて構成されるＩＣタグ。
2. 前記記憶回路は、ユーザーが書き換え可能なユーザー領域を有し、前記ユーザー領域は少なくとも１つ以上の一括して制御可能な領域を有し、前記全消去コマンドの実行は前記一括して制御可能な領域の前記複数の記憶セルに対して一括した制御を行うことを特徴とする請求項１に記載のＩＣタグ。
3. 前記全消去コマンドと前記第１のキーデータとに基づく該全消去コマンドの実行は、無線信号に基づき生成された電源電圧の値が所定の電圧以上であった場合に行われることを特徴とする請求項１に記載のＩＣタグ。
4. 前記第１のキーデータは、データを一時記憶する第１の記憶回路に格納され、前記第２のキーデータは、データを定常的に記憶する第２の記憶回路に格納されることを特徴とする請求項１に記載のＩＣタグ。
5. 前記第２のキーデータは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータを格納する第１の記憶回路、あるいは前記記憶セルに対する書き込みデータが格納される第２の記憶回路に格納されることを特徴とする請求項１に記載のＩＣタグ。
6. 前記第１のキーデータと前記第２のキーデータとは、互いに反転した論理のデータであることを特徴とする請求項１乃至５のいずれか１項に記載のＩＣタグ。
7. 無線信号によってコマンドデータを送信するリーダ・ライタと、
   前記リーダ・ライタから送信される無線信号を受信するＩＣタグとを有し、
   前記ＩＣタグは、データを記憶する複数の記憶セルを有する記憶回路と、
   前記コマンドデータに基づきコマンドを実行することによって、前記記憶回路を制御するメモリ制御回路とを有するＩＣタグシステムであって、
   前記コマンドは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータあるいは書き込みデータを必要としない、前記複数の記憶セルを一括して消去する全消去コマンドを有し、
   前記メモリ制御回路は、前記全消去コマンドに関連して受信される第１のキーデータと該全消去コマンドとに基づき、前記第１のキーデータと該第１のキーデータとは別に格納される第２のキーデータとを比較して、前記記憶回路に対して前記全消去コマンドに対応した制御を実行し、
   前記第１のキーデータは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータを格納する第１の記憶回路、あるいは前記記憶セルに対する書き込みデータが格納される第２の記憶回路に格納され、
   前記第１のキーデータ及び前記第２のキーデータは、前記アドレスデータあるいは書き込みデータよりも長いビット列にて構成されるＩＣタグシステム。
8. データを記憶する複数の記憶セルを有する記憶回路と、
   無線信号によってコマンドを受信し、該コマンドを実行することによって、前記記憶回路を制御するメモリ制御回路とを有するＩＣタグのコマンドの実行方法であって、
   前記コマンドは、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータあるいは書き込みデータを必要としない、前記複数の記憶セルを一括して消去する全消去コマンドを有し、
   前記メモリ制御回路は、前記複数の記憶セルのうち１つの記憶セルを選択するためのアドレスデータを格納する第１の記憶回路、あるいは前記記憶セルに対する書き込みデータが格納される第２の記憶回路に格納され、前記全消去コマンドに関連して受信される第１のキーデータと、該全消去コマンドと、に基づき、前記第１のキーデータと該第１のキーデータとは別に格納される第２のキーデータとを比較して、前記記憶回路に対して前記全消去コマンドに対応した制御を実行し、
   前記第１のキーデータ及び前記第２のキーデータは、前記アドレスデータあるいは書き込みデータよりも長いビット列にて構成するＩＣタグのコマンドの実行方法。

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