JP3871184B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。
【0002】
【従来の技術】
不揮発性メモリは、電源を切っても、メモリセルに記憶されたデータが消えないという特徴を有しており、DRAM(Dynamic Random Access Memory)、SRAM(Static Ramdom Access Memory)等の揮発性メモリのように、電源を切ると記憶されているデータが保持されないメモリとは異なっている。不揮発性メモリとしては、現在、携帯電話等において多用されているフラッシュメモリ(EEPROM)、ICカード等において使用されているFRAM(強誘電体メモリ)、さらに開発が活発化してきているMRAM(磁気メモリ)等がある。
【0003】
図1は、不揮発性半導体記憶装置に使用されるフラッシュメモリセルの構成を示す模式図である。このフラッシュメモリセル1は、コントロールゲート2と、フローティングゲート3と、ソース4およびドレイン5とを有しており、フローティングゲート3に注入される電子量により、「1」および「0」のいずれかのデータが記憶される。このようなフラッシュメモリセル1が、m×n個のマトリックス状に配置されて構成された複数のブロックが、相互に接続されることによって、不揮発性半導体記憶装置としてのフラッシュメモリアレイが構成されている。
【0004】
図2は、フラッシュメモリセルにおける一対のブロックの構成を示す。各ブロックは、所定方向に配列されたn個のフラッシュメモリセル1の各コントロールゲート2が、m本のワード線WL1〜WLmにそれぞれ接続されており、m個のフラッシュメモリセル1の各ドレイン5が、n本のビット線BL1〜BL2に、それぞれ接続されている。BLK1およびBLK2の各ブロックにおいて、全てのフラッシュメモリセル1は、共通の1本のソースSに接続されている。
【0005】
このように、フラッシュメモリアレイを構成するブロックは、各フラッシュメモリセルのソースSが共通になっているという構造上の特徴を有しているために、フラッシュメモリセル1に記憶されたデータは、ブロック単位毎に一括して消去され、1つのフラッシュメモリセル1ごと、すなわち、1ビットごとにデータを消去することはできない。
【0006】
次に、フラッシュメモリセル1によって構成されたフラッシュメモリアレイによるデータの読み出し、書き込み、消去、それぞれの機能動作について簡単に説明する。フラッシュメモリセル1に記憶されたデータを読み出す場合には、制御信号、アドレス信号等からなる読み出し信号が、フラッシュメモリアレイに接続された外部接続装置である中央演算処理装置(CPU)等から与えられると、コントロールゲート2に、例えば5Vの高電圧が印加され、ドレイン5に、例えば1Vの低電圧、ソース4に、例えば0Vの低電圧が印加される。この時に、ソース4−ドレイン5間に流れる電流の大小をセンスアンプによって比較し、データの「1」及び「0」の判定を行う。そして、フラッシュメモリセル1から読み出されたデータを外部へ出力することにより、データの読み出し動作が完了する。
【0007】
フラッシュメモリアレイによるデータの書き込み動作は次のように行われる。フラッシュメモリアレイに対して、外部接続装置であるCPU等から制御信号及びアドレス信号と、データとが与えられると、コントロールゲート2に例えば12Vの高電圧、ドレイン5に例えば7Vの高電圧、ソース4に例えば0Vの低電圧が印加される。これにより、ドレイン5の接合部近傍にて発生したホットエレクトロンが、コントロールゲート2に印加された高電圧によって、フローティングゲート3に注入される。その後、書き込み状態をオフにして、ベリファイ動作を行う。データが書き込まれたフラッシュメモリセル1が、ベリファイ動作成功の場合には、書き込み完了となる。ベリファイ動作失敗の場合には、再び書き込みを行ってベリファイ動作を行う。このベリファイ動作が失敗の場合には、所定の回数にわたってデータの書き込みおよびベリファイ動作を実施し、ベリファイ動作成功でない場合には、CPU等へ書き込みエラーのステータスを出力する。
【0008】
最後に、フラッシュメモリアレイにおけるデータの消去動作について説明する。データの消去は、ブロック単位で行われる。制御信号、ブロックアドレス、および消去コマンドがフラッシュメモリに対してCPU等から与えられると、コントロールゲート2に例えば−10Vの低電圧が印加され、ドレイン5がフローティングされ、さらに、ソース4には例えば6Vの高電圧が印加される。このような電圧印加状態とすることにより、フローティングゲート3−ソース4間に高電界が発生し、トンネル現象を利用してフローティングゲート2内の電子をソースに引き抜くことができ、データが消去される。
【0009】
その後、データ消去状態をオフにして、データの書き込み時と同様にベリファイ動作を行う。データ消去信号が与えられたブロックのすべてのフラッシュメモリセル1がベリファイ動作成功の場合には、データの消去は完了する。ベリファイ失敗の場合には、再びデータの消去動作を行って、ベリファイ動作を行う。このデータ消去動作およびベリファイ動作を所定の回数にわたって実施し、ベリファイ動作失敗の場合は、CPU等に対して、イレースエラーのステータスを出力する。
【0010】
一般に、フラッシュメモリアレイは、データの読み出し動作と、ベリファイ動作を含めたデータの書き込み動作と、ベリファイ動作を含めたデータの消去動作のそれぞれの動作速度は、データの読み出し動作、ベリファイ動作を含めたデータの書き込み動作、ベリファイ動作を含めたデータの消去動作の順に遅くなっており、データの読み出し動作には約100ns程度、ベリファイ動作を含めたデータの書き込み動作には約30μs程度、ベリファイ動作を含めたデータの消去動作には約500msの時間をそれぞれ必要とする。このように、フラッシュメモリアレイは、データの読み出しに対して、データの書き込みおよび消去は、けた違いに長時間を必要とする。
【0011】
これに対して、DRAM、SRAM等に代表される揮発性半導体記憶装置は、電源を切ると、記憶しているデータが失われるという欠点を有しているが、データの書き込み動作に必要な時間は、データの読み出し時間とほぼ等しいという特徴があり、例えばSRAMでは、約100ns程度の時間でデータの読み出し動作および書き込み動作がそれぞれ終了する。このように、SRAMは、フラッシュメモリアレイのデータの書き込み時間および消去時間に比べて、格段に短い時間でデータの書き換えが可能である。
【0012】
SRAMの代表的なメモリセルを図3に示す。SRAMメモリセル6は、一対のスイッチ用トランジスタ7と、一対のインバータ8とを組合せて構成されている。このようなSRAMメモリセル6の読み出し動作について説明する。SRAMメモリセル6の読み出し動作は、アドレスによって選択されたワード線WLにパルスを印加して、いずれかのスイッチ用トランジスタ7をオンさせる。この時に、BIT端子およびBIT#端子の電圧の大小をセンスアンプによって比較し、データの「1」及び「0」の判定を行う。そして、メモリセルからの読み出しデータを外部のCPU等へ出力することにより、データの読み出し動作が完了する。
【0013】
SRAMメモリセル6へデータを書き込む際には、データの読み出し動作と同様、アドレスによって選択されたワード線WLにパルスを印加して、いずれかのスイッチ用トランジスタ7をオンさせる。このとき、BIT端子およびBIT#端子の一方に高電圧、他方に低電圧を印加することにより、ノードN1およびN2にそれぞれ電圧を与え、その組み合わせにより2進のデータ書き込みを行う。
【0014】
外部接続装置である中央演算処理装置(CPU)がデータを処理する場合、データの書き込み動作に時間がかかるフラッシュメモリは、データ書き込み時にCPUの待機時間が長くなり、多数のデータを書き込む場合には、データの書き込みに必要な時間の間、CPUは、他の処理をすることができなくなる。
【0015】
このために、一旦、データをページバッファと呼ばれる書き込み時間の短いSRAM等の揮発性半導体記憶装置内に書き込み、一括してフラッシュメモリへ転送するような機能を有する半導体記憶装置を実現することにより、見け上、データの書き込み時間を短縮する方法が提案されている。このような半導体記憶装置では、CPUは、フラッシュメモリに対してデータの書き込み動作を実施する必要がなく、その結果、CPUは、他の処理を実施することができる時間的余裕が生じる。
【0016】
特開平11−85609号公報には、ページバッファ技術において、データをフラッシュメモリへ転送する際のオーバーヘッドを減少させて、データ転送速度の低下を抑制できる半導体記憶装置が開示されており、また、特開平10−283768号公報には、同様に、ページバッファ技術において、データのライトアクセスに対して高速化できる半導体記憶装置が開示されている。
【0017】
【発明が解決しようとする課題】
このように、外部接続装置であるCPUがデータを処理する場合、データの書き込み動作に時間を要するフラッシュメモリでは、データの書き込みに際してCPUの待機時間が長くなり、多数のデータをフラッシュメモリに書き込む場合、書き込みに必要な長時間にわたって、CPUは他の処理を実施することができない。従来のページバッファを用いたデータの書き込み動作では、ページバッファにデータを一旦格納し、ページバッファからフラッシュメモリへ一括してデータを転送している。このような方法により、フラッシュメモリへのデータ書き込み時におけるCPUの待機時間を不要とし、見掛け上、フラッシュメモリへのデータ書き込み時間の短縮を図っている。
【0018】
しかし、ページバッファからフラッシュメモリアレイに対してデータの転送中には、次のデータをページバッファへ書き込むこと、および、ページバッファからデータを読み出すことはできない。従って、ページバッファは、一時的にデータを保存するためのワーク等として使用することができない。
【0019】
このような問題を解決するために、外付けのSRAMを設けて、外付けSRAMによって、データを一時的に保存することが行われている。しかしながら、この場合には、高速での書き込みを行う必要があるデータ量が増大すると、データを一時的に保存するための外付けSRAMの必要容量が大きくなるという問題が発生している。
【0020】
また、フラッシュメモリに対してデータ書き換え動作を行う場合、データ消去動作と書き込み動作とを同時に行うことができないために、データを書き込むブロックを消去した後に、データが消去されたブロックに対して、順次、データを書き込む必要があり、時間がかかるおそれがある。
【0021】
さらに、前述したページバッファを有するデバイスであっても、フラッシュメモリに格納されているデータをページバッファに転送する機能を有していない。
【0022】
本発明は、このような問題を解決するものであり、その目的は、CPU等の外部接続装置において、データを書き込む際の待機時間を不要とし、しかも、外付けSRAMを必要とせず、チップ面積を小さくすることができる半導体記憶装置を提供することにある。
【0023】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数の揮発性半導体記憶素子によってそれぞれ構成されており、外部接続装置に対して入出力ピンによって、データの読み出しおよび書き込みが可能になった複数の第1メモリアレイと、各第1メモリアレイとは独立して動作可能に設けられており、不揮発性半導体記憶素子によって構成された少なくとも1つのブロックを有する第2のメモリアレイと、前記各第1メモリアレイと前記第2メモリアレイとの間にて相互にデータを転送するデータ転送手段と、を具備することを特徴とする。
【0024】
前記各第1メモリアレイ、前記第2メモリアレイ、および前記データ転送手段は同一チップ上に設けられている。
【0025】
また、本発明の半導体記憶装置は、前記第1メモリアレイが、揮発性半導体記憶素子に代えて高速動作可能な不揮発性半導体記憶素子によって構成されていることを特徴とする。
【0026】
前記各第1メモリアレイは、それぞれ、前記第2メモリアレイとデータ転送中に、外部接続装置によって、データの読み出しおよび書き換えができる。
【0027】
前記第2メモリアレイは、前記いずれかの第1メモリアレイとデータ転送中に、外部接続装置によって、データの読み出し、書き込み、消去ができる。
【0028】
前記第1メモリアレイに対するアクセスが、前記第2メモリアレイに対するアクセスに用いるコマンドによって実施される。
【0029】
前記データ転送手段は、前記各第1メモリアレイにおける任意のアドレスのデータを前記第2メモリアレイの任意のアドレスに転送するとともに、前記第2メモリアレイにおける任意のアドレスのデータを前記第1メモリアレイの任意のアドレスに転送する。
【0030】
前記データ転送手段は、前記各第1メモリアレイにおける任意の領域のデータを前記第2メモリアレイの任意の領域に転送することができるとともに、前記第2メモリアレイの任意の領域のデータをいずれかの第1メモリアレイの任意の領域に転送することができる。
【0031】
前記データ転送手段は、前記各第1メモリアレイにおける全てのデータを、前記第2メモリアレイの任意の領域にそれぞれ転送することができるとともに、前記各第1メモリアレイの全ての領域に書き込まれるデータ量に相当するデータを、各第1メモリアレイにそれぞれ転送することができる。
【0032】
前記データ転送手段は、第1メモリアレイおよび第2メモリアレイにおける転送先のアドレスのデータと転送元のアドレスのデータとを比較して、転送先のアドレスのデータと転送元のアドレスのデータとが一致する場合にデータを転送せず、データが異なる場合にデータを転送する。
【0033】
前記データ転送手段によって第2メモリアレイとの間でデータ転送されている第1メモリアレイ以外の第1のメモリアレイが、外部接続装置によってアクセス可能である。
【0034】
前記データ転送手段によって第2メモリアレイとの間でデータ転送されている第1メモリアレイは、外部接続装置からのアクセスが禁止される。
【0035】
前記データ転送手段によって第2メモリアレイとの間でデータ転送されている第1メモリアレイは、外部接続装置からのアクセスによって、第2メモリアレイとの間のデータ転送を一時中断して、外部接続装置によってアクセスされ、外部接続装置によるアクセスが終了した後に、第2メモリアレイとの間でのデータ転送が再開される。
【0036】
外部接続装置により、前記第2メモリアレイのいずれかのブロックのデータが消去されている間、または、第2メモリアレイへの書き込みを実行している間は、前記第1メモリアレイは、外部接続装置からのアクセスが可能である。
【0037】
少なくとも1つの第1メモリアレイのサイズが、第2メモリアレイにおいてデータが一括消去されるブロック単位に等しいサイズ、または倍数あるいは整数分の1のサイズに構成されている。
【0038】
入力されたアドレスに対応するメモリ空間が、第1メモリアレイおよび第2メモリアレイにおいてそれぞれ独立しており、第1メモリアレイおよび第2メモリアレイに対するメモリ空間に対するアクセスが、同一の制御端子によって行われる。
【0039】
入力されたアドレスに対応するメモリ空間が第1メモリアレイおよび第2メモリアレイにおいて同一の空間に存在しており、第1メモリアレイのメモリ空間に対するアクセスと第2メモリアレイのメモリ空間に対するアクセスとが異なる制御端子によって行われる。
【0040】
第1メモリアレイのメモリ空間に対するアクセスと、第2メモリアレイのメモリ空間に対するアクセスとが、1本の制御端子による場合と、2本以上の制御端子による場合とに切り換えられる。
【0041】
前記第2メモリアレイは、データの書き換え動作および読み出し動作をそれぞれ独立して実行可能な複数のバンクを有しており、各バンクと各第1メモリアレイとが、前記データ転送手段によって、相互にデータ転送可能である。
【0042】
前記第2メモリアレイにおけるバンクと、いずれかの第1メモリアレイとの間で相互にデータ転送中に、外部接続装置によって、各第1メモリアレイからのデータの読み出し、各第1メモリアレイのへのデータの書き込み、および第2メモリアレイにおけるデータ転送に使用されていないバンクからのデータの読み出しができる。
【0043】
前記第2メモリアレイにおけるいずれかのバンク内のデータを消去している間、または、外部接続装置により、第2メモリアレイのいずれかのバンクに対して書き込みを実行している間に、外部接続装置によって、各第1メモリアレイからのデータの読み出し、各第1メモリアレイへのデータの書き込みが可能であり、また第2メモリアレイにおけるデータの消去または書き込みを実行していないバンクからのデータの読み出しが可能である。
【0044】
前記第1メモリアレイの少なくとも1つは、全てのデータを特定の値にリセットできる。
【0045】
前記第1メモリアレイは、第2メモリアレイにおいてデータ消去完了後のセルに等しい値にリセットできる。
【0046】
前記第1メモリアレイのデータを第2メモリアレイに転送する際に、その第1メモリアレイが、データを転送された後にリセットできる。
【0047】
前記第1メモリアレイの少なくとも1つは、データの書き換えが不可能にできる。
【0048】
前記データ転送手段は、電源投入時、または、消費電流を削減して初期状態とするパワーダウンから通常の使用状態への復帰時に、前記第2メモリアレイ内の任意の領域のデータを、いずれかの第1メモリアレイの任意の領域に転送する。
【0049】
前記第1メモリアレイは、第2メモリアレイからデータが転送されると、データの書き換えが不可能にできる。
【0050】
前記第1メモリアレイまたは第2メモリアレイに対する外部接続装置のアクセスが、クロック信号に同期して行われる。
【0051】
前記いずれかの第1メモリアレイと第2メモリアレイとの間でのデータの転送状況が外部接続装置に出力される。
データの入出力に使用される、あらかじめ決められたバス幅をもつ入出力データバスを、第1メモリアレイまたは第2メモリアレイが各々個別に使用する場合、あるいは、第1メモリアレイおよび第2メモリアレイが使用する場合に切り換えられる。
【0052】
前記第1メモリアレイまたは第2メモリアレイが使用できる入出力データバスの前記切り換えが、外部接続装置に接続された制御端子、または、あらかじめ定められたコマンドによって切り換えられる。
【0053】
前記各第1メモリアレイと第2メモリアレイとの間でのデータ転送に使用されるデータバスのバス幅が、入出力データバスのバス幅よりも大きくなっている。
【0054】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図4は、本発明の半導体記憶装置の実施の形態の一例を示す概略構成図である。
【0055】
図4に示す本発明の半導体記憶装置は、それぞれが独立して、データの読み出しおよび書き込み動作が可能な揮発性半導体記憶素子のSRAMアレイによって構成されたSRAM0およびSRAM1と、不揮発性半導体記憶素子からなるフラッシュメモリによって構成されたフラッシュメモリアレイ11と、このフラッシュメモリアレイ11と各SRAM0およびSRAM1との間でデータを転送させるライトステートマシンWSMと、外部接続装置である外部CPU(中央演算処理装置)からのコマンドを認識するコマンド認識部12とを有している。SRAM0およびSRAM1とフラッシュメモリアレイ11とは同一のチップ上に設けられている。
【0056】
ライトステートマシンWSMは、フラッシュメモリアレイ11と各SRAM0およびSRAM1との間でのデータ転送に際して、SRAM0およびSRAM1からのデータの読み出し、SRAM1およびSRAM0へのデータ書き込み、フラッシュメモリアレイ11からのデータの読み出し、フラッシュメモリアレイ11へのデータの書き込み、および、外部接続装置であるCPUの動作命令を受けたデータの書き込み動作、消去動作等を制御する。コマンド認識部12は、各SRAM0およびSRAM1がデータ転送状況を示すフラグF1およびF2を出力するためのコマンド等、外部CPUからのコマンドを認識する。
【0057】
外部CPUと半導体記憶装置との間のデータ伝送等は、I/O(入出力)ピンに接続された入出力用データバス16によって行われ、また、各SRAM0およびSRAM1とライトステートマシンWSMとの間のデータ伝送、ライトステートマシンWSMとフラッシュメモリアレイ11との間のデータ伝送、コマンド入力の伝送等は、内部転送用データバス17によって行われる。
【0058】
SRAM0およびSRAM1は、それぞれが独立して、データの読み出しおよび書き込み動作が可能であり、外部CPUによってアクセスする場合には、CE#ピンから入力されるチップイネーブルCE#と、そのときに入力されるアドレスとの組合せ論理によって、また、データ転送の場合には内部制御回路によって、データの書き込みおよび読み出しが実施される。
【0059】
本実施形態の半導体記憶装置では、独立して動作する一対のSRAM0およびSRAM1が設けられているが、3つ以上のSRAMアレイを設ける構成としてもよく、この場合には、各SRAMアレイに対して、よりフレキシブルにデータを格納することができる。また、本実施形態では、不揮発性半導体記憶素子のメモリアレイ11としてフラッシュメモリ(EEPROM)を使用する構成について説明しているが、EPROMなど他の不揮発性半導体記憶素子によって構成されたメモリアレイを使用してもよい。さらに、本実施形態では、揮発性半導体記憶素子からなるメモリアレイとしてSRAMアレイを使用しているが、DRAMなど他の揮発性半導体記憶素子からなるメモリアレイを使用してもよい。
【0060】
本実施の形態の半導体記憶装置では、図5に示すように、メモリマップにおいて、SRAM0およびSRAM1とフラッシュメモリアレイ11とが別のメモリ空間に存在しており、外部CPUからのSRAM0およびSRAM1とフラッシュメモリアレイ11のアクセスは、共通の制御端子である1本のCE#ピンに入力されるチップイネーブルCE#と、アドレスピンから入力されるアドレスとの組み合わせ論理によって行われる。
【0061】
例えば、外部CPUによってSRAM0およびSRAM1のデータを読み出す場合には、図5に示すように、SRAM0およびSRAM1のアドレス「200000」〜「20FFFF」をアドレスピンから入力して、CE#ピンおよびOE#ピンを操作することにより、SRAM0およびSRAM1のアドレスにアクセスする。
【0062】
このように、入力されるアドレスにより、自動的にアクセス対象のメモリアレイを選択することができるために、1本のCE#ピンによって、外部CPUからSRAM0およびSRAM1と、フラッシュメモリアレイ11とにそれぞれアクセスすることができる。
【0063】
このような構成の半導体記憶装置の動作について、以下に説明する。まず、外部CPUから入力されるデータをSRAMアレイに保存する場合について、つまり、図6に示すように、SRAM0にデータを書き込む例を説明する。図7は、その場合のSRAM0へのデータを書き込むコマンドの一例を示すタイミングチャートである。
【0064】
図7に示すように、入出力ピンであるI/Oピンおよび入出力用データバス16を通して入力される書き込みデータ「Write Data」およびアドレス「SRAM0アドレス」が書き込み動作として外部CPUから発行されると、チップイネーブルCE#およびライトイネーブルWE#のローレベルによって、書き込みデータ「Write Data」が、「SRAM0アドレス」として指定されたSRAM0のアドレスに書き込まれる。いくつかのデータを連続して書き込む場合には、この書き込み動作を順次繰り返し実行することによって実現される。
【0065】
I/Oピンに接続された入出力用データバス16としては、通常、バス幅が16ビットもしくは8ビットのものが使用されているために、この場合のデータの書き込み動作は、100ns程度の書き込みサイクルタイムの間に、16ビットもしくは8ビットのデータを、SRAM0に書き込むことができる。
【0066】
このように、先頭のデータ書き込みの設定アドレスが、SRAMアレイであるSRAM0になっているため、SRAM0の設定アドレスに対するデータの書き込み動作であることを判別することができる。
【0067】
また、図7に示すような書き込み方法に代えて、図8に示すように、フラッシュメモリアレイ11へのデータの転送を前提としてSRAMアレイにデータを書き込むようにしてもよい。この場合には、まず、SRAMアレイを使用したコマンドをフラッシュメモリアレイのアドレスとともに発行し、次のコマンドサイクルにおいて、転送するデータの数をフラッシュメモリアレイ11のアドレスと共に発行する。その後、チップイネーブルCE#およびライトイネーブルWE#の書き込み動作によって、順次、フラッシュメモリアレイ11に転送される際の転送先のアドレスとともに、書き込みデータをSRAMアレイに書き込む。
【0068】
この場合、最初のコマンドにおいて、データの書き込みの設定アドレスが、フラッシュメモリアレイ11のアドレスになっているため、コマンド認識部12は、フラッシュメモリ11のアドレスへデータを転送するコマンドであることを判別する。図8に示すデータの書き込み方法では、2番目のコマンドサイクルで宣言したデータ数分のフラッシュメモリアレイ11のアドレスとデータの組が、3番目のコマンドサイクル以降、繰り返し入力されることにより、連続してSRAM0にデータを書き込むことができる。
【0069】
SRAMアレイへのデータ書き込みは、100ns程度であり、フラッシュメモリアレイへのデータ書き込みに比べて短時間で完了するため、半導体記憶装置に対してデータ書き込みの動作を実行している外部CPUは、SRAMアレイへのデータ書き込みが終了した時点で、他の処理を実施することができる。
【0070】
前述したように、フラッシュメモリアレイ11に対して直接データを書き込む場合、フラッシュメモリアレイ11へのデータの書き込みの実行命令を発行した後、次のフラッシュメモリアレイ11へのデータの書き込みを開始するまで、外部CPUには、フラッシュメモリアレイ11への書き込み時間が長いことによって待機時間が生じ、その待機時間によって、外部CPUのオペレーション動作が制限される。このように、フラッシュメモリアレイ11へのデータの書き込み時間が長くなると、外部CPUは、フラッシュメモリアレイ11へのデータの書き込み動作にのみ専念しなければならず、他の処理を実行できない。
【0071】
しかしながら、本実施形態の半導体記憶装置では、短時間でデータが書きこまれるSRAMアレイに対してデータを書き込んだ後に、フラッシュメモリアレイ11にデータを転送するために、SRAMアレイに対して短時間でデータを書き込むことができる。その結果、外部CPUは、SRAMアレイに対するデータの書き込みが終了した時点で、他の処理を実行することができる。
【0072】
次に、SRAMアレイに保存されているデータを外部CPUによって読み出す場合に関して、図9に示すように、SRAM0からのデータの読み出し例について説明する。図10は、その場合のコマンドの一例を示すタイミングチャートである。
【0073】
読み出されるデータは、入出力データ用バス16および入出力ピンであるI/Oピンを通して、外部CPUに出力される。SRAM0に保存されているデータを読み出す場合には、データを読み出すSRAM0のアドレスを設定し、チップイネーブルCE#および出力イネーブルOE#が、それぞれローレベル「L」になることによって、その設定されたアドレスのデータ「Read Data」が読み出される。いくつかのデータをSRAM0から連続して読み出す場合には、この読み出し動作を、順次、繰り返し実行することによって実現される。
【0074】
次に、SRAMアレイからフラッシュメモリアレイ11へデータを転送する場合を、図11に示すSRAM0からフラッシュメモリアレイ11へのデータ転送例について説明する。図12は、その場合のSRAM0内の任意のデータを、フラッシュメモリアレイ11へ転送するコマンド入力の一例を示すタイミングチャートである。
【0075】
前述したような方法によって、SRAM0へのデータ書き込みが完了した後に、ユーザーが、図12に示すようなデータ転送コマンドを発行すると、半導体記憶装置内に設けられたライトステートマシンWSMにより、コマンドにて指定されたSRAM0の任意のアドレスからフラッシュメモリアレイ11の任意のアドレスに対してデータの転送が開始される。
【0076】
図12に示すコマンドシーケンスにおいて、転送SFコマンドは、SRMアレイからフラッシュメモリアレイへデータ転送するにあたり、その準備をライトステートマシンWSMに行わせるコマンドであり、転送確認コマンドは、コマンド入力シーケンスにおいて、入力されたデータが正しく、転送を開始してもよいかどうかを確認するコマンドである。さらに、フラッシュ転送先スタートアドレスは、データ転送が行われるフラッシュメモリアレイ11の最初のアドレス、SRAM0転送元スタートアドレスおよびSRAM0転送元エンドアドレスは、それぞれ、転送元となるSRAMアレイの転送開始アドレスおよび転送終了アドレスを表す。
【0077】
図12に示すコマンドシーケンスを発行した後、まず、ライトステートマシンWSMは、転送元のSRAM0に転送の実行を表すためのフラグF0を立てる。これにより、SRAM0からフラッシュメモリアレイ11にデータの転送処理中であることを判別することが可能になる。
【0078】
その後、ライトステートマシンWSMは、コマンドにより入力されたSRAM0の転送を開始する転送元スタートアドレスを設定し、このアドレスに書き込まれているデータを読み出す。次に、読み出されたデータを、転送先となるフラッシュメモリアレイ11の転送先スタートアドレスに、通常の書き込み動作と同様の方法によって書き込む。このようなライトステートマシンWSMによる動作を、転送すべきデータ数に対して、順次繰り返すことにより、SRAM0からフラッシュメモリアレイ11へのデータ転送が実現される。
【0079】
このデータ転送動作は、本発明の半導体記憶装置内に設けられたライトステートマシンWSMによって自動的に実行され、SRAM0のデータが、フラッシュメモリアレイ11の任意のアドレスに連続して書き込まれる。このように、半導体記憶装置内のライトステートマシンWSMによって、SRAM0からフラッシュメモリアレイ11へのデータ転送動作を行うことにより、外部CPUには、フラッシュメモリアレイ11に対するデータの書き込み処理を実行する必要がなく、SRAM0からフラッシュメモリアレイ11にデータを転送している間に、他のオペレーションを実行することができる。
【0080】
なお、図13に、SRAM0内の全データを、フラッシュメモリアレイ11へ一括して転送するコマンド入力の一例を示す。この場合は、まず、転送SFコマンドと共にフラッシュ転送先スタートアドレスが設定され、次のコマンドサイクルでは、転送確認コマンドとともにSRAM0転送元アドレスが設定される。
【0081】
このようなコマンドシーケンスが発行された後に、まず、ライトステートマシンWSMは、転送元のSRAM0に転送の実行を表すためのフラグF0を立てる。その後、ライトステートマシンWSMは、コマンドにより入力されたSRAM0のデータ転送を開始するスタートアドレスを設定し、このアドレスに書かれているデータを読み出す。次に、読み出されたデータを、転送先となるフラッシュメモリアレイ11の転送先スタートアドレスに、通常の書き込み動作と同様の方法によって書き込む。このライトステートマシンWSMによる動作を、転送すべきデータ数に対して順次繰り返すことにより、SRAM0からフラッシュメモリアレイ11へのデータ転送が実現される。
【0082】
なお、図12および13に示すタイミングチャートでは、コマンドサイクルを、それぞれ3サイクルおよび2サイクルとしたが、コマンドサイクルの長さは、任意に設定することができる。
【0083】
逆に、フラッシュメモリアレイ11からSRAMアレイへデータ転送する場合を、図14に示すフラッシュメモリアレイ11からSRAM0へのデータ転送例について説明する。図15は、フラッシュメモリアレイ11内の任意のデータをSRAM0へ転送する場合のコマンド入力の一例を示すタイミングチャートを示している。
【0084】
図15に示す転送FSコマンドは、フラッシュメモリアレイ11からSRAMアレイへデータ転送するにあたり、その準備をライトステートマシンWSMに行わせるコマンドであり、転送確認コマンドは、ここまでのコマンド入力シーケンスにおいて、入力されたデータが正しく、転送を開始してもよいかどうかを確認するコマンドである。さらに、SRAM0転送先スタートアドレスは、データ転送が行われるSRAM0の最初のアドレス、フラッシュ転送元スタートアドレスおよびフラッシュ転送元エンドアドレスは、それぞれ、転送元となるフラッシュメモリアレイ11の転送開始アドレスおよび転送終了アドレスを表す。
【0085】
ライトステートマシンWSMは、フラッシュメモリアレイ11の転送開始アドレスから、順次、転送終了アドレスまで、そのアドレス内に属しているデータを、SRAM転送先スタートアドレスを先頭に、順次転送する。
【0086】
図15に示すデータ転送コマンドが発行された後に、本発明の半導体記憶装置内に存在するライトステートマシンWSMにより、フラッシュメモリアレイ11の任意のアドレスからSRAM0の任意のアドレスに対してデータの転送が開始される。
【0087】
まず、ライトステートマシンWSMは、転送先のSRAM0にデータ転送の実行を表すフラグF0を立てる。これにより、SRAM0に対してデータが転送中であることを判断することができる。
【0088】
その後、ライトステートマシンWSMは、コマンドにより入力されたフラッシュメモリアレイ11の転送を開始する転送元スタートアドレスを設定し、このアドレスに書かれているデータを読み出す。次に、読み出されたデータを転送先となるSRAM0に、通常の書き込み動作と同様の手段によって書き込みを実行する。これら一連の動作を転送すべきデータ分に対して順次繰り返すことにより、フラッシュメモリアレイ11からSRAM0へのデータ転送が実現される。
【0089】
図16に、フラッシュメモリアレイ11からSRAM0へデータを一括して転送するコマンド入力の一例を示す。図16に示すようなデータ転送コマンドを発行した後に、まず、ライトステートマシンWSMは、転送先のSRAM0にデータ転送の実行を表すためのフラグF0を立てる。その後、ライトステートマシンWSMは、コマンドにより入力されたフラッシュメモリアレイ11の転送を開始するスタートアドレスを設定し、このアドレスに書かれているデータを読み出す。次に、読み出されたデータを、転送先となるSRAM0の転送先スタートアドレスに、通常の書き込み動作と同様の方法によって書き込む。この、ライトステートマシンWSMの動作を、転送すべきデータ数に対して順次繰り返すことにより、フラッシュメモリアレイ11からSRAM0へのデータ転送が実現される。
【0090】
なお、図15および図16に示すタイムチャートでは、コマンドサイクルをそれぞれ3サイクルおよび2サイクルとしたが、コマンドサイクルは任意に設定することができる。
【0091】
次に、SRAMアレイからフラッシュメモリアレイ11へのデータ転送動作中に実行可能な動作について説明する。
【0092】
図17は、SRAM0からフラッシュメモリアレイ11へのデータ転送時において、外部からSRAM1へのデータ書き込む場合のデータの流れを示している。また、図18に、この動作を行うためのタイミングチャートを示す。
【0093】
まず、図7に示すタイミングチャートと同様にして、SRAM0のアドレスに対して、データが順次書き込まれると、図13に示すタイミングチャートと同様にして、転送SFコマンドと共に、転送先であるフラッシュメモリアレイ11の最初のデータのアドレスであるフラッシュ転送先スタートアドレスを設定する。そして、次のコマンドサイクルにおいて、転送確認コマンドと共に、転送元のSRAM0における転送されるデータの最初のアドレスである転送元スタートアドレスを設定する。このコマンドシーケンスにより、ライトステートマシンWSMによりSRAM0からフラッシュメモリアレイ11に順次データが転送される。
【0094】
このときに、外部CPUは、図7に示すタイミングチャートと同様にして、SRAM1のアドレスに対して、データを順次書き込む。この間も、半導体記憶装置内に設けられたライトステートマシンWSMにより、SRAM0からフラッシュメモリアレイ11に対してデータ転送は、順次、実行されている。
【0095】
なお、図12に示すように、SRAM0からフラッシュメモリアレイ11に対して、任意の容量のデータを転送する場合も、同様に、そのデータ転送の間に、外部CPUからSRAM1に対してアクセス可能である。
【0096】
本発明の半導体記憶装置では、完全に独立して動作可能なSRAM0およびSRAM1を有しているため、このように、SRAM0からフラッシュメモリアレイ11へのデータ転送動作中であっても、外部CPUは、他のSRAM1に対してアクセスすることができ、そのSRAM1へのデータの書き込み、および、SRAM1からのデータの読み出しが可能である。
【0097】
本発明の半導体記憶装置では、ライトステートマシンWSMによってデータを転送する際に、転送先のデータと転送元のデータとを比較して、同一のデータの場合には、データの転送を実施しないようにすることもできる。この場合のデータの流れを図19に示す。
【0098】
例えば、フラッシュメモリアレイ11のデータをSRAM0へ転送する場合について説明する。ライトステートマシンWSMは、データ転送コマンドが発送されると、転送元であるフラッシュメモリアレイ11からデータを読み出すとともに、転送先であるSRAM0のデータも読み出す。そして、両データを比較し、両データが同一の場合には、フラッシュメモリアレイ11から読み出されたデータをSRAM0には転送しない。これに対して、両データが異なる場合には、フラッシュメモリアレイ11から読み出されたデータを、SRAM0に転送して、SRAM0に書き込む。このような動作を、転送されるデータ毎に実施する。
【0099】
このように、データ転送先のデータが転送元のデータと一致する場合には、データ転送が実施されないために、データ転送に要する時間を短縮することができる。
【0100】
また、SRAM0アレイからフラッシュメモリアレイ11へデータを転送中、あるいは、フラッシュメモリアレイ11からSRAM0にデータを転送中に、転送に使用されるSRAMアレイのデータ転送状況を、ステータスレジスタ、ポーリング等によって、外部CPUに対して出力することもできる。例えば、図19に示すように、SRAM0からフラッシュメモリアレイ11にデータを転送している場合に、SRAM0のデータが転送されていることを示すフラグF0が読み出されて外部CPUに出力される。
【0101】
フラグF0の読み出しは、例えば、予め設定されたコマンドを発行して、ステータスレジスタ読み出しモードとすることにより、SRAM0およびSRAM1におけるデータ転送を示すフラグ情報が、入出力ピンに接続される。そして、CE#ピン、OE#ピン等を操作することによって、フラグ情報が外部CPUに読み出される。SRAM0およびSRAM1のいずれを出力対象とするかは、アドレスピンによるアドレスによって設定される。
【0102】
また、SRAMアレイからフラッシュメモリアレイ11にデータが転送している間に、そのSRAMアレイに対して外部CPUによって、データの書き込みあるいは読出しのためのアクセスがあった場合には、そのアクセスを禁止するようにしてもよい。図20は、ライトステートマシンWSMによって、SRAM0のデータをフラッシュメモリアレイ11に転送している間に、外部CPUからSRAM0に対してデータの読み出しまたは書き込みを行うアクセス信号が入力されたとき、このアクセス信号をディスイネーブルにして、そのアクセスを禁止する場合のデータの流れを示している。
【0103】
この場合、ライトステートマシンWSMは、SRAM0のデータをフラッシュメモリアレイ11に転送していることを示すフラグF0をセットしており、外部CPUからSRAM0に対してデータの読み出しまたは書き込みを行うアクセス信号が入力されると、フラグF0のセット信号と外部CPUからのアクセス信号との組合せ論理によって、外部CPUからSRAM0へのアクセスをハード的に禁止する。これにより、ライトステートマシンWSMは、SRAM0からフラッシュメモリアレイ11へのデータの転送を、中断することなく実施する。
【0104】
なお、この場合、外部CPUからSRAM0へのアクセスをハード的に禁止する構成に代えて、コマンドまたは外部制御端子によって、外部CPUからSRAM0へのアクセスを禁止するようにしてもよい。
【0105】
また、これとは反対に、SRAMアレイからフラッシュメモリアレイ11にデータを転送している間に、そのSRAMアレイに対して外部CPUによって、データの書き込みあるいは読出しのためのアクセスがあった場合には、そのアクセスを優先させるようにしてもよい。図21は、ライトステートマシンWSMによって、SRAM0のデータをフラッシュメモリアレイ11に転送している間に、外部CPUからSRAM0に対してデータの読み出しまたは書き込みを行うアクセス信号が入力された場合に、外部CPUのアクセスを優先させる際のデータの流れを示している。
【0106】
この場合、ライトステートマシンWSMは、SRAM0のデータをフラッシュメモリアレイ11に転送していることを示すフラグF0をセットしており、外部CPUからSRAM0に対してデータの読み出しまたは書き込みを行うアクセス信号が入力されると、フラグF0のセット信号と外部CPUからのアクセス信号との組合せ論理によって、ライトステートマシンWSMに対して、SRAM0からフラッシュメモリアレイ11へのデータの転送を中断させる割りこみ信号が与えられる。これにより、ライトステートマシンWSMは、SRAM0からフラッシュメモリアレイ11へのデータの転送を一時中断し、外部CPUからSRAM0へのアクセスを許可する。
【0107】
その後、外部CPUがSRAM0へアクセスして、SRAM0に対するデータの書き込みあるいは読み出しを実行し、外部CPUによるアクセスが終了すると、前記割りこみ信号は、ディスイネーブルになる。これにより、ライトステートマシンWSMは、SRAM0からフラッシュメモリアレイ11へのデータの転送を再開する。
【0108】
SRAM0からフラッシュメモリアレイ11へのデータの書き込みは、前述したように、ライトステートマシンWSMにより自動的に実行される。従って、一方のSRAMアレイからフラッシュメモリアレイへデータ転送中であっても、外部CPUは、他方のSRAMアレイ(上述の場合にはSRAM1)にデータを書き込むことができるために、外部CPUの動作を制限することがなく、外部CPUの処理能力が向上する。
【0109】
なお、この場合、SRAM0からフラッシュメモリアレイ11へのデータの転送の一時的な中断を、ハード的に禁止する構成に代えて、コマンドまたは外部制御端子によって、データの転送を一時中断するようにしてもよい。
【0110】
本発明の半導体記憶装置では、さらに、フラッシュメモリアレイ11における1つのブロックのデータを一括して消去するブロックイレース動作中に、I/Oピンを用いて、外部CPUからSRAMアレイへのデータの書き込み、および、SRAMアレイに書き込まれたデータの読み出しをするようにしてもよい。図22は、フラッシュメモリアレイ11におけるブロックイレース動作中に、I/Oピンを用いて、外部CPUからSRAM1に対するデータの書き込み動作またはSRAM1のデータを読み出し動作を実行する場合のデータの流れを示している。また、図23は、この場合のコマンドの一例を示すタイミングチャートである。
【0111】
この場合、フラッシュメモリアレイ11のブロックのイレースコマンドが発行されると、イレースの対象となるフラッシュメモリアレイ11のブロックのアドレスが、ライトステートマシンWSMに記憶され、ライトステートマシンWSMによって、フラッシュメモリアレイ11のブロックイレースが開始される。
【0112】
そして、このように、ライトステートマシンWSMによってフラッシュメモリアレイ11のブロックのデータが消去される間に、前述したように、アドレスピン、I/Oピンを用いて、SRAM1に対して、外部CPUによるデータの読み出しおよび書き込み動作が実行される。従って、ライトステートマシンWSMによるブロックの消去とSRAMアレイに対するアクセス動作とを同時に実行することができる。
【0113】
なお、本発明の半導体記憶装置において、SRAM0、SRAM1のいずれかの容量サイズが、フラッシュメモリアレイ11における一括消去が可能な1つのブロックと同サイズ、あるいは、SRAM0およびSRAM1のそれぞれがフラッシュメモリアレイの倍数サイズ、または、整数分の1のサイズとしてもよい。この場合には、フラッシュメモリアレイ11における1つのブロックに書き込まれたデータの一部を書き換えることが容易になる。
【0114】
SRAM0の容量サイズが、フラッシュメモリアレイ11における1つのブロックのサイズと同サイズの場合についてのデータの流れを図24に示す。フラッシュメモリアレイ11における1つのブロックに書き込まれたデータの一部を書き換える場合には、まず、そのブロックのデータの全てを、ライトステートマシンWSMによって、一旦、SRAM0に転送し、データの一時保存を行う。その後、フラッシュメモリアレイ11におけるデータの書き換えを行うブロックのデータを消去する。このデータ消去中に、SRAM0に一時保存したデータに対して、データの書き換えを行う。フラッシュメモリアレイ11のデータ消去が終了すると、その後に、SRAM0に一時保存されたデータの全てを、ライトステートマシンWSMによって、データ消去されたフラッシュメモリアレイ11のブロックに転送する。
【0115】
このように、SRAM0の容量サイズが、フラッシュメモリアレイ11における1つのブロックのサイズと同サイズであれば、データをフラッシュメモリ11からSRAM0に転送する場合の転送先アドレスの設定、および、データをSRAM0からフラッシュメモリ11に転送する場合の転送先アドレスの設定が容易にできる。
【0116】
また、SRAM0およびSRAM1のそれぞれの容量サイズが、フラッシュメモリアレイにおけるブロックの容量サイズの半分のサイズになっている場合には、各SRAM0およびSRAM1に、フラッシュメモリアレイ11のブロックのデータの半分ずつが、それぞれ一括して転送され、転送後、フラッシュメモリアレイ11におけるデータを書き換えるブロックを消去する。このデータ消去中に、SRAM0およびSRAM1のデータを書き換え、フラッシュメモリアレイ11におけるデータの消去が終了した後に、SRAM0およびSRAM1のデータが、ライトステートマシンWSMによって、それぞれ、一括して、フラッシュメモリアレイ11における1つのブロックに転送される。
【0117】
この場合も、データをフラッシュメモリ11からSRAM0に転送する場合の転送先アドレスの設定、および、データをSRAM0からフラッシュメモリ11に転送する場合の転送先アドレスの設定が容易にできる。
【0118】
本発明の半導体記憶装置としては、図25(a)に示すように、SRAMアレイであるSRAM0およびSRAM1とフラッシュメモリアレイとが同一のメモリ空間に存在して、SRAM0およびSRAM1の制御とフラッシュメモリアレイの制御とを、別々の制御信号によって制御するようにしてもよい。この場合には、図25(b)に示すように、半導体記憶装置には、フラッシュメモリアレイを制御するCE0#ピンと、SRAM0およびSRAM1を制御するCE1#ピンとがそれぞれ設けられ、外部CPUからSRAM0およびSRAM1とフラッシュメモリアレイとのアクセスを、CE0#ピンおよびCE1#ピンを切り換えることによって行われる。
【0119】
例えば、SRAM0およびSRAM1と、フラッシュメモリアレイとにおいて、同一のアドレス「000000」が設定されても、例えば、OE#ピンの操作とともに、CE0#ピンからのチップイネーブルにより、フラッシュメモリアレイ11のアドレス「000000」からデータが読み出される。
【0120】
このように、SRAMアレイとフラッシュメモリアレイ11とが、CE0#ピンおよびCE1#ピンによって、それぞれ独立して動作可能であるために、SRAMに導入されているデータ保持モード等の機能を使用することが可能である。また、携帯電話等において使用されているSRAMとフラッシュメモリのスタックドパッケージ品とは、端子操作が互換性を有しているために、容易に置き換えることができる。
【0121】
図26は、1本のCE0#ピンのみを使用する場合と、CE0#ピンおよびCE1#ピンの2本を使用する場合とに切り換えるチップイネーブル切り換えスイッチ21が設けられた半導体記憶装置を示している。この場合には、1本のCE0#ピンからのイネーブルとアドレスとによって、SRAM0およびSRAM1とフラッシュメモリアレイ11とにそれぞれアクセスする状態と、CE0#ピンからのイネーブルとアドレスとによりフラッシュメモリへアクセスし、かつ、CE1#ピンからのイネーブルとアドレスとによりSRAM0およびSRAM1へのアクセスする状態とにそれぞれ切り換えられる。このような切り換え動作によって、外部CPUを含むシステムに対するマッチングが容易になる。
【0122】
なお、チップイネーブル切り換えスイッチ21は、予め設けられた制御端子によって切り換える構成に限らず、あらかじめ設定されたコマンドによって切り換えられるようにしてもよい。
【0123】
図27は、本発明の半導体記憶装置の他の例を示す構成図である。この半導体記憶装置では、フラッシュメモリアレイ11が、データの書き込み、データの消去および読み出しを独立して実行可能な2つのバンクBank0およびBank1を有している。なお、フラッシュメモリアレイ11のバンクは、2つ以上設けるようにしてもよい。
【0124】
このように、複数のバンクを有するフラッシュメモリ11は、特開平10−144086号公報に開示されているように、一方のバンクに対するデータの書き込み動作または消去動作と並行して、他方のバンクのデータの読み出し動作が実行可能であるため、前述したように、SRAMアレイとフラッシュメモリ11との間でのデータ転送動作中に可能な動作に加えて、データ転送元、データ転送先になっていないバンクから外部へデータを読み出すことが可能である。図28は、SRAM1からフラッシュメモリアレイ11の一方のバンクBank0に対してデータ転送を実行中に、他方のバンクBank1のデータを外部に読み出す場合のデータの流れを示している。
【0125】
また、このように、複数のバンクを有するフラッシュメモリ11では、一方のバンクにおけるブロックイレース動作中に、I/Oピンを用いて、外部からSRAMアレイへのアクセスとともに、他方のバンクにおけるデータを外部に読み出すこともできる。図29は、この場合のデータの流れを示している。
【0126】
この場合、フラッシュメモリアレイ11にブロックイレースコマンドが発行されると、ブロックイレースの対象となるフラッシュメモリアレイ11の一方のバンクBank1におけるブロックアドレスが、ライトステートマシンWSMに記憶され、ライトステートマシンWSMによって、フラッシュメモリアレイ11におけるバンクBank1のブロックイレースが開始される。
【0127】
このように、ライトステートマシンWSMによる、フラッシュメモリアレイ11の一方のバンクBank1のブロックイレース中に、前述したように、アドレスピン、I/Oピンを用いて、SRAM1に対して、外部CPUによるデータの読み出しおよび書き込み動作が実行され、さらには、ブロックイレースの対象になっていない他方のBank0に書き込まれたデータを、同様に、アドレスピン、I/Oピンを用いて、外部CPUによって読み出すことができる。
【0128】
このように、ライトステートマシンWSMによる一方のバンクBank1のブロックイレース動作とSRAMアレイに対するアクセス動作と、他方のバンクBank0のデータの読出し動作とを同時に実行することができる。
【0129】
図30は、本発明の半導体記憶装置のさらに他の例を示す構成図である。この半導体記憶装置は、SRAMアレイであるSRAM0およびSRAM1を構成するSRAMが、それぞれ、所定の値にリセットできるように構成されており、半導体記憶装置のリセットピンRESETに対するリセットイネーブル信号によって、SRAMアレイであるSRAM0およびSRAM1がそれぞれ一括してリセットされる。
【0130】
図31は、この半導体記憶装置のSRAM0およびSRAM1に使用されるSRAMメモリセルの構成図である。このSRAMメモリセル6aは、図3に示すSRAMメモリセル6において、一方のスイッチトランジスタ7と一対のインバータ8との接続点に、さらに、リセット用トランジスタ9が接続されており、そのリセット用トランジスタ9のコントロールゲートが、リセットイネーブルRESETが入力されるリセットイネーブルノードになっている。そして、リセットイネーブルノードがハイレベル「H」になることにより、SRAMメモリセル6aは、リセットされる。
【0131】
SRAM0およびSRAM1に使用される全てのSRAMメモリセル6aのリセット端子は、図30に示すように、一括して半導体記憶装置のRESETピンに接続されている。RESETピンは、通常、ローレベル「L」にセットされており、ハイレベルのリセットイネーブル信号によって、SRAM0およびSRAM1は、一括して、所定の状態にリセットすることができる。リセットされたSRAM0およびSRAM1は、RESETピンがローレベル「L」になることによりリセット解除状態になる。
【0132】
このような構成の半導体記憶装置では、リセットイネーブルノードをハイレベル「H」とし、SRAM0およびSRAM1内のそれぞれの内容を全て所定の状態に一括して設定することができる。従って、SRAM0およびSRAM1内のデータを一括してリセットすることができる。
【0133】
なお、RESETピンによって、SRAM0およびSRAM1を一括してリセットする構成に限らず、予め設定されたリセットコマンドを発行することにより、ライトステートマシンWSMによって、SRAM0およびSRAM1を一括してリセットする構成としてもよい。
【0134】
また、予め設定されたリセットコマンドが発行されると、SRAM0およびSRAM1のSRAMメモリセル6aに対して、順次、特定のデータ内容を書き込んでリセットするようにしてもよい。この場合には、SRAM0およびSRAM1における任意の領域のSRAMメモリセル6aのデータをリセットすることができる。
【0135】
このようなリセット機能を有する半導体記憶装置では、フラッシュメモリアレイ11に書き込まれたデータが誤って上書きされることを防止することができる。フラッシュメモリアレイ11は、アドレスに書き込まれたデータに対して上書きすることは可能であるが、一旦データが書き込まれると、データの消去は、ブロック単位となる。このために、フラッシュメモリアレイ11のセルにおけるデータが誤って書き換えられると、その誤りを訂正することは容易でない。
【0136】
このようなリセット機能を有する半導体記憶装置では、図32に示すように、SRAM0からフラッシュメモリアレイ11にデータを転送した後に、SRAM0におけるデータ転送領域をリセットするようにしてもよい。この場合には、その後のデータ転送コマンド発行時に、誤って、すでにデータが転送された状態になっているSRAM0の領域がデータ転送領域として設定されても、フラッシュメモリアレイ11にデータが転送されることによって、フラッシュメモリアレイ11のデータが上書きされて書き換えられるおそれがない。
【0137】
図33は、本発明の半導体記憶装置のさらに他の例を示す構成図である。この半導体記憶装置には、SRAMアレイであるSRAM0およびSRAM1のデータ書き換え不可能(プロテクト)動作を可能にするために、RAMPROTECTピンが設けられている。RAMPROTECTピンは、SRAM0およびSRAM1内のデータを書き換え不可能にする場合にはハイレベル「H」とされる。これにより、SRAM0およびSRAM1内に設けられたデータ書き込みコントロール回路が休止状態とされ、データの書き換えが不可能な状態とされる。また、SRAM0およびSRAM1には、データの書き換えが不可能なプロテクト状態の場合に、セット状態とされるロック用フラグRF1およびRF2が、それぞれ設けられており、外部CPUは、ロック用フラグRF1およびRF2によって、SRAM0およびSRAM1が、データの書き換えが不可能なプロテクト状態になっていることを判別することができる。
【0138】
SRAM0およびSRAM1内に設けられたデータ書き込みコントロール回路を休止状態とするロックビットは、SRAM0およびSRAM1それぞれに設けられているために、SRAM0およびSRAM1毎に、データの書き換えが不可能な状態とすることができる。
【0139】
図34は、本発明の半導体記憶装置のさらに他の例を示す構成図である。この半導体記憶装置は、RP#をローレベルにして半導体記憶装置の消費電力を低減し、制御回路の状態を初期化、休眠状態にさせるパワーダウン機能を有している。この半導体記憶装置は、電源電圧を与えていない状態から規定の電源電圧を印加した電源投入時、あるいは、パワーダウン状態からRP#をハイレベルにして半導体記憶装置が動作可能になった復帰時に、フラッシュメモリ11内の予め決められた領域のデータをSRAM0またはSRAM1に自動的に転送するようになっている。このような機能を発揮するために、半導体記憶装置には、電源電圧の投入を検出する電圧検出回路14と、パワーダウン動作を行わせるRP#ピンと、フラッシュメモリアレイ11からSRAM0およびSRAM1へのデータ転送情報が格納されたデータ転送情報回路15とが設けられている。
【0140】
データ転送情報回路15には、電源投入時、または、パワーダウンから通常の使用状態への復帰時に、フラッシュメモリアレイ11から、SRAMアレイであるSRAM0へ転送されるデータに関するフレッシュメモリアレイ11の転送元スタートアドレスおよび転送元エンドアドレスと、SRAM0に転送されるデータの先頭アドレスである転送先アドレスとが設定されている。
【0141】
このような半導体記憶装置は、電源電圧を検出する電圧検出回路14により電源投入されたこと、あるいは、RP#の操作によりパワーダウンから復帰したことが検出されると、ライトステートマシンWSMは、データ転送情報回路15から、フラッシュメモリアレイ11の転送元スタートアドレスおよび転送元エンドアドレスと、SRAM0の転送先アドレスとを読み出して、読み出されたアドレスに基づいて、フラッシュメモリアレイ11からSRAM0へ順次データを転送する。これにより、フラッシュメモリアレイ11内に格納されているデータを、SRAM0に格納することができる。
【0142】
従って、電源投入時、パワーダウン状態から通常の使用状態への復帰時において、フラッシュメモリアレイ11内に格納された所定のデータが、SRAM0にダウンロードされるために、半導体記憶装置が初期化された時点で、そのデータを使用されることができる。このような構成は、特に、フラッシュメモリアレイ11内に格納された所定のプログラムを、必ず、SRAMアレイにダウンロードして使用する場合に好適である。
【0143】
なお、このような構成の半導体記憶装置において、SRAMアレイにデータが転送されると、転送されたデータの書き換えを不可能にすることもできる。この場合には、図35に示すように、SRAM0およびSRAM1に、データの書き換えを不可能とするロック用フラグRF1およびRF2がそれぞれ設けられる。その他の構成は、図32に示す半導体記憶装置と同様である。
【0144】
このような構成の半導体記憶装置では、フラッシュメモリアレイ11からSRAM0にデータが転送されると、ライトステートマシンWSMは、データが転送されたSRAM0を書き換え不可能な状態として、ロック用フラグRF0をセットする。これにより、SRAM0内に転送されたデータは、書き換え不可能な状態になる。従って、フラッシュメモリアレイ11内に格納された所定のプログラムを、必ず、SRAMアレイにダウンロードして使用する場合に、ダウンロードされたプログラムが書き換えられるおそれがない。
【0145】
なお、本発明の半導体記憶装置では、図36に示すように、CLKピンによってクロック信号CLKが入力されるようにして、クロック信号CLKに同期してI/Oピンからデータを入出力するシンクロナスインターフェースを設けるようにしてもよい。このような構成によって、通常のデータの読み出しおよび書き込みに比べて、シンクロナス動作により高速にてデータの読み出しおよび書き込みができる。
【0146】
本発明の半導体記憶装置においては、図37(a)に示すように、16ビット幅の入出力データバス16を用いて、14ビットバスをフラッシュメモリアレイ11のデータ読み出し用とし、2ビットバスをSRAM0およびSRAM1のデータ読み出し用とするとともに、図37(b)に示すように、デコーダ回路により、フラッシュメモリアレイ11用として14ビット、SRAM0およびSRAM1として2ビットが割り当てられた16ビットのメモリマップの構成としてもよい。このような構成により、データの読み出し時に、フラッシュメモリアレイ11に格納されている14ビットのデータと、SRAM0およびSRAM1に格納されている2ビットのデータとを1回の読み出し動作によって外部CPUによって読み出すことができる。
【0147】
また、データの書き込みに際しては、例えば、SRAM0およびSRAM1と、フラッシュメモリアレイ11とに対する書き込みコマンドを共通にすることによって、SRAM0およびSRAM1と、フラッシュメモリアレイ11とに対して同時にデータを書き込むことができる。
【0148】
このように、SRAM0およびSRAM1と、フラッシュメモリアレイ11とに対するデータの読み出しおよび書き込みをそれぞれ同時にできるために、外部CPUと容易にマッチングさせることができる。
【0149】
なお、16ビットのメモリマップは、図37(c)に示すように、上位2ビットをSRAM0およびSRAM1用、下位14ビットをフラッシュメモリアレイ用としてもよい。
【0150】
また、図38に示すように、入出力データバス16が、16ビット幅になっており、さらに、SRAM0およびSRAM1にそれぞれ接続された各内部転送用データバス17に、バス幅切替えスイッチ18aおよび18bをそれぞれ設けるとともに、フラッシュメモリアレイ11に接続された内部転送用データバス17にも、バス幅切替えスイッチ18cを設けるようにしてもよい。各バス幅切替えスイッチ18a〜18cは、それぞれ、予め設定された入力端子、あるいは、予め設定されたコマンドによって切り換えられるようになっている。
【0151】
このような構成の半導体記憶装置では、SRAM0およびSRAM1と、フラッシュメモリアレイ11とに対するデータの読み出しおよび書き込みを、それぞれ同時にすることができ、外部CPUと容易にマッチングさせることができる。
【0152】
さらには、入出力データバス16のバス幅に対して内部転送用データバス17のバス幅を大きくするようにしてもよい。例えば、図39(a)に示す半導体記憶装置では、入出力データバス16のバス幅は16ビット、内部転送用データバス17のバス幅は32ビットになっている。このような構成では、図39(b)に示すように、SRAMアレイに書き込まれた16ビットのデータ4組を、フラッシュメモリアレイ11へ転送する場合には、内部転送用データバス17のバス幅が32ビットになっていることにより、フラッシュメモリアレイ11に対して、32ビットのデータの書き込みを2回繰り返せばよい。
【0153】
これに対して、図39(c)に示すように、内部転送用データバス17のバス幅が16ビットになっている場合には、SRAMアレイに書き込まれた16ビットのデータ4組をフラッシュメモリアレイ11へ転送するに際して、フラッシュメモリアレイ11に対して、16ビットのデータの書き込みを、4回繰り返す必要がある。
【0154】
このように、内部転送用データバス17のバス幅が、入出力データバス16のバス幅よりも大きくなっていることにより、ライトステートマシンWSMによるSRAMアレイからのデータの読み出し、WSMによるフラッシュメモリアレイ11へのデータの書き込みを高速で行うことができる。
【0155】
本発明の半導体記憶装置は、このように、従来、必要であった外付けSRAMを設ける必要がなく、また、SRAMの必要容量を低減することができる。すでに述べたように、SRAMとフラッシュメモリでは、データの読み出し時間は、共に100ns程度と、ほぼ等しくなっているが、データの書き込み時間は、フラッシュメモリでは、SRAMに比べて、けた違いに遅い。本発明の半導体記憶装置では、フラッシュメモリへのデータの書き込み時間を見かけ上速くすることができる。また、従来、SRAMに保存していたデータを、フラッシュメモリに保存することによって、SRAMの必要容量を削減することができ、しかも、全体のチップ面積を低減することができる。
【0156】
すなわち、フラッシュメモリは、1ビットのデータを、1つのトランジスタによって記憶しているのに対して、SRAMでは、1ビットのデータを、6つのトランジスタによって記憶しているために、SRAMに代えてフラッシュメモリにデータを記憶させることにより、全体のチップ面積を低減することができる。
【0157】
しかも、本発明の半導体記憶装置では、いずれかのSRAMアレイからフラッシュへのデータ転送中に、外部CPUから他のSRAMアレイへの書きこみが可能であるため、保存すべきデータを、1つのSRAMアレイに対して高速で書き込みつつ、他のSRAMアレイからフラッシュメモリへのデータ転送を実行でき、見かけ上、フラッシュメモリへのデータの書きこみを速くすることができる。
【0158】
なお、本発明の半導体記憶装置では、一対のSRAM0およびSRAM1に代えて、高速での書き換えが可能な一対のFRAMアレイを使用するようにしてもよい。この場合も、図40に示すように、FRAMアレイであるFRAM0およびFRAM1と、ライトステートマシンWSMとの間でデータの転送が可能である。なお、FRAMアレイは、2つ以上設けるようにしてもよい。
【0159】
このような構成の半導体記憶装置は、FRAMアレイは、SRAMアレイと同様に高速での書き換えが可能であるにもかかわらず、FRAMアレイを構成するFRAMセルは、SRAMアレイを構成するSRAMセルよりもセル面積が小さいために、全体のチップ面積を小さくすることができる。
【0160】
【発明の効果】
以上のように、本発明の半導体記憶装置は、データを、一旦、書き込み時間の短いSRAM等の揮発性半導体記憶素子、あるいは高速動作可能な不揮発性半導体記憶素子によって構成された第1メモリアレイに記憶し、一括してフラッシュメモリ等の不揮発性半導体記憶素子によって構成された第2メモリアレイへ転送するようになっているために、不揮発性半導体記憶素子によって構成された第2メモリアレイへのデータ転送中において、外部CPU等の外部接続装置は、待機時間が不要になり、外部接続装置は他の処理を実施することが可能になる。
【0161】
さらに、複数組の第1メモリアレイが設けられて、一方の第1メモリアレイが、第2メモリアレイに対してデータ転送している間に他の第1メモリアレイに対してデータの書き込みが可能になっているために、より多数のデータを短時間で書き込むことができる。また、第2メモリアレイのデータを消去する場合にも、同時に、第1メモリアレイに対してデータの書き込みを行うことができる。一方の第1メモリアレイがデータを転送している間は、他方の第1メモリアレイは、データを外部に読み出すこともできるために、ワーク用として使用することができる。
【0162】
さらに、外部接続装置からのデータは、第1メモリアレイに一旦書き込まれた後に、第2メモリアレイに転送されて、第2メモリアレイに記憶されるために、一時的なデータ保持に使用される外付けSRAMを設ける必要がない。その結果、全体のチップ面積を減少させることができる。
【図面の簡単な説明】
【図1】不揮発性半導体記憶素子であるフラッシュメモリのメモリセルの構造を示す回路図である。
【図2】NOR型フラッシュメモリにおけるブロック構造、特に、Xデコーダとワード線との関係を示す回路図である。
【図3】揮発性半導体記憶素子であるSRAMのメモリセルの構造を示す回路図である。
【図4】本発明の半導体記憶装置の実施の形態の一例を示す概略構成図である。
【図5】その半導体記憶装置におけるアドレスマップの一例を示す構成図である。
【図6】その半導体記憶装置においてSRAMアレイに対するデータの書き込み時におけるデータの流れを示す概略図である。
【図7】そのデータ書き込み時におけるコマンドの一例を示すタイミングチャートである。
【図8】そのデータ書き込み時におけるコマンドの他の例を示すタイミングチャートである。
【図9】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへデータ転送するときのデータの流れを示す概略図である。
【図10】そのデータ転送時におけるコマンドの一例を示すタイミングチャートである。
【図11】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへデータ転送時におけるデータの流れを示す概略図である。
【図12】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへSRAMアレイ内のデータを一括データ転送する場合のコマンドの一例を示すタイミングチャートである。
【図13】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへSRAMアレイ内のデータを、任意のデータ数だけ転送する場合のコマンド入力の一例を示すタイミングチャートである。
【図14】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへのデータ時のデータの流れを示す概略図である。
【図15】その場合のコマンドの一例を示すタイミングチャートである。
【図16】その場合のコマンドの他の例を示すタイミングチャートである。
【図17】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへデータ転送中に、もう一方のSRAMアレイに対してデータ書き込みを行う場合のデータの流れを示す概略図である。
【図18】その場合のコマンドの一例を示すタイミングチャートである。
【図19】本発明の半導体記憶装置において、SRAMアレイとフラッシュメモリアレイとの間でのデータ転送に際してデータが一致する場合のデータの流れを示す概略図である。
【図20】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへのデータ転送中に、そのSRAMアレイに対してデータ書き込みを禁止する場合のデータの流れを示す概略図である。
【図21】本発明の半導体記憶装置において、SRAMアレイからフラッシュメモリアレイへデータ転送中に、そのSRAMアレイがデータ転送中であることの情報を出力する場合のデータの流れを示す概略図である。
【図22】本発明の半導体記憶装置において、フラッシュメモリアレイのデータ消去中に、SRAMアレイに対してデータを書き込みおよび読み出しする場合のデータの流れを示す概略図である。
【図23】その場合のコマンドの一例を示すタイミングチャートである。
【図24】本発明の半導体記憶装置において、一方のSRAMアレイのサイズとフラッシュメモリアレイのブロックのサイズとが等しい場合におけるデータ転送時のデータの流れを示す概略図である。
【図25】(a)は、本発明の半導体記憶装置におけるアドレスマップの他の例を示す構成図、(b)は、そのアドレスマップを有する半導体記憶装置の概略構成図である。
【図26】本発明の半導体記憶装置において、CE0#とCE1#とを切り換える構成を示す概略図である。
【図27】本発明の半導体記憶装置において、フラッシュメモリアレイに複数のバンクが設けられた構成を示す概略図である。
【図28】その半導体記憶装置にいて、フラッシュメモリアレイの各バンクに対するデータの流れを示す概略図である。
【図29】その半導体記憶装置にいて、フラッシュメモリアレイの一方のバンクのイレース制御時におけるデータの流れを示す概略図である。
【図30】本発明の半導体記憶装置において、SRAMアレイがリセット可能になった構成におけるデータの流れの一例を示す概略図である。
【図31】その半導体記憶装置のSRAMアレイに使用されるSRAMの構成を示す回路図である。
【図32】本発明の半導体記憶装置において、SRAMアレイがリセット可能になった構成におけるデータの流れの他の例を示す概略図である。
【図33】本発明の半導体記憶装置において、SRAMアレイの書き換え不可能機能を有する構成におけるデータの流れの一例を示す概略図である。
【図34】本発明の半導体記憶装置において、SRAMアレイの書き換え不可能機能を有する構成におけるデータの流れの他の例を示す概略図である。
【図35】本発明の半導体記憶装置において、SRAMアレイのデータが転送された後に初期化する際のデータの流れの一例を示す概略図である。
【図36】本発明の半導体記憶装置において、クロック信号が入力される構成を示す概略図である。
【図37】(a)は、本発明の半導体記憶装置において、入出力データバスの構成の一例を示す概略図、(b)および(c)は、それぞれ、その入出力データバスについての説明図である。
【図38】本発明の半導体記憶装置において、入出力データバスのバス幅が切り換え可能になった構成の一例を示す概略図である。
【図39】(a)は、本発明の半導体記憶装置において、入出力データバスの構成の他の例を示す概略図、(b)および(c)は、それぞれ、その入出力データバスについての説明図である。
【図40】本発明の半導体記憶装置において、FRAMアレイを使用した構成を示す概略図である。
【符号の説明】
1 フラッシュメモリセル
2 コントロールゲート2
3 フローティングゲート
4 ソース
5 ドレイン
6、6a SRAMメモリセル
7 スイッチ用トランジスタ
8 インバータ
9 リセット用トランジスタ
11 フラッシュメモリアレイ
12 コマンド認識部
14 電圧検出回路
15 データ転送情報回路
16 入出力データバス
17 内部データ転送用バス
Claims (28)
- 複数の揮発性半導体記憶素子によってそれぞれ構成された複数の第1メモリアレイと、
前記各第1メモリアレイとは独立して動作可能に設けられており、複数の不揮発性半導体記憶素子によって構成された少なくとも1つのブロックを有する第2のメモリアレイと、
外部接続装置から、前記各第1メモリアレイおよび前記第2メモリアレイに対してアクセスする場合の制御信号と、アクセスされるいずれかのメモリアレイのアドレスとがそれぞれ入力されるとともに、前記外部接続装置と前記各第1メモリアレイおよび前記第2メモリアレイとの間でのデータ転送を直接行なうために使用される複数の入出力端子と、
前記第1メモリアレイのいずれか1つと前記第2メモリアレイとの間でデータ転送を実行するデータ転送手段と、
前記外部接続装置から前記入出力端子を介して入力されるコマンドを認識して、前記データ転送手段を制御するコマンド認識手段とを具備し、
前記各第1メモリアレイと、前記第2メモリアレイとが、同一チップ上に設けられており、
前記外部接続装置との間でデータ転送を行なうために前記入出力端子に入力される制御信号およびアドレスによって、前記複数の第1メモリアレイおよび前記第2メモリアレイのうちの1つのメモリアレイの所定領域を選択して前記外部接続装置との間でデータ転送を行なう構成であり、
前記データ転送手段は、該データ転送手段によるデータ転送を実行するための所定のコマンドの入力が前記コマンド認識手段によって認識されるとともに、該データ転送手段によるデータ転送を実行するために前記入出力端子に制御信号およびアドレスが入力されると、該制御信号およびアドレスによって、データ転送を行う前記第2メモリアレイの所定領域の選択と、前記複数の第1メモリアレイのうちの1つの第1メモリアレイの所定領域の選択とを行なって、選択された前記各所定領域の間でデータ転送を実行することを特徴とする半導体記憶装置。 - 請求項1に記載された半導体記憶装置において、前記第1メモリアレイのそれぞれが、前記揮発性半導体記憶素子に代えて、前記第2メモリアレイよりも高速での書き込み動作が可能な不揮発性半導体記憶素子によって構成されていることを特徴とする半導体記憶装置。
- 前記第1メモリアレイのそれぞれは、該第1メモリアレイ以外の他の第1メモリアレイと前記第2メモリアレイとの間の前記データ転送手段によるデータ転送中に、前記外部接続装置による前記入出力端子を介してのアクセスが可能である請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイのそれぞれは、前記データ転送手段による前記第2メモリアレイとのデータ転送中は、前記外部接続装置による前記入出力端子を介してのアクセスが禁止される請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイのそれぞれは、前記データ転送手段による前記第2メモリとのデータ転送中に、前記外部接続装置による前記入出力端子を介してのアクセスがあると、前記データ転送手段による前記第2メモリアレイとのデータ転送を中断して該外部接続装置によるアクセスが優先される、請求項1または2に記載の半導体記憶装置。
- 前記外部接続装置による前記第1メモリアレイのアクセスが終了すると、前記データ転送手段による前記第1メモリアレイと前記第2メモリアレイとの間のデータ転送を再開する請求項5に記載の半導体記憶装置。
- 前記第2メモリアレイは、それぞれがデータの一括消去が可能な複数のブロックを備え、前記外部接続装置のコマンドに基づく前記ブロックの一括消去が前記データ転送手段によって実施されている間に、該ブロック以外の他のブロックまたは前記第1メモリアレイのいずれか1つへの前記外部接続装置によるアクセスが可能になっている請求項1または2に記載の半導体記憶装置。
- 前記コマンド認識手段が、前記外部接続装置から前記第1メモリアレイのいずれか1つを使用して前記第2メモリアレイにデータ転送を行なうためのコマンドの入力を認識するとともに、前記入出力端子から、前記第2メモリアレイを選択するための制御信号と、前記第2メモリアレイのアドレスとが入力されると、前記外部接続装置から前記第1メモリアレイに転送されるデータが、該第1メモリアレイに書き込まれた後に、前記データ転送手段によって前記第2メモリアレイの前記アドレスに転送される、請求項1または2に記載の半導体記憶装置。
- 前記データ転送手段は、前記第1メモリアレイのいずれか1つと前記第2メモリアレイとの間のデータ転送をアドレス単位で実行する、請求項1または2に記載の半導体記憶装置。
- 前記データ転送手段は、前記第1メモリアレイのいずれか1つと前記第2メモリアレイとの間のデータ転送を、複数のアドレスを有する任意の領域単位で実行する、請求項1または2に記載の半導体記憶装置。
- 前記データ転送手段は、前記第1メモリアレイのいずれか1つと前記第2メモリアレイとの間のデータ転送を、該第1メモリアレイにおける全てのデータ単位で実行する、請求項1または2に記載の半導体記憶装置。
- 前記データ転送手段は、前記第1メモリアレイのいずれか1つと前記第2メモリアレイとにおける転送先のアドレスのデータと転送元のアドレスのデータとを比較して、転送先のアドレスのデータと転送元のアドレスのデータとが一致する場合にデータを転送せず、データが異なる場合にデータを転送する請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイの少なくとも1つのサイズが、前記第2メモリアレイにおいてデータが一括消去される前記ブロックのサイズに等しいか、または該ブロックのサイズの倍数あるいは整数分の1のサイズに構成されている請求項1または2に記載の半導体記憶装置。
- 前記第2メモリアレイにおける前記ブロックのデータが、前記データ転送手段によって、前記第1メモリアレイのいずれか1つに対して一括して転送される請求項13に記載の半導体記憶装置。
- 前記第1メモリアレイのそれぞれに対する1つのメモリ空間と前記第2メモリアレイに対するメモリ空間とが独立しており、前記入出力端子から入力されるアドレスと、前記入出力端子の同一の端子から入力される制御信号との組み合わせに基づいて、前記第1メモリアレイのいずれか1つのアドレスと前記第2メモリアレイのアドレスのいずれにアクセスするかが決定される請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイのそれぞれに対する1つのメモリ空間と前記第2メモリアレイに対するメモリ空間とが同一になっており、前記入出力端子から入力されるアドレスと、前記入出力端子の2つの異なる端子からそれぞれ入力される制御信号との組み合わせに基づいて、前記第1メモリアレイのアドレスと前記第2メモリアレイのアドレスのいずれにアクセスするかが決定される請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイに対するメモリ空間のアドレスと前記第2メモリアレイに対するメモリ空間のアドレスのいずれにアクセスするかの決定が、前記異なる2つの端子の1つから入力される制御信号に基づく場合と、前記異なる2つの端子のそれぞれから入力される制御信号に基づく場合とに切り換え可能になっている請求項16に記載の半導体記憶装置。
- 前記第1メモリアレイの少なくとも1つは、全てのデータを特定の値にリセットできる請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイは、前記第2メモリアレイにおいてデータ消去完了後のセルに等しい値にリセットできる請求項18に記載の半導体記憶装置。
- 前記第1メモリアレイのデータを前記第2メモリアレイに転送する際に、その第1メモリアレイが、データを転送された後にリセットできる請求項18に記載の半導体記憶装置。
- 前記第1メモリアレイの少なくとも1つは、データの書き換え不可能な状態にすることができる請求項1または2に記載の半導体記憶装置。
- 前記データ転送手段は、電源投入時、または、消費電流を削減して初期状態とするパワーダウンから通常の使用状態への復帰時に、前記第2メモリアレイ内の任意の領域のデータを、前記第1メモリアレイのいずれか1つの任意の領域に転送する請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイは、前記第2メモリアレイからデータが転送されると、データの書き換えを不可能な状態にすることができる請求項22に記載の半導体記憶装置。
- 前記第1メモリアレイのいずれか1つまたは前記第2メモリアレイに対する前記外部接続装置のアクセスが、クロック信号に同期して行われる請求項1または2に記載の半導体記憶装置。
- 前記第1メモリアレイのいずれか1つと前記第2メモリアレイとの間でのデータの転送状況が前記外部接続装置に出力される請求項1または2に記載の半導体記憶装置。
- 前記入出力端子と、前記第1メモリアレイのそれぞれと前記第2メモリアレイとの間のデータ転送に使用される入出力データバスが、あらかじめ決められたバス幅を有しており、該入出力データバスを、前記第1メモリアレイのそれぞれと前記第2メモリアレイに対してそれぞれ個別にデータ転送する状態と、前記第1メモリアレイのそれぞれと前記第2メモリアレイの両方に対してデータ転送する場合とに切り換え可能になっている請求項1または2に記載の半導体記憶装置。
- 前記入出力データバスの前記切り換えが、前記外部接続装置から前記入出力端子のいずれかに入力される制御信号、または、前記外部接続装置から入力されるあらかじめ定められたコマンドによって切り換えられる請求項26に記載の半導体記憶装置。
- 前記第1メモリアレイのそれぞれと前記第2メモリアレイとの間でのデータ転送に使用される転送用データバスのバス幅が、前記入出力端子と、前記第1メモリアレイおよび前記第2メモリアレイとの間のデータ転送に使用される入出力データバスのバス幅よりも大きくなっている請求項1または2に記載の半導体記憶装置。
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JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
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JP2004348818A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
KR100614639B1 (ko) * | 2003-07-24 | 2006-08-22 | 삼성전자주식회사 | 쓰기 방지 가능한 버퍼 메모리를 갖는 메모리 장치 및그것을 포함하는 정보 처리 시스템 |
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KR100606242B1 (ko) * | 2004-01-30 | 2006-07-31 | 삼성전자주식회사 | 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 |
KR100609623B1 (ko) * | 2005-02-16 | 2006-08-08 | 삼성전자주식회사 | 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 |
KR100626393B1 (ko) * | 2005-04-07 | 2006-09-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법 |
DE102005038938B4 (de) | 2005-08-17 | 2020-04-02 | Infineon Technologies Ag | Speicheranordnung mit einem Speicherelement |
WO2007026393A1 (ja) * | 2005-08-30 | 2007-03-08 | Spansion Llc | 半導体装置およびその制御方法 |
US7451263B2 (en) * | 2006-02-08 | 2008-11-11 | Infineon Technologies Ag | Shared interface for components in an embedded system |
US7876613B2 (en) * | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
JP2008010070A (ja) * | 2006-06-29 | 2008-01-17 | Toshiba Corp | 半導体記憶装置 |
JP2008134685A (ja) * | 2006-11-27 | 2008-06-12 | Konica Minolta Business Technologies Inc | 不揮発メモリシステム及び不揮発メモリ制御方法 |
JP2008146446A (ja) * | 2006-12-12 | 2008-06-26 | Win System:Kk | データ書き込み方法および表示器 |
US9348750B1 (en) * | 2006-12-14 | 2016-05-24 | Xilinx, Inc. | Circuit for and method of realigning data at a receiver |
JP4766526B2 (ja) * | 2007-05-21 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | メモリモジュール |
US8874831B2 (en) * | 2007-06-01 | 2014-10-28 | Netlist, Inc. | Flash-DRAM hybrid memory module |
JP4762267B2 (ja) * | 2008-04-21 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4635173B2 (ja) * | 2008-04-25 | 2011-02-16 | スパンション エルエルシー | メモリシステムおよびその制御方法 |
US8264899B2 (en) * | 2008-11-19 | 2012-09-11 | Stmicroelectronics International N.V. | Assistance in reset of data storage array |
KR20100097456A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법 |
JP5095649B2 (ja) * | 2009-02-26 | 2012-12-12 | ソリッド ステート ストレージ ソリューションズ エルエルシー | メモリシステム |
US8631177B1 (en) * | 2010-06-24 | 2014-01-14 | Smsc Holdings S.A.R.L. | Multi-port device with controller for storage media device port |
JP5391370B2 (ja) * | 2011-05-20 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | メモリモジュールとコントローラ |
KR101856506B1 (ko) * | 2011-09-22 | 2018-05-11 | 삼성전자주식회사 | 데이터 저장 장치 및 그것의 데이터 쓰기 방법 |
JP5701810B2 (ja) * | 2012-04-06 | 2015-04-15 | 株式会社東芝 | センサデータ記録装置、方法及びプログラム |
US9147464B1 (en) * | 2012-05-15 | 2015-09-29 | Adesto Technologies Corporation | System architecture with multiple memory types, including programmable impedance memory elements |
JP5607118B2 (ja) * | 2012-07-30 | 2014-10-15 | ソリッド ステート ストレージ ソリューションズ インク | メモリシステム |
US9792989B2 (en) * | 2013-02-07 | 2017-10-17 | Toshiba Memory Corporation | Memory system including nonvolatile memory |
US10089224B2 (en) * | 2013-03-15 | 2018-10-02 | The Boeing Company | Write caching using volatile shadow memory |
US9921980B2 (en) * | 2013-08-12 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for configuring I/Os of memory for hybrid memory modules |
JP6220244B2 (ja) * | 2013-11-21 | 2017-10-25 | キヤノン株式会社 | 電子機器 |
US9640256B1 (en) * | 2016-05-26 | 2017-05-02 | Nxp Usa, Inc. | Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array |
US10496584B2 (en) | 2017-05-11 | 2019-12-03 | Samsung Electronics Co., Ltd. | Memory system for supporting internal DQ termination of data buffer |
US11226755B1 (en) * | 2017-09-28 | 2022-01-18 | Amazon Technologies, Inc. | Core dump in a storage device |
CN116705105A (zh) * | 2022-02-24 | 2023-09-05 | 长鑫存储技术有限公司 | 存储电路、数据传输电路和存储器 |
JP2024510355A (ja) | 2022-02-24 | 2024-03-07 | チャンシン メモリー テクノロジーズ インコーポレイテッド | データ伝送回路、データ伝送方法及びメモリ |
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US11928341B2 (en) | 2022-02-24 | 2024-03-12 | Changxin Memory Technologies, Inc. | Sleep control method and sleep control circuit |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4685085A (en) * | 1985-06-17 | 1987-08-04 | Rockwell International Corporation | Non-volatile ram cell with charge pumps |
US4706220A (en) * | 1986-02-14 | 1987-11-10 | Rockwell International Corporation | Non-volatile RAM cell with dual high voltage precharge |
JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
US4964078A (en) * | 1989-05-16 | 1990-10-16 | Motorola, Inc. | Combined multiple memories |
CA2010122A1 (en) * | 1989-06-21 | 1990-12-21 | Makoto Sakamoto | Integrated circuit including programmable circuit |
US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
JP3594626B2 (ja) * | 1993-03-04 | 2004-12-02 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
JPH10144086A (ja) | 1996-11-14 | 1998-05-29 | Sharp Corp | 不揮発性半導体記憶装置 |
JP3729591B2 (ja) | 1997-04-09 | 2005-12-21 | 株式会社ルネサステクノロジ | 記憶装置およびクロック発振停止時のデータ受け付け制御方法 |
JPH1185609A (ja) | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置及びそのデータ管理方法 |
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