TWI251834B - Nonvolatile semiconductor memory device - Google Patents

Description

1251834 玟、發明說明： 【發明所屬之技術領域】 本發明係關於一種具有由電可重寫的複數非揮發性記憶 ，所構成之記憶區域，及用以將電源電壓升壓而在前述記 憶區域重寫時產生必要的電壓之升壓電路之快閃記憶體等 的非揮發性半導體記憶裝置，此外係關於—種搭載有該非 揮％性讀裝置之Ic模組或IC卡，尤其係關於該等的消耗 電力調整功能（電力管理功能）。 【先前技術】 具有電可重寫的複數非揮發性記憶胞所構成之記憶區域 之非揮發性半導體記憶裝置之―，例如可列舉快閃記憶 體^圖4係顯示快閃記憶體之代表性胞的構造圖。該胞係可 „己丨思母一胞丨位元（二值）或三值以上的資料之構成，其係由 X下構件所構成.控制閘極5丨、漂浮閘極Μ、源極η、及 汲極54，可稱為漂浮閘極型電解效果電晶體。此外，源極 53係與具-定數量(例如區塊)的記憶胞共通而設置。如圖5 八°己匕陣列（5己憶體陣列區塊）係將nxm個記憶胞配置 成矩陣狀’其具備以下構件而構成：m條字元線，其係個別 與記憶胞各行的n個控制閘極相連接；及η條位元線，其係 個別與§己憶胞各列的111個汲極相連接。 、其次’簡單敘述快閃記憶體的動作。資料寫入記憶胞之 進仃係藉由下述之情事：從所選擇的字元線對控制閑極施 :2電壓（例如12 V)，同樣地從所選擇的位元線對汲極施加 门％ £ (例如7 V)，對源極施加低電壓（例如〇 ν)，並將汲極 92546.doc 1251834 接a附近所產生的熱電子注入漂浮閘極。 另一方面，記憶胞的資料消除之進行係藉由下述之情 事·對控制閘極施加低電壓（例如〇 V)，對汲極施加低電壓 (例如0 V)，對源極施加高電壓（例如12 V)，並在漂浮閘極。 源極間產生高電場’利用隧道顯像將漂浮閘極内的電子拉 至源極側。 快閃記憶體中，藉由記憶胞的漂浮閘極内的電子多寡， 將用以構成記憶胞之漂浮閘極型電解效果電晶體的臨限值 包C改、交，以在寫入狀態提高臨限值電壓，在消除狀態降 低臨限值電壓，而進行資料的記憶。 此外從5己丨思胞躓出資料之進行係藉由以下之情事：對 控制閘極施加冑電壓（例如5V)，同樣地對汲極施加低電麼 (例如1 V)，對源極施加低電壓（例如〇v)，此時利用内部感 測放大謂流經位π線之不同臨限值電壓所造成記憶胞電 流的大小予以放大，以進行資料的「1」及「〇」的判斷（二 值資料的情況）。 在此，寫人時將汲極電麼設定為比控制閘極低者，係用 =力防止對不進行寫人的記憶胞進行寄生的弱寫入（軟 …6 Ml己“係共通連接於相同的 子元線或相同的位元線。 閃冗憶體的資料寫入 重寫」），必須有非常 近的快閃記憶體之半 而内藏稱有狀態機器 如此’為確保高信賴性而進行對快 及消除（以下，總稱兩動作而簡稱為厂 衩雜的控制。為此，在很多搭載有最 導體記憶裝置，為便於使用者操作， 92546.doc 之控制電路，從使用者側觀之，可實現自動重寫。例如， 日本特開平8·64_號公報、日本特開平"細q號公報、 、料開20〇i_357684#b公報等所揭示之快閃記憶體中，係 進行使用有稱為狀態機器之控制電路的控制。 圖7係顯示快閃記憶體的具體構成例。記憶體陣列2 4係圖 5所不構成的記憶胞配置’字元線係與列解碼器叫目連接， 位兀線係與行解碼器23相連接。 升麼電路30於資料的寫人及消除時動作，並在該動作產 生：要的高竭例如12 v)。寫入·消除電屢產生電㈣ 係從升®電路30所升M的高㈣（例如i2v)，於重寫動作時 2生必要的高電星之電路。例如，重寫時可施加至記憶胞 的及極南電壓（例如7V)係經由位於前述寫入.消除電塵產 ”路:1内的調節器電路(未圖示)爾而產生。寫入時可 把加至記憶胞的控制閘極之電應，係利用寫入.消除㈣ 產生電路21經由列解碼器22與字元線而供應，且可施加至 汲極之電㈣經由行解碼器23與位元線而供應。再者，、、肖 除時可施加至記憶胞的源極之電墨，係利用寫入.消除電 壓j生電路21經由源極電盧切換電路（未圖示）而供應。电 續出時可給予記憶胞的控制閘極之5 v，在VC。比5 V低 :二1’3V)’利用升壓電路3°產生5 V，再經由列解碼器而 供應（未圖示）。 控制電路4!於重寫動作時，係依據—定的算法經由控制 匯流排而控制升壓電路3〇、寫入.消除電壓產生電路2卜 列解碼器22、行解碼器23、感測放大器25、輸出入緩衝器 1251834 、位址暫存器26、基準電壓產生電路* + 益2 8、及寫入資料暫存器μ。 項出資料暫存 一般的快閃記憶體有二種八 下稱為Vee)，及只有於 “動作所需的電源（以 記憶胞重寫時，利用升壓電路30而從電源^下稱為VPP)。 讀出時，例如VCC比5V低時，：原；；〜升壓，於 壓VCC升壓。 L $路30可從電源電 此外，最近的快閃記憶體販 此時，在升麼電路厂'，、有笔源電虔Vc〇者。 u r、應電源電塵V ，

Vcc產生所希望的電麼。 亚利用電源電麈 圖11的流程係顯示快閃記憶體的寫入動 =序)。其:_電源電壓〜及電源電壓、之;況^ ，作開始日守’ 1·先’將寫入資料作為期望值而放二次 ㈣存器卵1G)。其次，依序使升㈣㈣與^寫、、肖二 生電路21賦能(可動作胸，)。進行寫入.消二 =產生電路21可輪出所希望電壓前的時間等待，並利用 :;檢出電路37進行任-電源電壓(、)、升屋電路的輪出 電壓、寫入.消除雷厭 ^ ^ 私路之輸出電壓的檢查（#40)。 U位準比所希望的基準電塵低時（例如V沖為2 7 V以 下二壓電路的輸出電„85V以下），對記憶胞不施加寫 入包壓，形成「寫入動作失敗」狀態。 ”、、 前=電壓位準達到所希望的基準電壓時，對記憶胞施加 入電壓(#50)。寫入電壓的施加係例如為二值記憶胞時， 對寫入資料内之用以對應資料值「〇」的位元之記憶胞進 92546.d〇( 1251834 行。-般而言，快閃記憶體中，由於消除狀態的記憶胞資 科值係「1」，故有關寫入資料「丨」即不寫入所對應的記憶

胞。例如，對寫入資料長為16位元，寫入資料為刚EH(H t表示FFE_16進資料），亦即，為「UUU1111則10」 日y、於位元〇(最下位位元）與位元4(從最下位至第五面的位 7進行寫人。可同時施加寫人電壓之記憶胞數（以後簡稱為 寫入位讀）為2位元時，將寫入資料分成八份，且將寫入 電塵施加動作重複八次(#5〇、#6〇)。但是，所分割之2位元 單位的寫入資料為「Uj時，針對用以對應該2位元之記情 :不：加寫入電屢。寫入電歷施加結束後，實施校驗(用二 冩入貧料檢證之讀出）（#7〇)。 湘感測放大器25，將記憶胞的資料值變換為「1」與「〇 的資料，並儲存於讀出資料暫存器28。控制電路Μ係」 寫入資料暫存器29與讀出資料暫存器28之比較陶）。比較 結果不—致時，對形成不一致的記憶胞再度施加寫入電壓 (#40 #50〜）。在預先設定的施加次數最大值（例如us 次）以内未通過校驗時，使寫入.消除電壓產生電路21及升 壓電路3〇非賦能（不能動作）而結束動作，並形成「寫 狀態（卿〜咖）。通過時校驗，使寫人.消除„ 升土电路30非賦能（不能動作）而結束動作，並 形成寫入動作成功」狀態（#120、#130)。 圖8係顯示升塵電路30的構成例。圖7中的㈣電路 圖8中的㈣電路3G。升壓電路％可由以下構件所構成·费 虚電路36、驅動信號產生電路33、栗胞電路34、比較器”： 92546.doc 1251834 及 極體鏈35。電壓的斗厭％ * , ，一 土係精由驅動泵胞電路34而進 動信號Μ1"係以振I電路％的輸出信號㈣為基 楚而由驅動信號產生電路33產生。在比較器^一邊，可輸

入利用升壓電路的輸出V1 u "J 、由一極體鏈35而降壓的電壓 v12。此外，在比較器32 恭 另邊，可輪入由基準電壓產生

包路3 1所產生的電塵v ^ 3。命、+、甘、、仕A . ’述基準笔壓產生電路31幾乎不 党電源電壓、溫度、芻袢斤 θ、 不均等影響而輸出一定電壓。雷 壓V12的電壓值使升壓電路 士 、 甩路輪出所希望的電壓（例如12 V) 日守’為與電壓V13相同雷题甘彳 曾、、 U屯孓其與二極體鏈35相連接。例如， 準電壓產生電路3〇的輸出電壓為2 V時，二極體鏈Μ最好 將—極體分成六段而從接地（接地電位）側數使第—段盘第 —段間相連接。此時，電塵川係形成電Mv_1/6電壓， 故形成2 V。比較器32比較電壓vi2與電❹η的電壓值， 亚輸出用以調節振盈電路36的振盡頻率之偏壓信細Μ。 振盛頻率隨升壓電路3G的輸出電壓vu上升而降低。 其次，說明可搭載非接觸Ic卡之IC模组的構成。非接觸 扣卡係廣泛用於滑雪場的滑雪吊椅卷或衣料的吊牌，最近 亦用於公共機關的定期卷。圖6係顯示可搭載於代表性非接 狀卡之K：模組的構成圖。扣卡用⑶的内部區塊係由以下 構件所構成：CPU核心40、非接觸界面10、及天線15。非 接觸界面10係由以下構件所構成：整流電路η、調變電路 u、解調電路13、時鐘分離電路14、調節_、及調節器 17。cni核心40係與通常的微電腦構成幾乎相同，苴係由 控制電路41、職42、RAM43、及快閃宏指令2〇所構成。 92546.doc -10- 1251834 ROM42係儲存程式處，RAM43 中。快閃尹托入乂 々日存為而用於運算 、a " 2G係儲存程式，或用於保持資 用如圖7所例示之構成的快閃宏指令20。 。 ^來自外部的儲存係藉由改變天線15所輪出人的電磁 侍到的信I虎而進S。對記憶體的儲存係利用 ^ -：的叫用™由一晶片構成，如此，無二：接 儲存記憶體。因此，對記憶體不正 ,lt . ^ ^ φ π墦存可使用軟體控 w可貫現對記憶體内的資訊之高機密性。 、，其次，說明可内裝於非接mc卡之IC模組的基本動作。 :先i利用外部的讀寫裝置（未圖示），將非接觸1C+的控制 信號變換為電磁波而給予。非接_卡接收變換為電磁波 :控制信號時，利用埋入非接觸IC卡内部之天線15而引起 包磁誘導。由電磁誘導所產生的信號可變換為用以使⑽ 核心40動作的供應電力、時鐘信號、控制信號。前述電磁 誘導所產生的信號藉由通至整流電路丨丨而變換為正電壓， 此外，經由調節器16(產生Vpp)、調節器17(產生να)而平 滑，將其作為電壓源、而供應至CPU核心4〇。—般㈣模組 的電源電壓（Vcc及Vpp)係5 Μ3·3 v。此外，前述電磁誘 v所產生的信號，利用時鐘分離電路14可變換至内部時 鐘。内部時鐘的頻率大約係i ΜΗζ〜5 ΜΗζ。再者，前述電 磁誘V所產生的“號通過解調電路1 3而給予核心内 的控制電路41。藉由給予至前述控制電路41之信號，控制 ROM42、RAM43、快閃宏指令2〇並進行運算等的處理。cpu 左扣令核心内所運算的結果可通過調變電路丨2而變換為具 92546.doc -11 - 1251834 磁波。外部的讀寫 的解調電路而變換 特定帶域之交流信號，從天線15輪出電 叙置接收别述電磁波，並通過讀寫裝置 為“號，以完成與ic卡之資訊的授受。 然而，上述非接觸動作中，在Ic模組盘 等，磁場強度很低之條件中，會導致兩；之距離报遠 曰夺双包矣供應能力 如此，會有以下問題··消耗電流進行大動作時（例閃 憶體的重寫動作），即使動作開始時電源電㈣到所希= 电壓’凋即裔16及調節器17也會因寫入動作時〜 ^電源㈣降低’且™電㈣產生的高電厂堅= 至所希望的電壓，冑寫人動作失敗。如此，具有心 :升壓電路之非揮發性半導體記憶裝置中，於重寫時電： 電壓的電流供應能力低下時，會有重寫動作失 【發明内容】 本發明係鑑於上述問題點而成者，其第一目的係在具有 由電可重寫的複數非揮發性記憶胞所構成之記憶區域，、及 用：將電源電壓升壓而在前述記憶區域重寫時產生必要的 電壓之升壓電路之非揮發性半導體記憶裝置中，提供—種 非揮發性半導體m置，其可防止裝置内部的電源電壓 低下，且穩定地將資料重寫至記憶區域。 此外，其第二目的係在具備非揮發性半導體記憶裝置而 構成之Ic卡中，提供—種1C卡，其可在來自外部的電源供 應能力有限制的情況中，穩定地將資料重寫至記憶區域。 呈為達成該目的之本發明之非揮發性半導體記憶裝置，係 八有°己'區域，其係由電可重寫的複數非揮發性記憶胞 92546.doc -12- 1251834 所構成；及升壓電路，其用以將 曰、 記憶區域重寫時產生必要的電壓，:’、包壓升壓，以在前述 裝置之特徵係具備：電麼判斷::非揮發性半導體記憶 域重寫時前述半導體記憶裝置=以判斷前述記憶區 及重寫單位決定部，其依據前述電；：：的電魔位準； 決定可-度重寫之輪人f料的位:^的判斷結果而 斷部之特徵係具備：㈣電路，。料，前述電塵判 電壓予以分壓；基準電麼產生電二乂將别述特定節點的 的基準電壓；及比 、用以輪出特定電壓 路所輸出的前述基:電V二::;前述 在此，可-度重寫：；述:電路的輪出電厂整。 的最小單位，前述特定節 4的位7^數係預先決定 準電麼時，最好位準未達到所希望的基 成。 為…j述貧料重寫於前述記憶區域之構 為達成該目的之本發明之亿卡，其 徵之非揮發性半導體記憶裝置而構 '、了具上述特 接觸方式進行電力供電 4 ’1C卡為以非 以非接觸方式實行電力供==接觸1C卡時，或可 供電及前m 电幻5 5虎通信’且具有前述電力 複人Ic卡日广通信用的接觸端子之接觸·非接觸兼用型 裝i而最好具備具上述特微之非揮發性半導體記德 觸I:接=為複合IC卡時，最好為以下構成:藉由非接 、 土的不同，前述電力供電及前述信號通信之實 订/可切換前述非揮發性半導體記憶裝置之前述記情區 92546.doc -13- 1251834 域重寫時的控制方法。 【實施方式】 以下’依據圖面說明本發明之非揮發性半導體記憶裝置 (以下，簡稱為「本發明裝置」)及具有本發明裝置之本發明 之1C卡的實施形態。另外，在與圖7所示以往之快閃記憶體 共通之電路、電路要辛、作缺望 仏唬寺係標上相同符號而作說明。 (第一實施形態） t圖1所不纟*明I置之構成係具備以下構件：快閃宏 “20’及控制電路41，其係由電可重寫快閃宏指令2〇之 複數非揮發性記憶胞所構成 再成用以控制將貧料寫入及消除 t為§己憶區域之快閃記憶胞陣列2 4。如圖工所示，快閃宏 指令20之構成係具備以下 ^ 卞开&包路3〇、快閃記憶胞 車歹i 24、寫入·消除電塵產 生电路21、列解碼器22、行解 :出=測放大器25、輸出入緩衝器”、位址暫存器％、 :貝"曰存為28、寫入資料暫存器巧、基 路31、及電壓檢出電路37。快門々卜止a ± 电 ^ m ^ ^ 、A〗。己見陣列24係將圖4所示 r开間#己恍胞配置成陳 槿杰。a ㈣歹m而構成’以形成圖5所例示的陣列 籌成具體而言，控制雪敗w么 η &^路41係以狀態機械而硬構成，該 狀恶機械係依據特定的算法 #成 歹⑵的寫入及消除。另外，也可:以==快閃記憶胞陣 方式的所碑丨， 了為以下形怨··以内儲程式 、、明/N 31巨集處理器軟構成控制電路41。 以下’以快閃記憶胞陣列2 的情況A初Λ,冓成本务明I置之記憶區域 為o’針對本發明裝置 另κ 罝之構成及動作進行說明。 另外’本發明裝置與圖7所示 ’、Υ之非揮發性半導體記憶 92546.doc -14- 1251834 2电阻R1與冑阻们的電阻比。電阻值係設定為不使電源電 C Vpp的電流供應能力降低程度之值（例如將可流經ri及 ”之弘桃σ又疋為數μΑ左右）。本第一實施形態中，使電壓降 魔的方㈣使用電阻而分屬，但也可使用二極體等其他的 而貝現基準電壓產生電路31的輸出REF與VREF可輸 車乂口口 32a。电源電壓外卩為2·7 乂以下時，比厌即 小，比較器32a係輸出低位準的信號DET〇UT。此外，電源 包[Vpp為2·7 V以上時，VREp^bREF大，比較器边係輸出 高位準的信號MT0UT。比較器32a的輸出信號det_可 1乍為後述之圖9巾寫人動作流程的步驟_之特定節點的電 壓位準的判斷信號用。輸出信號det〇ut為低位準時，判 斷電源電壓VPP未達到所希望的電壓，最好進行寫入位元數 圖3係顯示本發明裝 〜ϋ v 生电俗：^υ於資料 的寫入及消除時動作，錄該動作產生必要的高電壓（例如 UJ)。如圖3所示，升壓電路3〇係由以下構件所構成：比 較器32、振盪電路36、二個驅動信號產生電路…、说、 二個泵胞電路34a、34b、二極體鏈35、及其他的邏輯電路。 …其次，針對寫入本發明t置之記憶區域的_，寫入資 '為位元、寫入位元數為2的倍數的情況作說明。、 圖9係顯示寫入本發明裝置之記憶區域動作時的控制電 路4i及重寫單位決定部44之處理順序。寫入動作開始時， 百先’將寫入資料作為期望值而放入陶並連 料暫存器29 ’同時進行所寫入之寫 ’”、' 兀数（2值記憶胞白彳 92546.doc -16- 1251834 情況時資料長係相同)的初期設定(#11)。例如，設定為2位 疋：其次，依序對升壓電路3〇與寫入.消除電壓產生電路 21賦犯（#20、#3G)。寫人.消除電壓產生電路21進行可輪出 =希望電壓前的時間等# ’並利用電壓檢出電㈣，進行 书源电壓vPP的檢查（#40)。電源電壓vpp的電壓位準比所希 望的電壓值(例如2.7 v)低時，進行寫入位元數的檢查 (州）。寫入位兀數不為丨位元時，將寫入位元數減半㈣）， 再度從升壓電路30的上升進行特定動作（#43、#44、#2〇〜 料1)。該動作重複至寫入位元數為丨位元為止。例如，寫入 位元數的初期值為2位元時，使寫入位元數為i位元，再度 進订電壓位準的判斷。在此’寫人位元數為⑽元，且電壓 位=比所希望的電壓值（2·7ν)低時，形成「寫人動作失敗二 狀％ ’對§己憶胞不施加寫入電壓。 在此，圖9所不寫入流程的步驟#42中，伴隨將寫入位元 數減半者，使所對應的驅動信號產生電路及泵胞電路 為非賦此。圖3係顯示寫入位元數的初期值（#1丨）為2位元 守的構成例。寫入位元數為減半的i位元時，信號為 呵位準，驅動信號產生電路33b及泵胞電路34b係形成非賦 能，升壓電路30的電流供應能力係形成大約一半量。升壓 電路30的消耗電力以位於泵胞電路34 a、34 b内且用以驅動 包谷為之驅動化號產生電路33a、33b佔去大半（電源電壓 V⑽消耗電流的約80%〜85%)。因此，將電可重寫的非揮 發性記憶區域重寫時的消耗電力可削減最大約42.5%。 此日守的消耗電流若在電源電壓Vpp的電流供應能力以 92546.doc -17- 1251834 内，可實施非揮發性記憶區域的重寫，而不會引起電源恭 壓VPP的下降。 私 升壓電路30的驅動信號產 叹呆胞電路 34a、34b的控，】，最好依據寫入位元數的最大值而決定。 亦即，寫入位元數為4位元時，先形成可使升壓電路儿内的 動b唬產生電路33及泵胞電路34的電流供應能力及消耗 电力為1/1、1/2、1/4之電路構成。另外，升壓電路％的基 本升C動作係與圖8所例示之以往之升麼電路3〇相同。 圖9之流程的上述步驟#4〇中，電壓位準比所希望的電壓 值高時’對記憶胞進行寫入電壓的施加（#5〇)。寫入資料: 為1、6位it ’寫人位讀為2位㈣，將寫人資料分成八份: 並分八次實行寫入動作（對記憶胞施加寫入電壓）。此外，寫 入位元數為1位元時’將寫入資料分割為十六份，並分十六 次實行寫人動作。以後的動作（㈣〜#UG)係與圖u所示: 往之非揮發性半導體記憶裝置的寫入動作相同。 步#11中，將寫人位元數設定為二倍時（本第—實施形 態中係2位元），一般而言，資料長為8位元、16位元等，為 2的倍數，且寫人Μ數為—半時，藉由重複二次對記憶胞 b加動作，可實現寫入位元數為—半前的動作，使寫入 資料的處理特別簡單。 、但疋’不使用將寫入位元數設定為二倍且將寫入位元數 減半之方法，也可例如，先預備複數個VREF電壓位準，依 據複數個判斷結果而設定為預先決定的寫人位元數。 雖以特定節點的電塵位準為例對寫入及消除用電罐 92546.doc -18 - I251834 PP勺h况作5兒明’但電源電壓只有vcc之快閃記憶體的七 況也可以Vcc進行。 (弟一貫施形態） /、-人，第二實施形態係針對在每一寫入電壓的施加進个 ^入位元數的設定作說明。圖ig係顯示至本發明裝置之奇 憶區域的寫人動作時的控制電路Μ及重寫單位決定部〜 處理順序。 本弟1施形態中，將寫入資料分割，按 的施加（#50、#60)推广币广 “ 糾〇)進仃電壓位準的判斷（#40)，而未達 希望的電壓時，進彳+ t 進仃寫入位元數的變更（#42)。如此， 驟糊沒有最後位元 ^ 況’藉由再度進行Μ以^料的情 位準的檢查，可穩定地將寫入雷厭 施加至記憶胞，並使並a ’ 电辽 動作，係與上述第—實施形態相同。 ，、他 (第三實施形態） 其次，說明本發明裝置之第二廢匕 一與浐V处士 弟一 ^ ^形怨。上述第一及第 一貝轭形恶中，電壓檢出電路叨係 位準，且驊而丄, 仃私源卷壓Vpp的電壓 但本第二每& 士 土 pp~壓之電壓位準的檢查， 一奉弟一 η施形m中，電壓檢命 3〇的輸出電壓VU，且體 电 也可進行升壓電路 壓m一 +厂/、體而&，以將輪出電塵之電 壓位準進订電壓位準的檢查。 + /土之包 圖2中的VREF係將升壓電路 生之電壓位準。電厂堅檢出電路37:::，_ 實施形態相同。但所使用的電壓從带:%路構成係與第- 电源電壓Vpp變更為升壓 92546.doc ~ 19- 1251834 電路的輸出電壓Vll，且電阻R1與電阻R2之電阻比與輸出 電壓V11的電壓位準合併而調整之點係與第一實施形態不 同。例如，輸出電壓V11的動作下限電壓位準為8.5 V時， 為使VREF形成2 V，決定電阻R1與電阻R2之電阻比。電阻 R1與電阻R2之電阻值係設定為不使升壓電路30的電流供 應能力降低程度之值。例如可流經R1及R2之電流為數μΑ左 右。 本第三實施形態中，使電壓降壓的方法係使用電阻，但 也可使用二極體等之其他方法而實現。基準電壓產生電路 31的輸出REF與VREF可輸入比較器32a。升壓電路30的輸出 電壓VII為8.5 V以下時，VREF比REF小，比較器32a係輸出 低位準的信號DETOUT。此外，升壓電路30的輸出電壓VII 為8.5 V以上時，VREF比REF大，比較器32a係輸出高位準 的信號DETOUT。比較器32a的輸出信號DETOUT可作為圖9 中寫入動作流程的步驟#40之特定節點的電壓·位準的判斷 信號用。其他動作係與上述第一實施形態相同。 (第四實施形態） 其次，說明本發明裝置之第四實施形態。上述第一及第 二實施形態中，電壓檢出電路37係進行電源電壓Vpp的電壓 位準，具體而言，係進行將電源電壓Vpp降壓之電壓位準的 檢查，但本第四實施形態中，電壓檢出電路37也可進行寫 入·消除電壓產生電路2 1的輸出電壓，具體而言，以將該 輸出電壓降壓之電壓位準進行電壓位準的檢查。 圖2中的VREF係將寫入·消除電壓產生電路2 1的輸出電 92546.doc -20- 1251834 寫係構成資料的消除動作。 取、的陕閃5己k體中’除了作為消除單位之區塊大小為 全部相同之均等區塊型外，亦可大量生產不同區塊大小的 啟動區塊型。例如，啟動區塊型的八兆位元品係由以下構 1所構成.作為§己憶區域之快閃記憶胞陣列^、十五個$ η 公里位元的區塊(以下簡稱為主區塊)、及八個64公里位元的 區塊（以下簡稱為啟動區塊）。 消除動作中，對記憶胞的源極之電源施加係對—個區塊 的記憶胞全體同時進行。因此，將記憶胞的源極充電至所 希望的電壓（例如12ν)時，區塊大小較小者負荷會減少，且 升昼電路所需供應的電流也變少。消除動作中，圖2所示電 壓檢出電路37的輸出DET0UT為低位準時，確認_中的位 址暫存器26之值’若為啟動區塊’最好使信號p〇FF為高位 準，驅動信號產生電路33b及泵胞電路3仆均為非賦能，以 再度進行電壓位準的檢查。 在此1電«檢出電路37的輸出DETQUT為低位準，且 位：暫存器26之值指定主區塊時，判斷為「消除動作失敗」 狀恶而不對記憶胞的源極施加消除電壓。快閃記憶體的基 本消除動作係與以往之非揮發性半導體記憶裝置二二 外’圖1中的升壓電路3〇的基本動作係與以往之非揮發 導體記憶裝置相同。 (第六實施形態） 其次，第六實施形態係依據圖12說明具有本發明裝置之 本發明找卡。其說明IC卡以非接觸方式可實行電力供電 92546.doc -22- 1251834 虎通l ’且作為電力供電與具有前述信號通信用接觸 7子之接觸·非接觸兼用型複合1(：卡，藉由可由外部時鐘 而子CLK輸人之接觸型通信用時鐘clki的頻率與以天線 線圈15所接收之非接觸型通信用時鐘rfclk的頻率不同， 區別接觸動作或非接觸動作，並另途設定寫人位元數。 ☆接觸動作主要剌於銀行卡等金㈣卡，可由外部時鐘 端子CLK輸入之接觸型通信用時鐘的頻率係3·5 MHz或 • 9 MHz另一方面，非接觸動作係用於電車或公車等交通 系卡，非接觸型通信用時鐘的頻率係13·56 MHz。另外，夂 個頻率係以IC卡之通信界面而規格化而多用。 口 本第六實施形態中，係設置電路46，其用以檢出可輸入 外部時鐘端子CLK之接觸型通信用時鐘CLK1的頻率與以 天線線圈所接收之非接觸型通信用時鐘的頻率，以 賴接觸動作與非接觸動作。具體而言，分別以接觸型通 仏用汁异器47及非接觸型通信用計算器48計算接觸型通信 用時鐘CLK1及非接觸型通信用時鐘RFCLK，並保持任一先 全部流動者而作為切換手段之…觸發電路49。如此，藉由 接觸型通信用時鐘CLKU々頻率與非接觸型通信用時鐘 RFCLK的頻率不同，可進行接觸型通信或非接觸型通信之 哪一通信的判斷。控制電路4丨利用RS觸發電路49之值，可 判斷接觸模式或非接觸模式。 接觸模式中，利用外部電源端子可供應於丨“及从卯穩定 勺黾源例如將寫入位元數設定為4位元，在接觸模式中重 視％疋性而將寫入位元數設定為2位元等，以在接觸模式與 92546.doc -23- 1251834 非接觸模式中可個別設定寫入位元數。 (弟七實施形態） 本=之:Γ施形態係依據圖13說明具有本發明裝置之 "ΙΓΛ 複合1c卡中，說明藉由外部復位端子咖 動另、電源電壓上升之電路’區別接觸動作或非接觸 勒作亚另途設定寫入位元數。 I:於復位狀態時進行電路的初期化。在非接觸動作 ’由於沒有來自外部端子的輸人，故檢出電源電壓的上 仃電路的初期化。料接收電磁波時，利用埋入 藉由線15引發電磁誘導。由電磁誘導所產生的信號 曰2^流電路"而變換為正電壓，此外，經由調節哭 一/周即》η而平滑，將其料電壓源而可供應至咖仰。 般的ic模組的電_〜及Vpp)係5 ν〇.3 ν。夢由 中的電壓檢出電路37之構成，可檢出電源電壓^的 位準的=’電源電堡比2.°V高時，電壓檢出電路輸出高 7 ’且利用電壓檢出電路的輸出信號，最好為特 復絲態。接觸動作中，藉由料外部復位端子抓 外m 檢出電源電MVee的上升，形成復位狀態。由於 二⑼子咖於非接觸動作時並未輸人信號，故於電 （例如V峨進行吸合。接觸動作之復位解除，於外 2位端子RST形成高位準時，係形成電源電㈣吐 的特定期間慢的一方。 :第：:：形態中係設置暫存器6。，其用以儲存復位的 心。该暫存器60使外部復位端子RST的電塵位準為低位 92546.doc -24- 1251834 準時形成「i」，電源電麼Vcc例如為2〇h下且夕 端子Rst的電録準為高位準時形成「Q」。電源電塵^ =為2侧上時，暫存請保持其值。料，即使電源 =:二且外部復位端子RST形成高位準而解除復位 。胃存_保持「i」。控制電路41藉由該暫存器之值， 可判斷接觸模式或非接觸模式。接觸模式中可從^部電源 端子供應於Vcc及Vpp穩定的電源，例如將寫入位元數設定 為4位疋’而在轉觸模式中重視㈣的穩定性、及動作通 ㈣離的確保等’將寫入位元數設定為2位元等，可以接觸 杈式或非接觸模式個別設定寫入位元數。 、另外’電源電壓上升的檢出’即使電源電壓為V卯的情 況，也可實現與電源電壓Vcc相同的構成。 、上係.兒明本發明裝置及使用有本發明裝置之1C卡， /等五不限於上述第一至第七實施形態。例如，非揮發 性記憶胞所構成的記憶區域於快閃記憶胞陣列以外，也可 為EEPROM陣列等，於重寫時需升麼電塵者。 =i述弟一至第七實施形態中，係說明記憶胞為二 資只斗Φ即以^己1思！位元貧料的情況為例而作說明，但記 憶胞也可為三值以上的多值資料者。上述情況係使用與圖 9、圖_示算法不同之寫人算法，但藉由例如電源電塵Μ 的電昼位準將同時寫入的記憶胞數設定為適當值之點，可 同樣適用。

此外，使用有本發明裝置之1€:卡除複細卡以外，也可 為可以非接觸方式實行電力供電及信號通信之非接觸IC 92546.doc -25- 1251834 卡。 再者，本發明裝置並不限於10卡’當然本發明也可使用 行動電話用等電池驅動改變電流供應能力的情況。其他， 本發明裝置及使用有本發明裝置之IC卡在不脫離本發明之 技術思想的範圍内’對上述第—至第七實施形態可施以各 種變形而實施。 如以上詳細之說明所述，根據本發明，可提供一種非揮 ^性半導體記憶裝置’其即使在電源供應能力低或不穩定 時’也可穩定而確實地進行電可重寫的複數非揮發性記憶 胞所構成之記憶區域的重寫。 〜 ^者’具備非揮發性半導體記«置而構成之IC卡中， 2 =種1C卡，其即使在來自外部的電源供應能力有限 制的6況，也可穩定地將資料重寫至記憶區域。 精通此技藝的人士可輕易進行額外的好處金變更，因 義來說本發明並未受限於此處所顯示與 疋細郎與代表領域。因此， 等項所定羞… ⑪不f予離申凊專利範圍及其同 更。、 的—般發㈣域之精神與領域下可進行各種變 【圖式簡單說明】 圖咖示本發明之非揮發性半導體 形恶的區塊構成圖。 弟男、施 圖2係顯示本發明之非揮發性半導體記 斷部的電路圖。 〜衣置之电壓判 圖3係顯示本發明之非揮 牛V體圮憶裝置之升壓雷 92546.doc -26- 1251834 路的電路圖。 圖4係用以說明快閃記憶胞之構造的等效電路圖。 囷5係用以說明快閃記憶胞陣列之構造的電路圖。 圖6係用以顯示1(：:模組之構成例的區塊構成圖。 圖7係顯示以往之非揮發性半導體記憶裝置一例的區塊 構成圖。 圖8係顯示以往之非揮發性半導體記憶裝置之升壓電路 一例的電路圖。 圖9係顯示本發明之非揮發性半導體記憶裝置第一實施 形態的寫入動作流程圖。 圖10係顯示本發明之非揮發性半導體記憶裝置第二實施 形態的寫入動作流程圖。 圖11係顯示以往之非揮發性半導體記憶裝置的寫入動作 流程圖。 圖12係顯示具有本發明之非揮發性半導體記憶裝置之複 合1C卡的第六實施形態構成的區塊構成圖。 圖13係顯示具有本發明之非揮發性半導體記憶裝置之複 合1C卡的第七實施形態構成的區塊構成圖。 、 【圖式代表符號說明】

Rl、R2 電阻 10 非接觸界面 11 整流電路 12 調變電路 13 解調電路 92546.doc 1251834 14 時鐘分離電路 15 天線 16、17 調節器 20 快閃宏指令 21 寫入·消除電壓產生電路 22 列解碼器 23 行解碼器 24 記憶體陣列 24 快閃記憶胞陣列 25 感測放大 26 位址暫存器 27 輸出入緩衝器 28 讀出資料暫存器 29 寫入資料暫存器 30 升壓電路 31 基準電壓產生電路 32 、 32a 比較器 33、33a、33b 驅動信號產生電路 34 > 34a > 34b 粟胞電路 35 二極體鍵 36 振盪電路 37 電壓檢出電路 38 電壓判斷部 40 CPU核心 92546.doc -28-

Claims (1)

1251,,834 ^ ί ί專利申請案 私年G月：>?日衡称' 中文申❺專利範圍替換本(94年6 £____一 Ί 拾、申請專利範圍： ^」 1· -種亀性半導體記憶裝置，其係具備: 。己丨思£域’其由電可重寫的非揮發性複數記憶胞所相 成； ’ 升壓電路’其將電源電壓升麼而產生前述記憶區域重 冩所需的電壓； 電厂堅判斷部，其判斷前述記憶區域重寫時前述半導體 5己憶裝置内的特定節點的電壓位準；及 重寫單位決定部，其依據前述電麼判斷部的判斷結果 而决疋一度重寫之輸入資料的位元數。 2. 如：請專利範圍第！項之非揮發性半導體記憶裝置，其中 -度重寫之前述輸人資料的位元數係預先決定的最小 旱位， 前述特^節點的„位準未達到所希望的基準電舞 時，禁止前述資料重寫於前述記憶區域。 i 3. 如月專利範圍第1項之非揮發性半導體記憶裝置，其中 刖述度重寫之輸入資料的位元數係前述輸入資 總位元數的除數。 .、〃之 申。月專利圍第！項之非揮發性半導體記憶裝置， 對應前述可-度重寫之輸入資料的位元數之前述= 胞數係2的乘方。 ^ 士申明專利|巳圍第i項之非揮發性半導體記憶裝置， 〃備總括重寫判斷部，其依據前述電壓判斷部 、-果’彳斷是否可總括重寫前述記憶區域内成為重寫： 92546-940628.doc 1251834 象之範圍。 6. -種非揮發性半導體記憶裝置，其係具備： 成記憶區域’其由電可重寫的非揮發性複數記憶胞所構 寫戶!其將電源電塵編產生前述記憶區域重 冩所需的電壓； 電屢判斷部，呈 Uir '4·' ->--7 KiL Γ- 記情,m 述§己憶區域重寫時前述半導體 〜衣置内的特定節點的電壓位準；及 總括重寫判斷部，其依據前述電塵判斷部的判斷結 果’判斷是否可她括舌皆a、+、> 之範圍。 、’心 寫則述s己憶區域内成為重寫對象 7· 如申凊專利範圍第_項之非揮發性半導體記憶裝置， 其中 前述電㈣斷部具備：分廢電路，其分割前述特定節 =的電塵；基準電麗產生電路，其輸出―定電屡的基準 電壓；及比較電路，並卜卜舎六命、+、# 千乂电格具比較刖述基準電壓產生電路輸出 的則述基準電壓與前述分壓電路的輸出電壓。 8·如申請專利範圍第7項之非揮發性半導體記憶裝置，其中 依據前述比較電路的比較輸出，控制前述升壓電路的 電流供應能力。 9·如中請專利範圍第1或6項之非揮發性半導體記憶裳置， 其中 前述特定節點的電壓係電源電壓。 10·如申請專利範圍第1或6項之非揮發性半導體記憶裝置， 92546-940628.doc 1251834 11. 其中 前述特定節 如申請專利範 其中 點的電壓係前述升壓電路的輸出電壓。 圍第1或6項之非揮發性半導體記憶裝置， 則述特定節點的電壓係連接於 信號線電壓。 12·如申請專利範 其中 前述記憶胞之至少 個 圍第1或6項之非揮發性半導體記憶裝置， β、:述電昼判斷部係每次將前述記憶區域重寫所需的電 【^至前述記憶胞時，在前述各電壓施加前判斷前述 特定節點的電壓位準。 13·如申凊專利範圍第1或6項之非揮發性半導體記憶裝置， 其中 、則述5己丨思區域係由電可寫入輸入資料與對前述記憶區 域一部份或全部以總括方式電性抹除寫入資料之快閃記 fe體所構成。 -種1C卡’其係具備中請專利㈣第項之非揮發性 半導體記憶裝置。 X 15·如申請專利範圍第14項之1(：卡，其中 月;J述1C卡係以非接觸進行電力供電及信號通信之非 觸1C卡。 1 6·如申請專利範圍第14項之1C卡，其中 前述1C卡係可以非接觸實行電力供電及信號通信， ° ~iL 具有前述電力供電及前述信號通信用的接觸端子 92546-940628.doc 1251834 觸非接觸兼用型複合ic卡。 17·如申請專利範圍第16項之1(：卡，其中 觸供電及前述信號通信之實行方法是非接 哪個之不同，切換前述非揮發性半導體 衣置之耵述記憶區域重寫時的控制方法。 18·如申請專利範圍第17項之1C卡，A中 ::電源電壓檢出電路，其檢出重設端子 的上升； & 藉由對前述重設端子 電路的信號輸出之不同 不同。 的輸入“號與前述電源電壓檢出 ，判斷前述非接觸型與接觸型之 !9·如申請專利範圍第17項之…卡，其中 具備時鐘端子與天線線圈； 藉由自前述時鐘端子輸入之接觸型通信用時鐘的頻率 與以前述天線線圈所接收之非接觸型通信用時鐘的頻率 之不同’判斷前述非接觸型與接觸型之不同。 92546-940628.doc 1251834 第093110718號專利申請案 中文圖式替換頁(94年6月）

半國_瓌30 92546.doc 月>?日：]丨:’：夕 ?济10718號專利申請案 中文說明書替換頁(94年6月） 柒、指定代表圖： (一) 本案指定代表圖為：第（1 )圖。 (二) 本代表圖之元件代表符號簡單說明： 20 快閃宏指令 22 列解碼器 23 行解碼器 24 快閃記憶胞陣列 26 位址暫存器 27 輸出入緩衝器 28 讀出資料暫存器 29 寫入資料暫存器 31 基準電壓產生電路 37 電壓檢出電路 38 電壓判斷部 41 控制電路 44 重寫單位決定部 45 總括重寫判斷部 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 92546-940628.doc