KR20040070004A - 캐스케이드 접속된 복수의 드라이버 아이시를 갖는 표시장치 구동 회로 - Google Patents

캐스케이드 접속된 복수의 드라이버 아이시를 갖는 표시장치 구동 회로 Download PDF

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Abstract

본 발명의 목적은 드라이버 IC에 공급되는 클록과 데이터의 타이밍 어긋남을 방지하기 위한 것으로서, 상기 목적을 달성하기 위한 구성에 있어서, 드라이버(1011)는 컨트롤러(103)로부터 출력된 클록과 데이터를 입력단자를 통하여 수취하고, 수취한 데이터를 듀티비 50%로 조정한 클록으로 래치하고, 상기 래치된 데이터를 또한 듀티비 조정 후의 클록을 (π/2) 지연한 지연 클록에 동기시켜서 래치한 데이터와 상기 듀티비 50%의 클록을 위상 조정 후의 신호로서 출력하는 위상 조정 회로(201)를 구비한다.

Description

캐스케이드 접속된 복수의 드라이버 아이시를 갖는 표시 장치 구동 회로{DISPLAY APPARATUS DRIVE CIRCUIT HAVING A PLURALITY OF CASCADE CONNECTED DRIVER ICs}
기술분야
본 발명은 표시 장치 구동 회로에 관한 것으로서, 특히 캐스케이드 접속된 복수의 드라이버 IC를 갖는 표시 장치 구동 회로에 관한 것이다.
종래기술
근래, 표시 패널이 대형화하고, 캐스케이드 접속된 복수의 드라이버 IC에 의해 표시 장치를 구동하는 표시 장치 구동 회로가 주목되고 있다.
이와 같은 드라이버 IC는 종래 기술로서 도 7에 도시한 바와 같은 것이 일반적으로 알려져 있다. (예를 들어, 특허 문헌 1 참조)
도 7에 도시된 드라이버 IC(701)는 위상 조정 회로(702), 데이터 래치 회로(703), 계조 선택 회로(704), 출력 회로(705)로 구성된다.
위상 조정 회로(702)는 도시하지 않은 LCD 컨트롤러로부터 공급되는 표시 데이터와 클록을 수취하고 위상 조정을 한 후, 후단의 드라이버 IC에 데이터를 전달함과 함께, 데이터 래치 회로(703)에 데이터를 전달한다. 상기 데이터 래치 회로(703)에서 래치된 데이터에 의거하여, 계조 선택 회로(704)가 출력 회로(705)를 제어하고, 출력 회로(705)에 의해 도시하지 않은 액정 표시 패널을 구동한다.
상기한 위상 조정 회로(702)는 도 8에 도시한 바와 같이, 플립플롭 회로(801), (π/2) 위상차의 클록 신호를 생성하는 PLL 회로(또는 DLL 회로)(802), 플립플롭 회로(803)로 구성되고, 플립플롭 회로(801)에 공급된 데이터를 클록 신호로 잘라 고친 후, 플립플롭 회로(803)에 공급된 데이터를 (π/2) 비켜놓은 클록 신호로 래치하여, 데이터와 클록 사이의 위상 어긋남을 조정하고 있다.
[특허 문헌 1]
일본국 특개20O1-324967호 공보
그러나, 종래 기술에 나타낸 드라이버 IC에서는 입력되어 오는 데이터와 클록 신호 사이의 위상 조정은 행하고 있지만, 출력되는 데이터와 클록 신호 사이의 위상 조정은 행하여지지 않는다. 따라서 클록의 주파수가 높아지면 마진이 적어지고, 드라이버 IC로부터 후단의 드라이버 IC에 전달되는 데이터와 클록 신호 사이의 위상 어긋남이 큰 문제로 된다. 또한, 데이터의 듀티비에 대해서도, 전혀 제어가 행하여지지 않기 때문에, 듀티비가 변화함에 의해 데이터가 정확하게 래치되지 않는다는 문제도 일어난다. 또한, 스타트 신호와 데이터와 클록 신호 사이의 위상 조정이 행하여지지 않기 때문에, 스타트 신호에 응답하여 데이터를 받아들이는 경우, 정확한 데이터가 받아들여지지 않는다는 문제점도 발생한다.
따라서 본 발명은 데이터의 듀티비를 보존하면서, 후단에 전달되는 스타트 펄스, 데이터와 클록의 위상 조정을 행하는 드라이버 IC를 구비하는 표시 장치 구동 회로를 제공하는 것을 목적으로 한다.
본 발명의 표시 장치 구동 회로는 입력되는 클록과 데이터에 의거하여 표시 장치를 구동하는 드라이버 내에 위상 조정 회로를 구비한 표시 장치 구동 회로로서, 상기 위상 조정 회로는 입력된 상기 클록의 듀티를 조정하여 제 1의 클록으로서 출력하는 제 1의 동기 지연 회로와, 상기 조정된 클록을 미리 정하여진 지연량만큼 지연하여 제 2의 클록으로서 출력하는 제 2의 동기 지연 회로와, 상기 제 1의 클록에 응답하여 상기 데이터를 보존 및 출력하는 제 1의 보존 회로와, 상기 제 2의 클록에 응답하여 상기 제 1의 보존 회로로부터 출력된 데이터를 보존 및 출력하는 제 2의 보존 회로를 구비하는 것을 특징으로 한다.
이와 같이, 제 1의 동기 지연 회로 및 제 2의 동기 지연 회로를 구비함에 의해, 클록의 듀티비의 무너짐 및 클록과 데이터와의 위상 어긋남을 억제할 수가 있기 때문에, 확실하게 데이터를 클록에 동기하여 받아들임이 가능해진다.
도 1은 본 발명의 표시 장치의 시스템도
도 2는 본 발명의 실시예의 드라이버 IC의 블록도
도 3은 본 발명의 실시예의 위상 조정 회로의 회로도
도 4는 본 발명의 실시예의 위상 조정 회로에서의 각 신호의 타이밍도
도 5는 본 발명의 동기 지연 회로(A)의 블록도
도 6은 본 발명의 동기 지연 회로(B)의 블록도
도 7은 종래의 드라이버 IC의 블록도
도 8은 종래의 위상 조정 회로의 회로도
<도면 부호의 설명>
100 : 액정 표시 펄스
101 : 소스 드라이버
1011 내지 101n : 드라이버 IC
102 : 게이트 드라이버
103 : LCD 컨트롤러
201, 202 : 위상 조정 회로
301 : 동기 지연 회로(A)
302 : 동기 지연 회로(B)
이하, 도면을 참조하여, 본 발명의 실시예에 관해 설명한다. 설명은 실시예를 이용하여 구체적으로 행한다.
[실시예]
본 발명의 표시 장치 구동 회로를 포함하는 시스템은 도 1에 도시한 바와 같이, 액정이나 플라즈마 등의 표시 패널(100), 표시 패널(100)에 화소 데이터를 공급하는 표시 장치 구동 회로(소스 드라이버)(101), 표시 패널(100)의 수평 방향의 한 주사선에 대응한 화소의 게이트를 구동하여 소스 드라이버(101)로부터의 데이터를 화소에 공급하는 게이트 드라이버(102), 소스 드라이버(101)에 스타트 펄스(S), 데이터(D), 클록(C)을 공급함과 함께, 게이트 드라이버(102)에 주사 수평 동기 신호 등을 공급하는 컨트롤러(103)로 구성된다.
소스 드라이버(101)는 캐스케이드 접속된 드라이버 IC(1011 내지 201n)에 의해 구성된다. 드라이버 IC(1011)는 컨트롤러(103)로부터의 스타트 펄스(S), 데이터(D) 및 클록(C)를 받고, 드라이버 IC(1012)에 이들의 신호를 전달하고, 드라이버 IC(1012) 이후의 드라이버 IC는 드라이버 IC(101n)까지, 이들의 신호를 전단(preceding-stage)의 드라이버로부터 수취하여 후단(next-stage)의 드라이버 IC에 공급한다.
드라이버 IC(1011)는 도 2에 도시한 바와 같이, 컨트롤러(103)로부터의 스타트 펄스를 받는 스타트 펄스 입력단자, 데이터를 받는 데이터 입력단자, 클록을 받는 클록 입력단자, 이들 입력단자로부터 스타트 펄스, 클록, 데이터를 받는 위상 조정 회로(201), 위상 조정된 데이터를 클록에 동기하여 받아들이는 데이터 래치 회로(203), 데이터 래치 회로의 출력에 응답하여 계조를 선택하는 계조 선택 회로(204), 계조 선택 회로의 출력에 응답하여 표시 장치(100)를 구동하는 출력 회로(205)를 구비한다. 또한, 데이터 래치 회로(203), 계조 선택 회로(204), 출력 회로(205)는 종래와 같기 때문에, 상세한 설명을 생략한다.
드라이버 IC(1011)는 또한, 위상 조정 회로(201)로부터 출력된 데이터와 클록, 스타트 펄스를 후단의 드라이버 IC에 전달하기 전에 재차 위상 조정을 행하기 위한 위상 조정 회로(202)를 구비하고 있다.
위상 조정 회로(201 및 202)는 도 3에 도시한 바와 같이, 동기 지연 회로(A301), 동기 지연 회로(B302), 래치 회로(303, 304, 305, 306, 307, 308) 및 실렉터 회로(309)로 구성된다. 동기 지연 회로(A301)는 입력된 클록 신호의 듀티비를 50%로 정형하여 출력하는 회로로 구성되고, 동기 지연 회로(A302)는 입력된 클록 신호를 (π/2) 비켜놓은 지연 클록 신호를 출력하는 회로로 구성된다.
이들 회로의 동작을 도 4의 타이밍 차트를 사용하여 설명한다. 위상 조정 회로(201)에는 스타트 펄스, 클록 신호, 상기 클록 신호에 동기한 데이터가 입력된 경우를 생각한다. 또한, 입력된 클록 신호의 듀티비는 파형이 무디어져서 50%로 없어지는 것으로 한다.
클록 신호, 스타트 펄스, 데이터가 위상 조정 회로(201)에 공급되면, 래치 회로(303)는 동기 지연 회로(A301)로부터 출력되는 듀티비 50%의 클록 신호의 상승 에지에 의해 신호를 래치하고, 래치 회로(304)는 듀티비 50%의 클록 신호의 하강 에지에 의해 신호를 래치하기 때문에, 래치 회로(304)로부터는 클록에 동기함과 함께, 클록의 일주기분의 길이를 갖는 스타트 펄스가 출력된다.
마찬가지로, 래치 회로(305)는 듀티비 50%의 클록 신호의 상승 에지에 의해 신호를 래치하고, 래치 회로(307)는 듀티비 50%의 클록 신호를 (π/2) 비켜놓은 지연 클록 신호의 상승에서 래치하기 때문에, 래치 회로(307)로부터는 동기 지연 회로(A)로부터 출력되는 클록의 상승에 대해, (π/2) 비켜진 데이터가 출력된다. 래치 회로(306), 래치 회로(308)는 각각 듀티비 50%의 클록 신호의 하강 에지 및, 지연 클록 신호의 하강에서 래치하기 때문에, 래치 회로(308)로부터는 동기 지연 회로(A)로부터 출력되는 클록의 하강에 대해 (π/2) 비켜진 데이터가 출력된다. 이와 같이 하여, 도 4에 도시한 바와 같이 위상 조정 회로의 내부에서는 듀티비 50%의 클록 신호 및 상기 클록 신호를 (π/2)만큼 지연한 지연 클록 신호(π/2 클록)가 생성된다.
또한, 실렉터 회로(309)는 NAND 게이트(3091, 3093, 3094) 및 인버터(3092)로 구성되고, 래치 회로(307 및 308)로부터 출력되는 데이터를 동기 지연 회로(B)로부터의 지연 클록 신호의 로우 레벨 및 하이 레벨에 대응하여 선택 출력한다.
따라서 도 4에 도시한 바와 같이 위상 조정 회로로부터는 듀티비 50%의 클록 신호와, 상기 클록 신호에 대해 (π/2) 비켜진 데이터가 출력된다. 그 때문에, 상기 클록 신호 및 데이터를 수취하는 데이터 래치 회로(203)는 예를 들면, 데이터(D1)의 중심에 있는 클록의 상승(데이터(D1)에 대해 π/2 비켜저 있다)에 응답하여 확실하게 데이터를 받아들일 수 있고 또한 데이터(D2)의 중심에 있는 클록이 하강(데이터(D2)에 대해 π/2 비켜저 있다)에 응답하여 확실하게 데이터를 받아들일 수가 있다.
이와 같이, 듀티비 50%의 클록을 생성하는 동기 지연 회로(A301) 및 클록을 (π/2) 지연시키는 동기 지연 회로(B302)를 이용함에 의해 드라이버 IC 내에서 확실하게 데이터를 래치하는 것이 가능해진다.
또한, 드라이버 IC 내의 입력단자 부근에 마련된 위상 조정 회로(201)로부터 출력된 데이터와 클록, 스타트 펄스는 드라이버 IC로부터 후단의 드라이버 IC에 대해 출력되기 까지의 사이에 위상 및 듀티비가 어긋나는 일이 있기 때문에, 드라이버 IC의 출력단자 부근에도 위상 조정 회로(201)와 마찬가지 구성의 위상 조정 회로(202)를 마련함으로써 위상을 조정함에 의해, 후단의 드라이버 IC에 전달되는 신호의 정밀도를 더욱 향상시킬 수 있다.
또한, 위상 조정 회로의 내부에서 사용되는 동기 지연 회로(A)로서는 일본국 특개평8-237091에 나타난 바와 같이, 버퍼(501), 지연 회로열 및 배속 지연 회로열로 구성되는 회로(502), 버퍼(501) 및 배속 지연 회로열로부터의 출력을 합성하는 합성 회로(503), 및 버퍼(504)로 구성함에 의해, 입력된 클록과 동위상이며 또한 듀티비 50%의 클록 신호를 단시간에 공급할 수 있다. 마찬가지로, 위상 조정 회로의 내부에서 사용되는 동기 지연 회로(B)를 일본국 특개평8-237091에 나타난 바와 같이, 지연 회로열 및 배속 지연 회로열로 구성되는 회로(602 및 604), 버퍼(601), 인버터(603), 합성 회로(605), 버퍼(606)로 구성함에 의해, 입력된 클록과 (π/2) 위상이 비켜진 지연 클록 신호를 단시간에 공급할 수 있다.
또한, 본 발명의 드라이버 IC는 전단의 드라이버 IC 또는 컨트롤러로부터 출력되는 데이터와 클록, 스타트 펄스가 입력되는 각 입력단자와, 후단의 드라이버 IC에 데이터와 클록, 스타트 펄스를 전달하는 각 출력단자를 구비하고, 또한, 입력단자 부근에 배치된 입력용의 위상 조정 회로와 출력단자 부근에 배치된 출력용의 위상 조정 회로를 구비함에 의해, 각 신호 사이의 위상 어긋남을 억제하는 것이 가능하게 된다.
또한, 입력단자와 출력단자는 도 2에 도시한 바와 같이, 드라이버 IC의 대향하는 2개의 대향하는 변에 마련되어 있는 것이 바람직하다. 그 이유는 드라이버 IC내에서, 데이터와 클록, 스타트 펄스를 전달하는 경로가 거의 동일하게 되어, 위상 어긋남을 일으키기 어렵게 되기 때문이다.
이와 같이, 본 발명에서는 위상 조정 회로가 입력된 클록 신호로부터 듀티 50%의 클록 신호를 생성하는 동기 지연 회로와, 입력된 클록 신호로부터 (π/2) 지연된 지연 클록 신호를 생성하는 동기 지연 회로를 구비함에 의해, 내부 회로 및 후단의 드라이버 IC에 전달되는 각 신호 사이의 타이밍 어긋남을 해소할 수 있고, 잘못된 데이터의 받아들임을 방지할 수 있다.

Claims (11)

  1. 입력되는 클록과 데이터에 의거하여 표시 장치를 구동하는 드라이버 내에 위상 조정 회로를 구비한 표시 장치 구동 회로에 있어서,
    상기 위상 조정 회로는 입력된 상기 클록의 듀티를 조정하여 제 1의 클록으로서 출력하는 제 1의 동기 지연 회로와,
    상기 조정된 클록을 미리 정하여진 지연량만큼 지연하여 제 2의 클록으로서 출력하는 제 2의 동기 지연 회로와,
    상기 제 1의 클록에 응답하여 상기 데이터를 보존 및 출력하는 제 1의 보존 회로와,
    상기 제 2의 클록에 응답하여 상기 제 1의 보존 회로로부터 출력된 데이터를 보존 및 출력하는 제 2의 보존 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  2. 제 1항에 있어서,
    상기 위상 조정 회로는 상기 제 1의 클록에 응답하여 스타트 펄스를 보존 및 출력하는 제 3의 보존 회로와, 상기 제 1의 클록의 반전 신호에 응답하여 상기 제 3의 보존 회로로부터 출력된 스타트 펄스를 보존 및 출력하는 제 4의 보존 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  3. 제 1항에 있어서,
    상기 드라이버는 상기 위상 조정 회로로부터 출력된 데이터 및 상기 제 1의 클록 신호에 응답하여 동작하는 데이터 래치 회로를 또한 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  4. 제 1항에 있어서,
    상기 제 1의 동기 지연 회로는 상기 입력된 클록의 듀티비를 50%로 하여 출력하는 것을 특징으로 하는 표시 장치 구동 회로.
  5. 제 2항에 있어서,
    상기 제 2의 동기 지연 회로는 상기 제 1의 클록을 π/2 지연시켜서 출력하는 것을 특징으로 하는 표시 장치 구동 회로.
  6. 제 5항에 있어서,
    상기 데이터 래치 회로는 상기 제 1의 클록의 상승 에지 및 하강 에지에서 데이터를 받아들이는 것을 특징으로 하는 표시 장치 구동 회로.
  7. 제 6항에 있어서,
    상기 데이터 래치 회로에, 상기 제 1의 클록의 상기 상승에서 래치된 데이터 및 상기 하강에서 래치된 데이터를 교대로 출력하는 실렉터 회로를 구비하는 것을특징으로 하는 표시 장치 구동 회로.
  8. 입력되는 클록과 데이터에 의거하여 표시 장치를 구동하는 복수의 드라이버를 구비한 표시 장치 구동 회로에 있어서, 상기 복수의 드라이버는,
    입력된 클록의 듀티비를 조정하여 제 1의 클록으로서 출력하는 제 1의 동기 지연 회로와,
    상기 제 1의 클록을 미리 정하여진 지연량으로 지연하여 제 1의 지연 클록으로서 출력하는 제 2의 동기 지연 회로와,
    상기 제 1의 클록 및 제 1의 지연 클록에 의거하여 입력된 데이터를 보존 및 출력하는 제 1의 위상 조정 회로와,
    상기 제 1의 클록에 응답하여 상기 보존·출력된 데이터를 보존하는 래치 회로와,
    상기 제 1의 클록의 듀티비를 재조정하여 제 2의 클록으로서 후단의 드라이버에 공급하는 제 3의 동기 지연 회로와,
    상기 제 2의 클록을 미리 정하여진 지연량으로 지연하여 제 2의 지연 클록을 출력하는 제 4의 동기 지연 회로와,
    상기 제 2의 클록 및 제 2의 지연 클록에 의거하여 입력된 데이터를 보존하여 상기 후단의 드라이버에 출력하는 제 2의 위상 조정 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  9. 제 8항에 있어서,
    상기 제 1의 클록에 응답하여 스타트 펄스를 래치하는 래치 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  10. 제 8항에 있어서,
    상기 제 1의 클록 및 상기 제 1의 지연 클록에 응답하여 입력된 데이터를 래치하여 출력하는 제 1의 래치 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
  11. 제 10항에 있어서,
    상기 제 2의 클록 및 상기 제 2의 지연 클록에 응답하여 입력된 데이터를 래치하여 출력하는 제 2의 래치 회로를 구비하는 것을 특징으로 하는 표시 장치 구동 회로.
KR1020040004907A 2003-01-29 2004-01-27 캐스케이드 접속된 복수의 드라이버 아이시를 갖는 표시장치 구동 회로 KR100617667B1 (ko)

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