KR20040024443A - 캐패시터를 구비한 반도체 장치 - Google Patents

캐패시터를 구비한 반도체 장치 Download PDF

Info

Publication number
KR20040024443A
KR20040024443A KR1020030028406A KR20030028406A KR20040024443A KR 20040024443 A KR20040024443 A KR 20040024443A KR 1020030028406 A KR1020030028406 A KR 1020030028406A KR 20030028406 A KR20030028406 A KR 20030028406A KR 20040024443 A KR20040024443 A KR 20040024443A
Authority
KR
South Korea
Prior art keywords
film
capacitor
insulating film
lower electrode
semiconductor device
Prior art date
Application number
KR1020030028406A
Other languages
English (en)
Inventor
미야지마다까시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20040024443A publication Critical patent/KR20040024443A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치에 있어서의 캐패시터 전극의 형상 불량이나 반도체 장치의 동작불량의 발생을 억제하는 것이 가능한 반도체 장치를 얻을 수 있다.
캐패시터를 구비한 반도체 장치로서, 제2 층간 절연막(9)과 SC 폴리 플러그(11a, 11b)와 배리어 메탈(12a, 12b)과 SN전극(17a, 17b)을 구비한다. 제2 층간 절연막(9)은 스루 홀(10a, 10b)을 갖는다. SC 폴리 플러그(11a, 11b)는 제2 층간 절연막(9)의 스루 홀의 내부에 형성된다. 배리어 메탈은 SC 폴리 플러그 위에 형성된다. SN전극은 배리어 메탈 위에 형성된다. SN전극은, SC 폴리 플러그와 배리어 메탈을 통해 전기적으로 접속되어 있다. 배리어 메탈은, 질화 탄탈륨(TaN)막, 질화 티타늄(TiN)막 및 티타늄(Ti)막의 3층을 포함하는 적층막이다.

Description

캐패시터를 구비한 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING CAPACITOR}
본 발명은, 반도체 장치에 관한 것으로, 보다 특정적으로는, MIM(Metal/Insulator/Metal)구조의 캐패시터를 가지는 반도체 장치에 관한 것이다.
종래부터 반도체 장치의 하나로서 DRAM(dynamic random-a㏄ess memory)등의 반도체 기억장치가 알려져 있다. 이러한 반도체 기억장치에서는, 미세화, 고집적화를 도모하는 것이 강하게 요망되고 있다. 그리고, 반도체 기억장치의 고집적화에 따라, 메모리 셀을 구성하는 캐패시터(스토리지 노드)의 사이즈 및 인접하는 캐패시터간의 거리 등도 작아지고 있다. 한편, 캐패시터는 사이즈가 작아져도 일정한 정전용량을 확보할 필요가 있다. 이 때문에, 최근에는 캐패시터 전극의 재료로서 루테늄(Ru) 등의 금속재료를 이용하고, 캐패시터 유전체막으로서 탄탈륨옥사이드(Ta2O5) 등의 고유전체막을 이용한 MIM구조의 캐패시터(이하, MIM캐패시터라고도 한다)가 이용되게 되고 있다.
도 31은, 상술한 MIM캐패시터를 구비한 종래의 반도체 장치의 평면 모식도이다. 또한, 도 32는, 도 31의 선분 XXXII-XXXII에 있어서의 단면 모식도이다. 도 31 및 도 32를 참조해서, 종래의 반도체 장치를 설명한다.
도 31 및 도 32에 도시한 반도체 장치는, 반도체 기억장치로서, 반도체 기판(101)(도 32 참조)의 주표면 위에 소정의 간격으로 복수의 게이트 전극(103)이 병렬로 형성되어 있다. 이 게이트 전극(103)은, 후술하는 바와 같이 메모리 셀을구성하는 전계효과 트랜지스터의 게이트 전극이 된다. 또한, 게이트 전극(103)의 상층에는, 게이트 전극(103)의 연장 방향과 거의 수직인 방향으로 연장되도록, 소정의 간격을 두고 복수의 비트선(150)(도 31 참조)이 형성되어 있다. 비트선(150)은, 비트선 콘택트(151)의 내부에 충전된 도전체를 통해, 반도체 기판(101)(도 32 참조)의 주표면에 형성된 도전영역과 전기적으로 접속되어 있다. 그리고, 이 게이트 전극(103)과 비트선(150) 사이에, 매트릭스상으로 복수의 캐패시터가 배치되어 있다. 이하, 도 32를 참조해서, 구체적으로 반도체 장치의 구조를 설명한다.
도 32에 도시하는 바와 같이, 종래의 반도체 장치는, 반도체 기판(101)의 주표면 위에 형성된 전계효과 트랜지스터와, 전계효과 트랜지스터의 소스/드레인 영역(도시하지 않음)과 전기적으로 접속된 캐패시터를 구비한다. 구체적으로, 반도체 기판(101)의 주표면에는 소자 형성 영역을 둘러싸도록 분리 산화막(102)이 형성되어 있다. 그리고, 반도체 기판(101)의 주표면 위 및 분리 산화막(102) 위에는, 게이트 절연막(도시하지 않음)을 사이에 두고 게이트 전극(103)이 형성되어 있다. 게이트 전극(103)의 상부 표면 위 및 측벽면 위에는 절연막(105)이 형성되어 있다. 또한, 반도체 기판(101)의 주표면에는, 도시되어 있지 않지만 게이트 전극(103)과 인접하도록 도전성 불순물이 주입된 도전영역인 소스/드레인 영역이 형성되어 있다.
절연막(105)위에는 제1 층간 절연막(106)이 형성되어 있다. 제1 층간 절연막(106)에는, 게이트 전극(103) 사이에 있어서 반도체 기판(101)의 주표면에까지 도달하는 콘택트 홀(107a, 107b)이 형성되어 있다. 콘택트 홀(107a, 107b)의 내부에는 폴리실리콘 등의 도전체로 이루어지는 폴리 랜딩 패드(108a, 108b)가 충전되어 있다.
제1 층간 절연막(106)의 상부 표면 위에는 제2 층간 절연막(109)이 형성되어 있다. 제2 층간 절연막(109)에 있어서, 폴리 랜딩 패드(108a, 108b)위에 위치하는 영역에는 스루 홀(110a, 110b)이 각각 형성되어 있다. 스루 홀(110a, 110b)의 내부에는, 폴리 랜딩 패드(8a, 8b)와 접촉하도록 SC(스토리지 노드 콘택트)배리어 메탈 플러그(152a, 152b)가 형성되어 있다. SC 배리어 메탈 플러그(152a, 152b)는 질화 티타늄(TiN)막으로 이루어진다.
제2 층간 절연막(109)위에는 SN층간 절연막(113)이 형성되어 있다. SN층간 절연막(113)에는, SC 배리어 메탈 플러그(152a, 152b)위에 위치하는 영역에 개구부(114a, 114b)가 각각 형성되어 있다. 개구부(114a, 114b)의 내부에는, 루테늄막으로 이루어지는 SN전극(117a, 117b)이 배치되어 있어 있다. SN전극(117a, 117b)위에는, 개구부(114a, 114b)의 내부에서 SN층간 절연막(113)의 상부 표면 위에까지 연재하도록 캐패시터 유전체막(118)이 형성되어 있다. 캐패시터 유전체막(118)은 탄탈륨 옥사이드(Ta2O5)막으로 이루어진다. 캐패시터 유전체막(118)위에는 셀 플레이트 전극(119)(CP전극(119))이 형성되어 있다. 셀 플레이트 전극(119)위에는 콘택트 층간 절연막(120)이 형성되어 있다. 콘택트 층간 절연막(120)은 예를 들면 플라즈마 TEOS 산화막으로 이루어진다. 콘택트 층간 절연막(120)위에는 알루미늄 배선(121)이 형성되어 있다. 알루미늄 배선(121)을덮도록 패시베이션막(122)이 형성되어 있다.
도 33 내지 도 37은, 도 31 및 도 32에 도시한 종래의 반도체 장치의 제조방법을 설명하기 위한 단면 모식도이다. 도 33 내지 도 37을 참조하여, 도 31 및 도 32에 도시한 종래의 반도체 장치의 제조방법을 설명한다.
우선, 반도체 기판(101)(도 33 참조)의 주표면에 소자형성영역을 둘러싸도록 분리 산화막(102)을 형성한다. 그리고, 반도체 기판(101)의 주표면 위에 종래 이용되고 있던 방법을 이용하여, 도 33에 도시하는 바와 같은 게이트 전극(103) 등으로 이루어지는 전계효과 트랜지스터 및 절연막(105)을 형성한다.
그 후, 절연막(105)위에 콘택트 홀(107a, 107b)(도 33 참조)을 가지는 제1 층간 절연막(106)(도 33 참조)을 형성한다. 다음에, 콘택트 홀(107a, 107b)의 내부를 충전하는 동시에 제1 층간 절연막(106)의 상부 표면 위에까지 연재하도록 폴리실리콘막을 형성한다. 그리고, 제1 층간 절연막(106)의 상부 표면 위에 위치하는 폴리실리콘막을 CMP법 등을 이용해서 제거함으로써, 폴리 랜딩 패드(108a, 108b)(도 33 참조)를 형성한다.
다음에, 제1 층간 절연막(106)위에 제2 층간 절연막(109)(도 33 참조)을 형성한다. 이 제2 층간 절연막(109)는 이른바 스토리지 노드 콘택트(SC) 층간 절연막으로서, 예를 들면 그 재료로서 BPTEOS(Boro Phospho Tetra Ethyl 0rtho Silicate)막을 이용할 수 있다. 제2 층간 절연막(109)의 두께는 예를 들면 450nm로 할 수 있다. 이 제2 층간 절연막(109)위에 포토리소그래피법을 이용해서 소정의 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 제2 층간절연막(109)을 부분적으로 드라이 에칭 등의 이방성 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 그 결과, 도 33에 도시하는 바와 같이 스루 홀(110a, 110b)을 형성할 수 있다.
다음에, 스루 홀(110a, 110b)의 내부에서 제2 층간 절연막(109)의 상부 표면 위까지 연장되도록, CVD(chemical vapor deposition)법을 이용해서 질화 티타늄막(TiN막)을 퇴적시킨다. 그리고, CMP(Chemical Mechanical Polishin)법을 이용하여, 제2 층간 절연막(109)의 상부 표면 위에 위치하는 질화 티타늄막의 부분을 제거한다. 그 결과, 도 33에 도시하는 바와 같이, 질화 티타늄막으로 이루어지는 SC 배리어 메탈 플러그(152a, 152b)를 얻는다.
다음에, 제2 층간 절연막(109)위에, SN층간 절연막(113)(도 34 참조)을 형성한다. SN층간 절연막(113)의 재료로서는, 예를 들면, BPTEOS막을 이용할 수 있다. 또, SN층간 절연막(113)의 두께는, 예를 들면 1000nm로 할 수 있다. 그 후, 포토리소그래피법을 이용해서 SN층간 절연막(113)위에 소정의 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 해서 이방성 에칭에 의해 SN층간 절연막(113)을 부분적으로 제거한다. 그 후, 레지스트막을 제거한다. 그 결과, 도 34에 도시하는 바와 같이 SN층간 절연막(113)에 있어서, SC 배리어 에칭 플러그(152a, 152b)를 노출시키는 개구부(114a, 114b)를 형성할 수 있다.
다음에, 도 35에 도시하는 바와 같이, 개구부(114a, 114b)의 내부에서 SN층간 절연막(113)의 상부 표면 위에까지 연재하도록 Ru(루테늄)막(127)을 형성한다. Ru막(127)의 형성방법으로서는, 우선 스퍼터링법을 이용해서 개구부(114a, 114b)의내부에서 SN층간 절연막(113)의 상부 표면 위에까지 Ru막을 퇴적시킨다. 이 Ru막의 두께는 예를 들면 20㎚로 할 수 있다. 그리고, 그 후 CVD법을 이용해서 Ru막을 계속 퇴적시킨다. 이렇게 해서, 거의 균일한 두께의 Ru막(127)을 형성할 수 있다.
다음에, CMP법을 이용하여 SN층간 절연막(113)의 상부 표면 위에 위치하는 Ru막(127)을 부분적으로 제거한다. 그 결과, 도 36에 도시하는 바와 같이, Ru막으로 이루어지는 SN전극(117a, 117b)을 얻을 수 있다.
다음에, 도 37에 도시하는 바와 같이, SN전극(117a, 117b)위에서 SN층간 절연막(113)의 상부 표면 위에까지 연장되도록 캐패시터 유전체막(118)을 형성한다. 캐패시터 유전체막(118)으로서는, 탄탈륨 옥사이드(Ta205)막을 이용할 수 있다. 캐패시터 유전체막(18)의 형성방법으로서는, 예를 들면 탄탈륨 옥사이드막을 소정의 두께만큼 퇴적한 후, 오존(O3) 가스 등을 이용해서 탄탈륨 옥사이드막을 산화시킴으로써 결정화를 한다. 처음에 퇴적하는 탄탈륨 옥사이드막의 두께는 예를 들면 12nm로 할 수 있다. 또한, 상술한 탄탈륨 옥사이드막을 산화시킬 때의 프로세스 조건으로서는, 분위기 온도를 400℃, 분위기 가스로서 오존(O3) 가스를 이용해도 좋다.
그리고, 캐패시터 유전체막(118)위에 Ru막을 퇴적함으로써 셀 플레이트 전극(119)(도 32 참조)을 형성한다. 또한, 셀 플레이트 전극(119)위에 콘택트 층간 절연막(120)(도 32 참조)을 형성한다. 콘택트 층간 절연막(120)으로서, BPTEOS막을 이용할 수 있다. 콘택트 층간 절연막(120)위에 알루미늄막(도시하지 않음)을형성한다. 이 알루미늄막 위에, 포토리소그래피법을 이용해서 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 알루미늄막을 부분적으로 에칭 등에 의해 제거함으로써, 알루미늄 배선(121)(도 32 참조)을 형성한다. 그 후 레지스트막을 제거한다. 그리고, 알루미늄 배선(121) 및 콘택트 층간 절연막(120)의 상부 표면상을 덮도록 패시베이션막(122)(도 32 참조)을 형성한다. 이렇게 해서, 도 32에 도시한 반도체 장치를 얻을 수 있다.
그러나, 상술한 종래의 반도체 장치에 있어서는, 이하와 같은 문제가 있었다. 즉, 도 37에 도시한 캐패시터 유전체막(118)을 형성하기 위한 산화처리시, 캐패시터 전극인 SN전극(117a, 117b)을 구성하는 루테늄막이 산화된다. 이 경우, BPTEOS막으로 이루어지는 SN층간 절연막(113)과 SN전극(117a, 117b)을 구성하는 루테늄막 사이의 밀착성이 열화된다. 이 때문에, 도 38에 도시하는 바와 같이, SN전극(117a, 117b)과 SN층간 절연막(113) 사이에 간극(153)이 발생하는 경우가 있었다. 또한, 도 38은, 종래의 반도체 장치에 있어서의 문제점을 설명하기 위한 단면 모식도이다. 이러한 간극(153)은, 결과적으로 SN전극(117a, 117b)의 형상불량을 야기하는 원인이 된다.
또한, 상기 산화처리시, 오존 가스에 포함되는 산화종이 질화 티타늄막으로 이루어지는 SC 배리어 메탈 플러그(152a, 152b)까지 도달하는 경우도 있다. 이와 같이, SC 배리어 메탈 플러그(152a, 152b)에 산화종이 도달하면, SC 배리어 에칭탈 플러그(152a, 152b)가 산화된다. 그 결과, SC 배리어 메탈 플러그(152a, 152b)에 있어서의 전기저항이 증대한다고 하는 문제도 발생한다. 이와 같이, SC 배리어 메탈 플러그(152a, 152b)의 전기저항이 증대하면, 반도체 장치가 정상인 동작을 행할 수 없게 되어(동작불량을 일으켜) 불량품이 되는 경우가 있었다.
본 발명의 목적은, 반도체 장치에 있어서의 캐패시터 전극의 형상불량이나 반도체 장치의 동작불량의 발생을 억제하는 것이 가능한 반도체 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 장치의 실시 형태 1을 도시하는 단면 모식도.
도 2는 도 1에 도시한 반도체 장치의 부분 확대 단면 모식도.
도 3 내지 도 10은 도 1 및 도 2에 도시한 반도체 장치의 제조방법의 제1 내지 제8 공정을 설명하기 위한 단면 모식도.
도 11은 본 발명에 따른 반도체 장치의 실시 형태 2를 도시하는 단면 모식도.
도 12 내지 도 16은 도 11에 도시한 반도체 장치의 제조방법의 제1 내지 제5 공정을 설명하기 위한 단면 모식도.
도 17은 본 발명에 따른 반도체 장치의 실시 형태 3을 도시하는 단면 모식도.
도 18은 도 17에 도시한 반도체 장치에 있어서의 캐패시터의 구조를 설명하기 위한 확대 단면 모식도.
도 19 내지 도 23은 도 17 및 도 18에 도시한 반도체 장치의 제조방법의 제1 내지 제5 공정을 설명하기 위한 단면 모식도.
도 24는 본 발명에 따른 반도체 장치의 실시 형태 4를 도시하는 단면 모식도.
도 25는 도 24에 도시한 반도체 장치의 제조방법을 설명하기 위한 플로 챠트를 도시하는 도.
도 26 내지 도 30은 도 24에 도시한 반도체 장치의 제조방법의 제1 내지 제5 공정을 설명하기 위한 단면 모식도.
도 31은 종래의 반도체 장치의 평면 모식도.
도 32는 도 31의 선분 XXXII-XXXII에 있어서의 단면 모식도.
도 33 내지 도 37은 도 31 및 도 32에 도시한 종래의 반도체 장치의 제조방법의 제1 내지 제5 공정을 설명하기 위한 단면 모식도.
도 38은 종래의 반도체 장치에 있어서의 문제점을 설명하기 위한 단면 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1:반도체 기판
2:분리 산화막
3:게이트 전극
5:절연막
6:제1 층간 절연막
7a, 7b:콘택트 홀
8a, 8b:폴리 랜딩 패드
9:제2 층간 절연막
본 발명의 한 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 기초 절연막과 도전체와 배리어 메탈막과 상기 캐패시터 하부전극을 구비한다. 기초 절연막은 개구부를 가진다. 도전체는 기초 절연막의 개구부의 내부에 형성된다. 배리어 메탈막은 도전체 위에 형성된다. 캐패시터 하부전극은 배리어 메탈막 위에 형성된다. 캐패시터 하부전극은, 도전체와 배리어 메탈막을 통해 전기적으로 접속되어 있다. 배리어 메탈막은, 질화 탄탈륨(TaN)막, 질화 티타늄(TiN)막 및 티타늄(Ti)막의 3층을 포함하는 적층막이다.
이렇게 하면, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해서 산화 처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 적층막을 구성하는 질화 탄탈륨에 의해 차단되므로, 도전체막과 적층막의 계면영역까지 산화종이 도달할 위험성을 저감시킬 수 있다. 이 때문에, 적층막(배리어 메탈막)과 도전체막의 계면이 상기 산화종에 의해 산화되는 것을 억제할 수 있다. 그 때문에, 상기 계면이산화되는 것에 기인하는, 배리어 메탈막과 도전체막의 계면에 있어서의 전기저항의 상승이라는 문제가 발생하는 것을 억제할 수 있다. 따라서, 상기 전기저항의 상승에 따른 반도체 장치의 동작불량의 발생확률을 저감시킬 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 절연막과 상기 캐패시터 하부전극을 구비한다. 절연막은 캐패시터용 개구부를 가진다. 캐패시터 하부전극은 캐패시터용 개구부내에 배치되어 있다. 캐패시터 하부전극은, 질화 티타늄막과 도전체막을 가진다. 질화 티타늄막은 캐패시터용 개구부의 내벽에 접촉하도록 배치되어 있다. 도전체막은, 질화 티타늄막 위에 형성되고, 금속을 포함한다.
이렇게 하면, 질화 티타늄막을 캐패시터 하부전극과 절연막의 접합층으로서 이용할 수 있다. 특히, 절연막으로서 BPTEOS막을 이용할 경우, BPTEOS막과 질화 티타늄막의 밀착성은 양호하기 때문에, 절연막으로부터 캐패시터 하부전극이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극에 있어서 상기 박리에 기인하는 형상불량이 발생할 가능성을 저감시킬 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 기초 절연막과 도전체와 절연막과 상기 캐패시터 하부전극을 구비한다. 기초 절연막은 개구부를 가진다. 도전체는 기초 절연막의 개구부의 내부에 형성되어 있다. 절연막은 기초 절연막 위에 형성되어 있다. 기초 절연막은, 도전체를 노출시키는 캐패시터용 개구부를 가진다. 캐패시터 하부전극은, 캐패시터용 개구부의 내부에 형성된다. 또한, 캐패시터 하부전극은 도전체와 전기적으로 접속되어 있다. 캐패시터 하부전극은, 도전체에 접촉하는 동시에, 캐패시터용 개구부의 내벽과 접촉하는 적층막을 포함한다. 적층막은, 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 포함한다.
이렇게 하면, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해서 산화처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 적층막을 구성하는 질화 탄탈륨에 의해 차단되므로, 도전체막과 적층막의 계면 영역에까지 산화종이 도달할 위험성을 저감시킬 수 있다. 이 때문에, 캐패시터 하부전극을 구성하는 적층막과 도전체막의 계면이 상기 산화종에 의해 산화되는 것을 억제할 수 있다. 그 때문에, 상기 계면이 산화되는 것에 기인하는, 캐패시터 하부전극과 도전체막의 계면에 있어서의 전기저항의 상승 문제의 발생을 억제할 수 있다.
또, 캐패시터 하부전극을 구성하는 적층막을, 캐패시터 하부전극과 절연막의 밀착성을 향상시키기 위한 접합층으로서 작용시킬 수 있다. 이 때문에, 절연막과 캐패시터 하부전극의 접합계면이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극의 상기 박리에 따른 형상불량의 발생을 억제할 수 있다.
본 발명의 또 하나의 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 절연막과 상기 캐패시터 하부전극을 구비한다. 절연막은 캐패시터용 개구부를 가진다. 캐패시터 하부전극은 캐패시터용 개구부의 내부에 배치되어 있다. 캐패시터 하부전극은, 질화 탄탈륨을 포함하는 막과 도전체막을 가진다. 질화 탄탈륨을 포함하는 막은, 캐패시터용 개구부의 내벽에 접촉하도록 배치되어 있다. 도전체막은 질화 탄탈륨을 포함하는 막 위에 형성되고, 금속을 포함한다.
이렇게 하면, 캐패시터 하부전극을 구성하는 질화 탄탈륨을 포함하는 막을, 캐패시터 하부전극과 절연막의 밀착성을 향상시키기 위한 접합층으로서 이용할 수 있다. 이 때문에, 절연막과 캐패시터 하부전극의 접합계면이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극의 상기 박리에 따른 형상불량의 발생을 억제할 수 있다.
또, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해서 산화처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 질화 탄탈륨을 포함하는 막에 의해 차단된다. 그 때문에, 캐패시터 하부전극보다 하층측에 형성되어, 캐패시터 하부전극과 접속된 도전체 플러그 등과 캐패시터 하부전극의 접합계면이, 상기 산화종에 의해 산화될 가능성을 작게 할 수 있다.
본 발명의 또 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비하는 반도체 장치로서, 캐패시터 하부전극과 캐패시터 유전체막과 캐패시터 상부전극을 구비한다. 캐패시터 하부전극은 반도체 기판상에 형성되고, 통모양이다. 캐패시터 유전체막은 캐패시터 하부전극의 내주면 및 외주면을 덮도록 형성되어 있다. 캐패시터 상부전극은 캐패시터 유전체막 위에 형성되어 있다. 캐패시터 하부전극은, 티타늄막과 도전체막을 포함한다. 도전체막은 티타늄막 위에 형성되어 있다. 도전체막은 통모양이며, 금속을 포함한다.
이렇게 하면, 캐패시터 하부전극을 구성하는 원통형상의 도전체막의 내주면과 외주면의 양쪽을 캐패시터 하부전극으로서 이용할 수 있다. 이 때문에, 원통형상의 도전체막의 내주면상에만 캐패시터 유전체막을 형성하는 경우보다, 캐패시터의 정전용량을 크게 할 수 있다.
이하, 도면에 근거해서 본 발명의 실시 형태를 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조번호를 붙이고 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1및 도 2를 참조하여, 본 발명에 따른 반도체 장치의 실시 형태 1을 설명한다. 또한, 도 1은 도 32에 대응한다. 또, 도 1에 도시한 반도체 장치의 평면형상은, 기본적으로 도 31에 도시한 종래의 반도체 장치의 평면형상과 동일하다.
도 1 및 도 2에 도시하는 바와 같이, 본 발명에 따른 반도체 장치는 반도체기억장치로서, 반도체 기판(1)의 주표면 위에 형성되고, 메모리 셀을 구성하는 전계효과 트랜지스터와 캐패시터를 구비한다. 캐패시터는 전계효과 트랜지스터의 소스/드레인 영역(도시하지 않음)과 전기적으로 접속되어 있다. 구체적으로는, 반도체 기판(1)의 주표면에 소자형성영역을 둘러싸도록 분리 산화막(2)이 형성되어 있다. 그리고, 반도체 기판(1)의 주표면 위 및 분리 산화막 위에는, 게이트 절연막(도시하지 않음)을 사이에 두고 게이트 전극(3)이 형성되어 있다. 게이트 전극(3)의 상부 표면 위 및 측벽면 위에는, 반도체 기판(1)의 주표면에 소스/드레인 영역 등을 형성하기 위한 도전성 불순물의 주입 시에 마스크로서 이용하는 절연막(5)이 형성되어 있다. 반도체 기판(1)의 주표면에는, 도시되어 있지 않지만 게이트전극(3)과 인접하도록 도전성 불순물이 주입된 도전영역인 소스/드레인 영역이 형성되어 있다. 게이트 전극(3), 게이트 절연막 및 소스/드레인 영역으로 전계효과 트랜지스터가 구성된다.
절연막(5)위에는 제1 층간 절연막(6)이 형성되어 있다. 제1 층간 절연막(6)에는, 게이트 전극(3)의 사이에 있어서 반도체 기판(1)의 주표면에까지 도달하는 콘택트 홀(7a, 7b)이 형성되어 있다. 콘택트 홀(7a, 7b)의 내부에는 폴리실리콘 등의 도전체로 이루어지는 폴리 랜딩 패드(8a, 8b)가 충전되어 있다.
제1 층간 절연막(6)의 상부 표면 위에는 기초 절연막으로서의 제2 층간 절연막(9)이 형성되어 있다. 제2 층간 절연막(9)에 있어서, 폴리 랜딩 패드(8a, 8b)위에 위치하는 영역에는 개구부로서의 스루 홀(10a, 10b)이 각각 형성되어 있다. 스루 홀(10a, 10b)의 내부에는 폴리 랜딩 패드(8a, 8b)와 접촉하도록 도전체로서의 SC 폴리 플러그(11a, 11b)(스토리지 노드 콘택트 폴리 플러그(11a, 11b))가 형성되어 있다. 스루 홀(10a, 10b)의 내부에 있어서는, 이 SC 폴리 플러그(11a, 11b)의 상부 표면 위에 접하도록 3층 구조의 배리어 메탈(12a, 12b)이 형성되어 있다. 배리어 메탈막으로서의 배리어 메탈(12a)과 배리어 메탈(12b)은 기본적으로 같은 구조를 구비한다. 이하, 배리어 메탈(12a)을 예로서 설명한다. 도 2에 도시하는 바와 같이, 배리어 메탈(12a)은, SC 폴리 플러그(11a)측에서 Ti막(23)(티타늄막(23)), TiN막 (24)(질화 티타늄막(24)) 및 TaN막(25)(질화 탄탈륨막(25))이라고 하는 3개의 층이 차례로 적층된 3층 구조를 가지는 적층막이다.
제2 층간 절연막(9)위에는 절연막으로서의 SN층간 절연막(13)이 형성되어 있다. SN층간 절연막(13)에는, 배리어 메탈(12a, 12b)위에 위치하는 영역에 캐패시터용 개구부로서의 개구부(14a, 14b)가 각각 형성되어 있다. 개구부(14a, 14b)의 내부에는, 캐패시터 하부전극으로서의 SN(스토리지 노드)전극(17a, 17b)이 배치되어 있다. SN전극(17a, 17b)은, 개구부(14a, 14b)의 측벽 및 바닥벽에 접촉해서 연재하도록 형성된 제1 SN전극막(15a, 15b)과, 이 제1 SN전극막(15a, 15b)위에 적층된 제2 SN전극막(16a, 16b)으로 이루어진다. 제1 SN전극막(15a, 15b)은 각각 질화 티타늄(TiN)막으로 이루어진다. 또한, 금속을 포함하는 도전체막으로서의 제2 SN전극막(16a, 16b)은 각각 루테늄(Ru)막으로 이루어진다.
SN전극(17a, 17b)위에는, 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 캐패시터 유전체막(18)이 형성되어 있다. 캐패시터 유전체막(18)은 탄탈륨 옥사이드(Ta205)막으로 이루어진다. 캐패시터 유전체막(18)위에는 캐패시터 상부전극으로서의 셀 플레이트 전극(19)(CP전극(19))이 형성되어 있다. 셀 플레이트 전극(19)위에는 콘택트 층간 절연막(20)이 형성되어 있다. 콘택트 층간 절연막(20)은 예를 들면 플라즈마 TEOS막으로 이루어진다. 콘택트 층간 절연막(20)위에는 알루미늄 배선(21)이 형성되어 있다. 알루미늄 배선(21)을 덮도록 패시베이션막(22)이 형성되어 있다.
이와 같이, 스루 홀(10a, 10b)(도 1 참조)의 내부의 배리어 메탈(12a, 12b)(도 1 참조)을, TaN막(25)(도 2 참조)을 포함하는 적층구조로 함으로써, 도 1에 도시한 반도체 장치의 제조방법에 있어서, TaN막(25)보다도 아래에 위치하는 Ti막과SC 폴리 플러그(11a, 11b)(도 1 참조)의 계면의 산화(또는 SC 폴리 플러그(11a, 11b)의 산화)를 억제할 수 있다. 그 결과, 상기 계면에 있어서의 전기저항이 증대하는 것을 억제할 수 있다. 그 결과, 이른바 스토리지 노드 콘택트(SC) 저항의 고저항화를 억제할 수 있다.
또, 도 1에 도시한 반도체 장치에서는, 제1 SN전극막(15a, 15b)으로서 TiN막을 배치함으로써, SN전극(17a, 17b)의 구조로서 TiN막을 포함하는 다층구조를 채용하고 있다. 그 때문에, 제1 SN전극막(15a, 15b)을 SN층간 절연막(13)과 SN전극(17a, 17b) 사이의 밀착성을 확보하기 위한 밀착층으로서 이용할 수 있다. 따라서, SN층간 절연막(13)과 SN전극(17a, 17b) 사이의 밀착성을 향상시킬 수 있다.
도 3 내지 도 10을 참조하여, 도 1 및 도 2에 도시한 반도체 장치의 제조방법을 설명한다.
우선, 반도체 기판(1)(도 3 참조)의 주표면에 소자형성영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면 위에 종래 이용되고있던 방법을 이용해서 전계효과 트랜지스터를 형성한다. 구체적으로는, 반도체 기판(1)의 주표면 위에 게이트 절연막(도시하지 않음)이 되어야 할 절연막을 형성한다. 이 절연막 위에 게이트 전극(3)(도 3 참조)이 되어야 할 도전체막을 형성한다. 도전체막 위에 포토리소그래피법을 이용해서 게이트 전극(3)(도 3 참조)에 대응하는 패턴이 형성된 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 도전체막 및 절연막을 드라이 에칭 등의 이방성 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 이렇게 해서, 게이트 절연막(도시하지 않음) 및 게이트 전극(3)(도 3 참조)을 형성한다.
다음에, 이 게이트 전극(3)을 덮도록 절연막(5)을 형성한다. 절연막(5)을 마스크로 하여 반도체 기판(1)의 주표면에 도전성 불순물을 주입함으로써, 소스/드레인 영역(도시하지 않음)을 형성한다. 이렇게 해서, 소스/드레인 영역, 게이트 절연막 및 게이트 전극(3)(도 3 참조)으로 이루어지는 전계효과 트랜지스터를 형성할 수 있다.
그 후, 절연막(5) 위에 제1 층간 절연막(6)(도 3 참조)을 형성한다. 제1 층간 절연막(6)위에 포토리소그래피법을 이용해서 패턴을 가지는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 하여 제1 층간 절연막(6)을 이방성 에칭에 의해 부분적으로 제거한다. 그 결과, 콘택트 홀(7a, 7b)(도 3 참조)을 형성할 수 있다. 그 후 레지스트막을 제거한다.
다음에, 콘택트 홀(7a, 7b)의 내부를 충전하는 동시에 제1 층간 절연막(6)의 상부 표면 위에까지 연재하도록 도전체를 형성한다. 이 도전체로서는 예를 들면 폴리실리콘을 이용해도 좋다. 제1 층간 절연막(6)의 상부 표면 위에 위치하는 도전체를 CMP법 등을 이용해서 제거함으로써, 폴리 랜딩 패드(8a, 8b)(도 3 참조)를 형성한다.
그리고, 제1 층간 절연막(6)위에 제2 층간 절연막(9)(도 3 참조)을 배치한다. 이 제2 층간 절연막은 이른바 스토리지 노드 콘택트(SC)층간 절연막으로서, 예를 들면 그 재료로서 BPTEOS막을 이용할 수 있다. 제2 층간 절연막(9)의 두께는예를 들면 450nm로 할 수 있다. 이 제2 층간 절연막(9)위에 포토리소그래피법을 이용해서 소정의 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 제2 층간 절연막(9)을 부분적으로 이방성 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 그 결과, 도 3에 도시하는 바와 같이 스루 홀(10a, 10b)을 형성할 수 있다. 이렇게 해서, 기초 절연막을 준비하는 공정을 실시한다. 그 결과, 도 3에 도시하는 바와 같은 구조를 얻을 수 있다.
다음에, 스루 홀(10a, 10b)의 내부에서 제2 층간 절연막(9)의 상부 표면 위에까지 연재하도록, 도핑된 폴리실리콘을 퇴적시킨다. 이 도핑된 폴리실리콘의 퇴적막 두께는 예를 들면 200nm로 할 수 있다. 그 후, 도핑된 폴리실리콘에 대해서 에치백을 행한다. 그 결과, 도4에 도시하는 바와 같이, 스루 홀(10a, 10b)의 상부에서 100nm만큼 후퇴한(리세스한) SC 폴리 플러그(11a, 11b)를 얻을 수 있다. 이렇게 해서 도전체를 형성하는 공정을 실시한다.
다음에, 적층막을 형성하는 공정으로서, 3층 구조의 배리어 메탈이 되는 금속막을 스퍼터링법에 의해 퇴적시킨다. 구체적으로는, SC 폴리 플러그(11a, 11b)의 상부 표면 위에서 제2 층간 절연막(9)의 상부 표면 위에까지 연장되도록, 스퍼터링법을 이용해서 Ti막을 퇴적시킨다. 이 Ti막 위에 TiN막을 스퍼터링법에 의해 퇴적시킨다. 이 TiN막 위에 TaN막을 스퍼터링법에 의해 퇴적시킨다. 그 후, CMP법을 이용하여, 제2 층간 절연막(9)의 상부 표면 위에 위치하는 상기 3층의 적층막을 제거한다. 그 결과, 도 5에 도시하는 바와 같이, 상기 3개의 막으로 이루어지는 배리어 메탈(12a, 12b)이 스루 홀(10a, 10b)의 내부에 형성된다. 이렇게 해서,도5에 도시하는 바와 같은 구조를 얻을 수 있다.
다음에, 절연막을 형성하는 공정으로서, 제2 층간 절연막(9)위에 스토리지 노드(SN)층간 절연막(13)(도 6 참조)을 형성한다. SN층간 절연막(13)의 재료로서는, 예를 들면 BPTEOS막을 이용할 수 있다. SN층간 절연막(13)의 두께는, 예를 들면 1000nm로 할 수 있다. 그 후, 포토리소그래피법을 이용해서 SN층간 절연막(13)위에 소정의 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 이방성 에칭에 의해 SN층간 절연막(13)을 부분적으로 제거한다. 그 후, 레지스트막을 제거한다. 그 결과, 도6에 도시하는 바와 같이 SN층간 절연막(13)에 있어서, 배리어 메탈(12a, 12b)을 노출시키는 캐패시터용 개구부로서의 개구부(14a, 14b)를 형성할 수 있다.
다음에, 도7에 도시하는 바와 같이, 질화 티타늄막을 형성하는 공정으로서, 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 제1 스토리지 노드(SN)전극막(15a, 15b)(도 1 참조)이 되어야 할 질화 티타늄(TiN)막(26)을, CVD법을 이용해서 퇴적시킨다.
다음에, 도8에 도시하는 바와 같이, 금속을 포함하는 도전체막을 형성하는 공정으로서, TiN막(26)위에 Ru막(27)을 형성한다. Ru막(27)의 형성방법으로서는, 스퍼터링법을 이용해서 TiN막(26)위에 Ru막을 소정의 두께만큼 퇴적시킨다. 이 Ru막의 두께는 예를 들면 20㎚로 할 수 있다. 그 후, 상술한 스퍼터링법에 의해 형성된 Ru막 위에 CVD법을 이용해서 Ru막을 형성한다. 이렇게 해서, TiN막(26)위에 균일하게 Ru막(27)을 형성할 수 있다.
다음에, CMP법을 이용해서, SN층간 절연막(13)의 상부 표면 위에 위치하는 Ru막(27) 및 TiN막(26)(도 8 참조)을 부분적으로 제거한다. 그 결과, 도9에 도시하는 바와 같이, TiN막으로 이루어지는 제1 SN전극막(15a, 15b)과 Ru막으로 이루어지는 제2 SN전극막(16a, 16b)을 형성할 수 있다. 이 제1 SN전극막(15a, 15b)과 제2 SN전극막(16a, 16h)은 SN전극(17a, 17b)을 구성한다. 이렇게 해서, 캐패시터 하부전극으로서의 SN전극(17a, 17b)을 형성하는 공정을 실시한다.
다음에, 도 10에 도시하는 바와 같이, SN전극(17a, 17b)위에서 SN층간 절연막(13)의 상부 표면 위에까지 연장하도록 캐패시터 유전체막(18)을 형성한다. 캐패시터 유전체막(18)을 구성하는 재료로서는, 탄탈륨 옥사이드(Ta2O5)막을 이용할 수 있다. 캐패시터 유전체막(18)은, 예를 들면 이하와 같은 방법으로 형성할 수 있다. 우선, 탄탈륨 옥사이드막을 소정의 두께만큼 퇴적시킨다. 그 후, 오존(O3) 가스를 이용해서 탄탈륨 옥사이드막을 산화함으로써 결정화한다. 처음에 퇴적하는 탄탈륨 옥사이드막의 두께는 예를 들면 12㎚로 할 수 있다. 이렇게 해서, 도 10에 도시하는 바와 같은 구조를 얻을 수 있다.
여기에서, SN전극(17a, 17b)을 구성하는 Ru막으로 이루어지는 제2 SN전극막(16a, 16b)은, TiN막으로 이루어지는 제1 SN전극막(15a, 15b)과의 사이의 밀착성이 양호하다. 또한, SN층간 절연막(13)을 구성하는 BPTEOS막과 제1 SN전극막(15a, 15b)을 구성하는 TiN막 사이의 밀착성도 양호하다. 그 때문에, 상술한 오존 가스를 이용한 탄탈륨 옥사이드막의 산화 시, 종래와 같이 SN전극(17a, 17b)과SN층간 절연막(13) 사이에 간극이 발생한다고 하는 문제의 발생확률을 저감시킬 수 있다.
또한, 오존 가스를 이용한 산화 공정 시에, 오존 가스에 포함되는 산화종은, 배리어 메탈(12a, 12b)을 구성하는 TaN막(25)(도 2 참조)에 의해 차단된다. 그 때문에, 배리어 메탈(12a, 12b)을 구성하는 TaN막(25)보다도 하층에 위치하는 막(Ti막(23) 및 TiN막(24)(도 2 참조))과, SC 폴리 플러그(11a, 11b)의 계면에 상술한 산화종이 도달하는 것을 억제할 수 있다. 그 때문에, SC 폴리 플러그(11a, 11b)와 배리어 메탈(12a, 12b)의 계면이 상술의 산화종에 의해 산화되는 것을 억제할 수 있다. 그 결과, 상술한 계면에 있어서의 전기저항이 상승한다고 하는 문제의 발생확률을 저감시킬 수 있다.
도 10에 도시한 공정 후, 캐패시터 유전체막(18)위에 Ru막을 퇴적함으로써 셀 플레이트 전극(19)(도 1 참조)을 형성한다. 또한, 셀 플레이트 전극(19)위에 콘택트 층간 절연막(20)(도 1 참조)을 형성한다. 콘택트 층간 절연막(20)으로서, 예를 들면 플라즈마 TEOS막 또는 BPTEOS막을 이용할 수 있다. 콘택트 층간 절연막(20)위에 알루미늄막(도시하지 않음)을 형성한다. 이 알루미늄막 위에, 포토리소그래피법을 이용해서 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 알루미늄막을 부분적으로 에칭 등에 의해 제거함으로써, 알루미늄 배선(21)(도 1 참조)을 형성한다. 그 후 레지스트막을 제거한다. 그리고, 알루미늄 배선(21) 및 콘택트 층간 절연막(20)의 상부 표면상을 덮도록 패시베이션막(22)(도 1 참조)을 형성한다. 이렇게 해서, 도 1 및 도 2에 도시한반도체 장치를 얻을 수 있다.
(실시 형태 2)
도 11을 참조해서, 본 발명에 위한 반도체 장치의 실시 형태 2를 설명한다.
도 11에 도시하는 바와 같이, 반도체 장치는 기본적으로는 도 1에 도시한 반도체 장치와 동일한 구조를 구비하는데, 제1 SN전극막(28a, 28b)의 구조 및 제1 SN전극막(28a, 28b)과 SC 폴리 플러그(11a, 11b)의 접속부의 구조가 다르다. 도 11에 도시한 반도체 장치에 있어서의 SN전극(17a, 17b)을 구성하는 제1 SN전극막(28a, 28b)은, TaN/TiN/Ti라고 하는 3층 구조(SC 폴리 플러그(11a, 11b)측에서 Ti막, TiN막 및 TaN막이 차례로 적층된 구조)를 가지고 있다. 다시 말해, 캐패시터 하부전극 적층막 또는 적층막으로서의 제1 SN전극막(28a, 28b)은, SN층간 절연막(13)과 접촉하는 SN전극(17a, 17b)의 표면을 구성하는 동시에, 실시 형태 1에 있어서의 배리어 메탈(12a, 12b)과 같은 적층구조를 가지고 있다. 그리고, 이 제1 SN전극막(28a, 28b)은, 스루 홀(10a, 10b)의 내부에까지 연재하도록 형성되어 있다. 스루 홀(10a, 10b)의 내부에 있어서, 제1 SN전극막(28a, 28b)(구체적으로는, 제1 SN전극막(28a, 28b)을 구성하는 Ti막)은 SC 폴리 플러그(11a, 11b)의 상부표면에 직접 접촉하고 있다.
이와 같이, 제1 SN전극막(28a, 28b)의 구조를 본 발명의 실시 형태 1에 있어서의 배리어 메탈(12a, 12b)(도 1 참조)과 같은 적층막 구조로 하는 동시에, 스루 홀(10a, 10b)의 내부에 있어서 SC 폴리 플러그(11a, 11b)와 직접 접촉시킴으로써, 제1 SN전극막(28a, 28b)에 배리어 메탈(12a, 12b)(도 1 참조)로서의 기능을 발휘시킬 수 있다. 이 때문에, 배리어 메탈(12a, 12b)(도 1 참조)을 형성하는 공정을 생략할 수 있다.
도 12 내지 도 16을 참조해서, 도 11에 도시한 반도체 장치의 제조방법을 설명한다.
우선, 본 발명의 실시 형태 1에 있어서의 도 3 및 도4에 도시한 공정을 실시한 후, 본 발명의 실시 형태 1에 있어서와 같이 배리어 메탈막을 형성하지 않고서, 절연막을 형성하는 공정으로서, 제2 층간 절연막(9)위에 SN층간 절연막(13)(도 12 참조)을 형성한다. SN층간 절연막(13)의 두께는 예를 들면 1000nm로 할 수 있다. SN층간 절연막(13)의 재료로서는, 예를 들면, BPTEOS막을 이용한다. 그리고, 본 발명의 실시 형태 1과 마찬가지로, SN층간 절연막(13)위에 포토리소그래피법을 이용해서 패턴을 가지는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 하여 SN층간 절연막(13)을 이방성 에칭에 의해 부분적으로 제거한다. 그 결과, 개구부(14a, 14b)(도 12 참조)를 형성한다. 그 후 레지스트막을 제거한다. 이렇게 해서, 도 12에 도시하는 바와 같은 구조를 얻을 수 있다.
다음에, 도 13에 도시하는 바와 같이, 적층막을 형성하는 공정으로서, 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 TaN/TiN/Ti라고 하는 3층 구조의 적층막(29)을 형성한다. 구체적으로는, 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록, 우선 Ti막을 스퍼터링법에 의해 형성한다. 이 Ti막 위에 스퍼터링법을 이용해서 TiN막을 형성한다. 이 TiN막 위에 스퍼터링법을 이용해서 TaN막을 형성한다.이렇게 해서, 도 13에 도시한 바와 같은 구조를 얻을 수 있다.
다음에, 도 14에 도시하는 바와 같이, 도전체막을 형성하는 공정으로서, 적층막(29)위에 Ru막(27)을 형성한다. 구체적으로는, 우선 적층막(29)위에 스퍼터링법을 이용해서 두께 20nm의 Ru막을 퇴적시킨다. 그 후, 상기 Ru막 위에 CVD법을 이용해서 다시 Ru막을 퇴적시킨다. 그 결과, 적층막(29)위에 거의 균일한 두께를 가지는 Ru막(27)을 형성할 수 있다.
다음에, CMP법을 이용하여, SN층간 절연막(13)(도 14 참조)의 상부 표면 위에 위치하는 Ru막(27)(도 14 참조) 및 적층막(29)(도 14 참조)의 부분을 제거한다. 그 결과, 도 15에 도시하는 바와 같이, 개구부(14a, 14b)의 내부에 각각 적층막으로 이루어지는 제1 SN전극막(28a, 28b) 및 Ru막으로 이루어지는 제2 SN전극막(16a, 16b)을 형성할 수 있다. 제1 SN전극막(28a, 27b) 및 제2 SN전극막(16a, 16b)으로 SN전극(17a, 17b)이 구성된다. 이렇게 해서, 캐패시터 하부전극을 형성하는 공정을 실시한다.
다음에, 도 16에 도시하는 바와 같이, SN전극(17a, 17b) 및 SN층간 절연막(13)의 상부 표면을 덮도록 캐패시터 유전체막(18)을 형성한다. 이 캐패시터 유전체막(18)으로서는, 본 발명의 실시 형태 1에 있어서의 반도체 장치와 마찬가지로 탄탈륨 옥사이드막을 이용할 수 있다. 구체적으로는, 우선 SN전극(17a, 17b)위에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 탄탈륨 옥사이드(Ta2O5)막을 퇴적시킨다. 탄탈륨 옥사이드막의 두께는 예를 들면 12nm로할 수 있다. 그 후, 분위기 온도를 400℃, 분위기 가스를 오존(O3) 가스로 한 프로세스 조건에 따라 탄탈륨 옥사이드막의 산화처리를 행한다. 그 결과, 탄탈륨 옥사이드막을 결정화할 수 있다. 이렇게 해서, 캐패시터 유전체막(18)을 얻을 수 있다.
이 때, SN전극(17a, 17b)을 구성하고, Ru막으로 이루어지는 제2 SN전극막(16a, 16b)은, TaN/TiN/Ti막으로 이루어지는 적층막인 제1 SN전극막(28a, 28b)과 양호한 밀착성을 나타낸다. 또한, SN층간 절연막(13)을 구성하는 BPTEOS막과 상술한 적층막으로 이루어지는 제1 SN전극막(28a, 28b) 사이의 밀착성도 양호하다. 그 때문에, 종래와 같이 SN층간 절연막(13)과 SN전극(17a, 17b) 사이에 간극이 발생한다고 하는 문제의 발생을 억제할 수 있다.
또, 상술한 오존 가스를 이용한 산화공정 시에, 산화종은 제1 SN전극막(28a, 28b)에 포함되는 TaN막에 의해 차단된다. 그 때문에, 제1 SN전극막(28a, 28b)과 SC 폴리 플러그(11a, 11b)의 계면에 상술한 산화종이 도달할 위험성을 저감시킬 수 있다. 이 때문에, 상기 계면이 산화되는 것을 방지할 수 있다. 그 결과, 상기 계면에 있어서 전기저항이 상승한다고 하는 문제의 발생을 억제할 수 있다.
그리고, 도 16에 도시한 공정 후, 본 발명의 실시 형태 1과 마찬가지로 셀 플레이트 전극(19)(도 11 참조), 콘택트 층간 절연막(20)(도 11 참조), 알루미늄 배선(21)(도 11 참조) 및 패시베이션막(22)(도 11 참조)을 형성함으로써, 도 11에 도시한 바와 같은 반도체 장치를 얻을 수 있다.
(실시 형태 3)
도 17을 참조해서, 본 발명에 따른 반도체 장치의 실시 형태 3을 설명한다.
도 17에 도시하는 바와 같이, 반도체 장치는 기본적으로 본 발명의 실시 형태 1에 있어서의 도 1에 도시한 반도체 장치와 동일한 구조를 구비하지만, 스루 홀(10a, 10b)의 내부에 충전된 도전체의 재질 및 SN전극(17a, 17b)을 구성하는 제1 SN전극막(31a, 31b)의 구조가 다르다. 구체적으로는, 도 17에 도시한 반도체 장치에서는, 스루 홀(10a, 10b)의 내부에, SC 배리어 메탈인 도전체 플러그로서 TiN막(30a, 30b)이 충전되어 있다. 또한, 제1 SN전극막(31a, 31b)은, 질화 탄탈륨을 포함하는 막으로서의 TgN/Ta막이라고 하는 적층막으로 이루어진다. 여기에서, SN전극(17a)과 SN전극(17b)은 기본적으로 같은 구조를 구비하므로, 도 18을 참조해서 SN전극(17a)을 예로 하여 구체적인 구조를 설명한다. 도 18은, 도 17에 도시한 반도체 장치에 있어서의 캐패시터의 구조를 설명하기 위한 확대 단면 모식도이다.
도 18에 도시하는 바와 같이, 개구부(14a)의 바닥벽 및 측벽을 덮도록 탄탈륨(TA)막(32)이 형성되어 있다. 이 Ta막(32)위에 질화 탄탈륨(TaN)막(25)이 형성되어 있다. 이 Ta막(32)과 TaN막(25)으로 이루어지는 적층막(TaN/Ta막)에 의해 제1 SN전극막(31a)이 구성된다. 그리고, 이 제1 SN전극막(31a) 위에, 도전체막으로서의 Ru막으로 이루어지는 제2 SN전극막(16a)이 형성되어 있다. 이 제1 SN전극막(31a)과 제2 SN전극막(16a)으로 SN전극(17a)이 구성된다.
도 19 내지 도 23을 참조하여, 도 17 및 도 18에 도시한 반도체 장치의 제조방법을 설명한다.
우선, 본 발명의 실시 형태 1에 있어서의 도 3에 도시된 공정을 실시한 후, CVD법을 이용하여, 스루 홀(10a, 10b)(도 19 참조)의 내부에서 제2 층간 절연막(9)(도 19 참조)의 상부 표면 위에까지 연재하도록 TiN막을 퇴적시킨다. 그리고, 제2 층간 절연막(9)의 상부 표면 위에 위치하는 TiN막을 CMP법에 의해 제거한다. 이 CMP법을 실시함으로써, 스루 홀(10a, 10b)의 내부를 충전하도록 SC 배리어 메탈로서의 TiN막(30a, 30b)이 형성된다. 이렇게 해서, 도 19에 도시하는 바와 같은 구조를 얻을 수 있다.
다음에, 절연막을 형성하는 공정으로서, 제2 층간 절연막(9)위에 SN층간 절연막(13)(도 20 참조)을 퇴적시킨다. SN층간 절연막(13)의 재료로서는 BPTEOS막을 이용할 수 있다. SN층간 절연막(13)의 두께는 1000nm로 할 수 있다. 이 SN층간 절연막(13)위에, 포토리소그래피법을 이용해서 패턴을 가지는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 이방성 에칭에 의해 SN층간 절연막(13)을 부분적으로 제거함으로써, 캐패시터용 개구부로서의 개구부(14a, 14b)(도 20 참조)를 형성한다. 그 후, 레지스트막을 제거한다. 그리고, 질화 탄탈륨을 포함하는 막을 형성하는 공정을 실시한다. 구체적으로는, 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 Ta막을 CVD법에 의해 퇴적시킨다. 그리고, 이 Ta막 위에 CVD법을 이용해서 TaN막을 퇴적시킨다. 이렇게 해서, Ta막과 TaN막의 적층막인 TaN/Ta막(33)(도 20 참조)을 형성할 수 있다. 그 결과, 도 20에 도시하는 바와 같은 구조를 얻을 수 있다.
다음에, 도전체막을 형성하는 공정으로서, 스퍼터링법을 이용해서TaN/Ta막(33)위에 두께 20nm의 Ru막을 퇴적시킨다. 그 후, 스퍼터링법을 이용해서 형성한 상기 Ru막 위에, CVD법을 이용해서 Ru막을 다시 퇴적시킨다. 이렇게 해서, 도 21에 도시하는 바와 같이, TaN/Ta막(33)위에 Ru막(27)을 형성한다.
그 후, 캐패시터 하부전극을 형성하는 공정으로서, CMP법을 이용하여, SN층간 절연막(13)의 상부 표면 위에 위치하는 Ru막(27) 및 TaN/Ta막(33)을 부분적으로 제거한다. 그 결과, 도 22에 도시하는 바와 같은 구조를 얻을 수 있다. 상술한 CMP법을 실시함으로써, 도 22에 도시하는 바와 같이, TaN/Ta막으로 이루어지는 제1 SN전극막(31a, 31b)과 Ru막으로 이루어지는 제2 SN전극막(16a, 16b)을 형성할 수 있다. 제1 SN전극막(31a, 31b)과 제2 SN전극막(16a, 16b)으로 SN전극(17a, 17b)이 구성된다.
다음에, 도 23에 도시하는 바와 같이, SN전극(17a, 17b)위에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 캐패시터 유전체막(18)을 형성한다. 이 캐패시터 유전체막(18)으로서는 탄탈륨 옥사이드막을 이용할 수 있다. 캐패시터 유전체막(18)은 구체적으로 이하와 같은 공정에 따라 형성할 수 있다. 우선, 두께가 12nm인 탄탈륨 옥사이드막을 퇴적시킨다. 그리고, 분위기 온도가 400℃, 분위기 가스가 오존(O3) 가스라고 하는 조건의 산화공정을 실시함으로써, 상술의 탄탈륨 옥사이드막을 결정화한다. 이렇게 해서, 탄탈륨 옥사이드막으로 이루어지는 캐패시터 유전체막(18)을 형성할 수 있다.
이 때, SN전극(17a, 17b)을 구성하는 Ru막으로 이루어지는 제2SN전극막(16a, 16b)은, 제1 SN전극막(31a, 31b)을 구성하는 TaN/Ta막과의 밀착성이 양호하다. 또한, SN층간 절연막을 구성하는 BPTEOS막과 제1 SN전극막(31a, 31b)을 구성하는 TaN/Ta막 사이의 밀착성도 양호하다. 그 때문에, SN층간 절연막(13)과 SN전극(17a, 17b) 사이에 간극이 생길 위험성을 저감시킬 수 있다. 또한, 상술한 캐패시터 유전체막(18)을 형성하기 위한 오존 가스를 이용한 산화공정에 있어서는, 산화종이 제1 SN전극막(31a, 31b)을 구성하는 TaN막(25)(도 18 참조)에 의해 차단되므로, SC 배리어 메탈로서의 TiN막(30a, 30b)과 SN전극(17a, 17b)의 계면이 산화되지 않는다. 이 때문에, TiN막(30a, 30b)과 SN전극(17a, 17b)의 접합계면에 있어서의 전기저항의 상승이라고 하는 문제의 발생을 억제할 수 있다.
그리고, 도 23에 도시한 공정 후, 본 발명의 실시 형태 1의 도 10으로 설명 한 공정과 동일한 공정을 실시함으로써, 셀 플레이트 전극(19)(도 17 참조), 콘택트 층간 절연막(도 17 참조), 알루미늄 배선(21)(도 17 참조) 및 패시베이션막(22)(도 17 참조)을 형성한다. 이렇게 해서, 도 17 및 도 18에 도시한 반도체 장치를 얻을 수 있다.
이와 같이, 제1 SN전극막(31a, 31b)을 TaN/Ta막이라고 하는 적층구조로 함으로써, SC 배리어 메탈로서의 TiN막(30a, 30b)의 산화(구체적으로는 TiN막(30a, 30b)과 폴리 랜딩 패드(8a, 8b)의 접합계면의 산화)를 억제할 수 있다. 그 때문에,스토리지 노드 콘택트 저항(SN저항)의 고저항화를 억제할 수 있다. 또, TaN/Ta막으로 이루어지는 제1 SN전극막(31a, 31b)을 형성함으로써, SN층간 절연막(13)과 SN전극(17a, 17b)의 밀착성을 향상시킬 수도 있다.
(실시 형태 4)
도 24를 참조해서, 본 발명에 따른 반도체 장치의 실시 형태 4를 설명한다.
도 24에 도시하는 바와 같이, 반도체 장치는 기본적으로는 도 1에 도시한 반도체 장치와 동일한 구조를 구비하는데, SN전극(17a, 17b), 캐패시터 유전체막(18) 및 셀 플레이트 전극(19)으로 이루어지는 캐패시터의 구조가 다르다. 구체적으로는, 도 24에 도시한 반도체 장치에서는, 배리어 메탈(12a, 12b)위에 티타늄(Ti)막(34a, 34b)이 각각 배치되어 있다. 이 Ti막(34a, 34b)위에, 원통형상의 Ru막(35a, 35b)이 배치되어 있다. Ti막(34a, 34b)과 Ru막(35a, 35b)으로 각각 SN전극(17a, 17b)이 구성된다. 도전체막으로서의 Ru막(35a, 35b)에서는, 그 저부로부터 상부를 향해서 서서히 내경이 커지고 있다. 또한, Ru막(35a, 35b)의 형상은 통모양이면, 그 단면의 형상은 원형, 타원형, 다각형 등 어떤 형상이어도 좋다. 또, Ru막(35a, 35b)의 측벽부는, 그 단면의 형상이 거의 직선이어도 되고, 곡선이어도 된다. Ti막(34a, 34b)과 Ru막(35a, 35b)으로 캐패시터 하부전극으로서 SN전극 (17a, 17b)이 구성된다.
SN전극(17a, 17b)의 내주 측벽, 내주 바닥벽 또한 외주 측벽을 덮도록 캐패시터 유전체막(18)이 형성되어 있다. 그리고, 캐패시터 유전체막(18)위에는, SN전극(17a, 17b) 및 캐패시터 유전체막(18)을 매설하도록 셀 플레이트 전극(19)이 형성되어 있다. 이와 같이, SN전극(17a, 17b)의 내주면 및 외주면 위에 캐패시터 유전체막(18) 및 셀 플레이트 전극(19)을 배치함으로써, 캐패시터의 정전용량을 증대시킬 수 있다.
도 25 내지 도 30을 참조해서, 도 24에 도시한 반도체 장치의 제조방법을 설명한다.
우선, 본 발명의 실시 형태 1에 있어서의 도 3 내지 도6에 도시한 공정을 실시한다. 그 결과, SN층간 절연막(13)(도 26 참조)에 개구부(14a, 14b)(도 26 참조)가 형성된다. 이 공정이 도 25에 있어서의 홈을 형성하는 공정(S10)에 대응한다.
그리고, 티타늄막을 형성하는 공정으로서, CVD법을 이용해서 티타늄(Ti)막(36)(도 26 참조)을 개구부(14a, 14b)의 내부에서 SN층간 절연막(13)의 상부 표면 위에까지 연재하도록 형성한다. 이렇게 해서, 도 26에 도시하는 바와 같은 구조를 얻을 수 있다. 이 공정이 도 25에 있어서의 Ti막 형성공정(S20)에 대응한다.
다음에, 도 25에 도시한 하부전극막 형성공정(S30)을 실시한다. 구체적으로는, 도 27에 도시하는 바와 같이, 도전체막을 형성하는 공정으로서 Ti막(36)위에 Ru막(27)을 형성한다. 이 Ru막(27)은 이하와 같은 방법에 의해 형성할 수 있다. 우선 Ti막(36)위에 스퍼터링법을 이용해서 두께가 20nm인 Ru막을 퇴적시킨다. 그 후, 이 퇴적한 Ru막 위에 CVD법을 이용해서 다시 Ru막을 퇴적시킨다. 이렇게 해서, Ti막 위에 거의 균일한 두께의 Ru막을 퇴적시킬 수 있다. 그 결과, 도 27에 도시하는 바와 같은 구조를 얻을 수 있다.
그리고, 티타늄막과 도전체막의 일부를 제거하는 공정으로서, CMP법에 의해, SN층간 절연막(13)의 상부 표면 위에 위치하는 Ti막(36) 및 Ru막(27)의 일부를 제거한다. 그 결과, 도 28에 도시하는 바와 같이, 개구부(14a, 14b)의 내부에 Ti막(36a, 36b)과 Ru막(35a, 35b)으로 이루어지는 적층막(하부전극막)이 퇴적된 상태가 된다. 이렇게 해서, 하부전극막 형성공정(S30)(도 25 참조)이 실시된다.
다음에, 도 25에 도시한, 층간 절연막과 Ti막을 제거하는 공정(S40)을 실시한다. 구체적으로는, 캐패시터 하부전극을 형성하는 공정으로서, HF액을 에칭액으로서 이용한 웨트 에칭에 의해, SN층간 절연막(13)(도 28 참조) 및 개구부(14a, 14b)(도 28 참조)의 측벽에 접하고 있던 Ti막(36a, 36b)의 측벽부분을 에칭에 의해 제거한다. 그 결과, 도 29에 도시하는 바와 같이, 배리어 메탈(12a, 12b)위에 접속하도록 배치된 Ti막(34a, 34b)과, Ti막(34a, 34b)위에 배치되고, 통모양의 도전체막의 일부인 원통형상을 가지는 Ru막(35a, 35b)으로 이루어지는 SN전극(17a, 17b)을 얻을 수 있다.
또한, 여기에서 Ru막(35a, 35b)의 측벽의 외주측에 배치되어 있던 Ti막(36a, 36b)(도 28 참조)의 부분을 제거한 것은, SN전극(17a, 17b)으로서 Ti막을 이용하면, SN전극으로서 Ru막을 이용한 경우보다 캐패시터의 용량이 작아지기 때문이다. 본 발명에 따른 반도체 장치에서는, 도 29에 도시하는 바와 같이 SN전극(17a, 17b)의 대부분을 Ru막(35a, 35b)에 의해 구성함으로써, 캐패시터의 용량을 충분히 크게 할 수 있다. 또한, 상술한 바와 같이 SN층간 절연막(13) 및 Ti막(36a, 36b)의 일부를 제거하는 공정은, 드라이 에칭을 이용해서 행하는 것도 가능하다.
다음에, 도 25에 있어서의 유전체막 형성공정(S50)을 실시한다. 구체적으로는, 도 30에 도시하는 바와 같이, SN전극(17a, 17b)의 내주면 및 외주면상에서 제2층간 절연막(9)의 상부 표면 위에까지 연재하도록 캐패시터 유전체막(18)을 형성한다. 이 캐패시터 유전체막(18)으로서는 탄탈륨 옥사이드막을 이용할 수 있다. 캐패시터 유전체막(18)은 이하와 같은 공정에 따라 형성할 수 있다. 우선, 두께가 12nm인 탄탈륨 옥사이드막을 퇴적시킨다. 그 후, 온도조건을 400℃, 분위기 가스를 오존(O3) 가스로 한 산화공정을 행함으로써 상기 탄탈륨 옥사이드막을 결정화한다. 이렇게 해서, 탄탈륨 옥사이드막으로 이루어지는 캐패시터 유전체막(18)을 형성할 수 있다.
또한, 상술한 산화공정에 있어서는, 배리어 메탈(12a, 12b)에 포함되는 TaN막에 의해 산화종이 차단되므로, SC 폴리 플러그(11a, 11b)와 배리어 메탈(12a, 12b)의 계면은 산화되지 않는다.
그리고, 도 25에 도시하는 상부전극막 형성공정(S60)을 실시한다. 구체적으로는, 본 발명의 실시 형태 1의 도 10에 있어서 설명한 바와 같은 방법과 동일한 방법을 이용하여, 셀 플레이트 전극(19)(도 24 참조)을 캐패시터 유전체막(18)위에 형성한다. 셀 플레이트 전극(19)의 재료로서는, Ru막을 이용할 수 있다. 그 후, 본 발명의 실시 형태 1과 마찬가지로 콘택트 층간 절연막(20)(도 24 참조), 알루미늄 배선(21)(도 24 참조) 및 패시베이션막(22)(도 24 참조)을 형성한다. 이렇게 해서, 도 24에 도시한 반도체 장치를 얻을 수 있다.
상술한 바와 같이, Ru막(35a, 35b)(도 28 참조)의 기초막으로서 Ti막(36a, 36b)(도 28 참조)을 형성하므로, 반도체 장치의 제조공정의 도중공정에 있어서의SN층간 절연막(13)(도 28 참조)과 SN전극(17a, 17b)(도 24 참조)이 되어야 할 Ru막(35a, 35b)의 박리를 억제할 수 있다. 그 때문에, Ru막(35a, 35b)의 박리 등에 기인하는 SN전극(17a, 17b)(도 24 참조)의 형상불량을 억제할 수 있다.
또한, 상술한 제조방법에서는, 도 29에 도시한 바와 같이 SN층간 절연막(13)을 제거하는 에칭 시에, Ru막(35a, 35b)의 측벽의 외주측에 배치된 Ti막(36a, 36b)(도 28 참조)의 일부분도 제거하므로, Ru막(35a, 35b)의 내주측과 외주측을 함께 캐패시터 전극으로서 이용할 수 있다. 다시 말해, 캐패시터의 정전용량을 증대시킬 수 있다.
여기에서, 상술한 실시 형태로 나타낸 본 발명에 따른 반도체 장치의 특징적인 구성을 요악하면, 본 발명의 한 국면에 따른 도 1에 도시한 바와 같은 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 제2 층간 절연막(9)와 같은 기초 절연막과, SC 폴리 플러그(11a, 11b)와 같은 도전체와, 배리어 메탈(12a, 12b)과 같은 배리어 메탈막과, SN전극(17a, 17b)과 같은 캐패시터 하부전극을 구비한다. 기초 절연막은 스루 홀(10a, 10b)과 같은 개구부를 가진다. 도전체는 기초 절연막의 개구부의 내부에 형성된다. 배리어 메탈막은 도전체 위에 형성된다. 캐패시터 하부전극은 배리어 메탈막 위에 형성된다. 캐패시터 하부전극은, 도전체와 배리어 메탈막을 통해 전기적으로 접속되어 있다. 배리어 메탈막은, 질화 탄탈륨(TaN)막, 질화 티타늄(TiN)막 및 티타늄(Ti)막의 3층을 포함하는 적층막이다.
그 결과, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해 산화처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 적층막을 구성하는 질화 탄탈륨에 의해 차단되므로, 도전체막과 적층막의 계면영역에까지 산화종이 도달할 위험성을 저감시킬 수 있다. 이 때문에, 적층막(배리어 메탈막)과 도전체막의 계면이 상기 산화종에 의해 산화되는 것을 억제할 수 있다. 그 때문에, 상기 계면이 산화되는 것에 기인하는, 배리어 메탈막과 도전체막의 계면에 있어서의 전기저항의 상승이라고 하는 문제의 발생을 억제할 수 있다. 따라서, 반도체 장치에 있어서의 상기 전기저항의 상승에 기인하는 동작불량의 발생을 억제할 수 있다.
상기 1의 국면에 따른 반도체 장치에 있어서, 배리어 메탈막은, 도전체측에서 캐패시터 하부전극측을 향해서, 티타늄막, 질화 티타늄막 및 질화 탄탈륨막이 차례로 적층되어 있는 적층막이어도 좋다.
이 경우, 배리어 메탈막에 있어서 질화 탄탈륨막보다 도전체측에 티타늄막 및 질화 티타늄막이 배치되게 된다. 그리고, 질화 탄탈륨막에 있어서 상술한 바와 같이 산화종이 차단되므로, 도전체막과 배리어 메탈막의 계면(도전체막과 티타늄막의 계면)이 상기 산화종에 의해 산화될 위험성을 확실하게 저감시킬 수 있다.
상기 1의 국면에 따른 반도체 장치는, 캐패시터 하부전극이 매립된 상태가 되는, SN층간 절연막(13)(도 1 참조)과 같은 절연막을 더 구비하고 있어도 좋다. 상기 1의 국면에 따른 반도체 장치에 있어서, 캐패시터 하부전극은, 절연막과 접촉하는 캐패시터 하부전극의 표면을 구성하는(캐패시터 하부전극의 표면에 노출되도록 배치된) 제1 SN전극막(28a, 28b)(도 11 참조)과 같은 캐패시터 하부전극 적층막을 포함하고 있어도 좋다. 캐패시터 하부전극 적층막은, 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 가지고 있어도 좋다.
이 경우, 캐패시터 하부전극을 구성하는 캐패시터 하부전극 적층막을, 캐패시터 하부전극과 절연막의 밀착성을 향상시키기 위한 접합층으로서 작용시킬 수 있다. 특히, 절연막으로서 BPTEOS막을 이용할 경우, 이 BPTEOS막과 상기 캐패시터 하부전극 적층막의 밀착성은 양호하기 때문에, 절연막과 캐패시터 하부전극의 접합계면이 박리될 위험성을 저감시킬 수 있다. 이 결과, 캐패시터 하부전극의 상기 박리에 따른 형상불량의 발생을 억제할 수 있다.
상기 1의 국면에 따른 반도체 장치에 있어서, 도 11에 도시하는 바와 같이, 캐패시터 하부전극 적층막은 배리어 메탈막을 구성하는 적층막과 동일 레이어에 의해 구성되어 있어도 좋다. 즉, 캐패시터 하부전극 적층막이 배리어 메탈막을 겸하는 구성으로 해도 좋다.
이 경우, 배리어 메탈막과 캐패시터 하부전극 적층막을 동시에 형성할 수 있으므로, 배리어 메탈막과 캐패시터 하부전극 적층막을 각각의 공정에 있어서 형성하는 경우보다, 반도체 장치의 제조공정을 간략화할 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 도 1에 도시하는 바와 같이, SN층간 절연막(13)과 같은 절연막과 SN전극(17a, 17b)과 같은 캐패시터 하부전극을 구비한다. 절연막은 개구부(14a, 14b)와 같은 캐패시터용 개구부를 가진다. 캐패시터 하부전극은 캐패시터용 개구부내에 배치되어 있다. 캐패시터 하부전극은,제1 SN전극막(15a, 15b)과 같은 질화 티타늄막과, 제2 SN전극막(16a, 16b)과 같은 도전체막을 가진다. 질화 티타늄막은 캐패시터용 개구부의 내벽에 접촉하도록 배치되어 있다. 도전체막은, 질화 티타늄막 위에 형성되고, 금속을 포함한다.
이렇게 하면, 질화 티타늄막을 캐패시터 하부전극과 절연막의 접합층으로서 이용할 수 있다. 특히, 절연막으로서 BPTEOS막을 이용할 경우, BPTEOS막과 질화 티타늄막의 밀착성은 양호하기 때문에, 절연막으로부터 캐패시터 하부전극이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극에 있어서 상기 박리에 기인하는 형상불량이 발생할 가능성을 저감시킬 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, 도 11에 도시하는 바와 같이, 제2 층간 절연막(9)와 같은 기초 절연막과, SC 폴리 플러그(11a, 11b)와 같은 도전체와, SN층간 절연막(13)과 같은 절연막과, SN전극(17a, 17b)과 같은 캐패시터 하부전극을 구비한다. 기초 절연막은 스루 홀(10a, 10b)과 같은 개구부를 가진다. 도전체는 기초 절연막의 개구부의 내부에 형성되어 있다. 절연막은 기초 절연막 위에 형성되어 있다. 기초 절연막은, 도전체를 노출시키는 개구부(14a, 14b)와 같은 캐패시터용 개구부를 가진다. 캐패시터 하부전극은, 캐패시터용 개구부의 내부에 형성된다. 또한, 캐패시터 하부전극은 도전체와 전기적으로 접속되어 있다. 캐패시터 하부전극은, 도전체에 접촉하는 동시에, 캐패시터용 개구부의 내벽과 접촉하는 제1 SN전극막(28a, 28b)과 같은 적층막을 포함한다. 적층막은, 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 포함한다.
이렇게 하면, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해서 산화처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 적층막을 구성하는 질화 탄탈륨에 의해 차단되므로, 도전체막과 적층막의 계면영역에까지 산화종이 도달할 위험성을 저감시킬 수 있다. 이 때문에, 캐패시터 하부전극을 구성하는 적층막과 도전체막의 계면이 상기 산화종에 의해 산화되는 것을 억제할 수 있다. 그 때문에, 상기 계면이 산화되는 것에 기인하는, 캐패시터 하부전극과 도전체막의 계면에 있어서의 전기저항의 상승이라고 하는 문제의 발생을 억제할 수 있다.
또, 캐패시터 하부전극을 구성하는 적층막을, 캐패시터 하부전극과 절연막의 밀착성을 향상시키기 위한 접합층으로서 작용시킬 수 있다. 이 때문에, 절연막과 캐패시터 하부전극의 접합계면이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극의 상기 박리에 따른 형상불량의 발생을 억제할 수 있다.
상기 다른 국면에 따른 반도체 장치에 있어서, 적층막은 3층 구조의 적층막으로서, 도전체측에서 차례로, 티타늄막, 질화 티타늄막 및 질화 탄탈륨막이 적층되어 있어도 좋다.
이 경우, 캐패시터 하부전극을 구성하는 적층막에 있어서 질화 탄탈륨막보다 도전체측에 티타늄막 및 질화 티타늄막이 배치되게 된다. 그리고, 질화 탄탈륨막에 있어서 상술한 바와 같이 산화종이 차단되므로, 도전체막과 캐패시터 하부전극의 계면(도전체막과 티타늄막의 계면)이 상기 산화종에 의해 산화될 위험성을 확실하게 저감시킬 수 있다.
본 발명의 또 하나의 국면에 따른 반도체 장치는, 도 17 및 도 18에 도시한바와 같은 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, SN층간 절연막(13)과 같은 절연막과 SN전극(17a, 17b)과 같은 캐패시터 하부전극을 구비한다. 절연막은 개구부(14a, 14b)와 같은 캐패시터용 개구부를 가진다. 캐패시터 하부전극은 캐패시터용 개구부의 내부에 배치되어 있다. 캐패시터 하부전극은, 제1 SN전극막(31a, 31b)과 같은 질화 탄탈륨을 포함하는 막과, 제2 SN전극막(16a, 16b)과 같은 도전체막을 가진다. 질화 탄탈륨을 포함하는 막은, 캐패시터용 개구부의 내벽에 접촉하도록 배치되어 있다. 도전체막은 질화 탄탈륨을 포함하는 막 위에 형성되고, 금속을 포함한다.
이렇게 하면, 캐패시터 하부전극을 구성하는 질화 탄탈륨을 포함하는 막을, 캐패시터 하부전극과 절연막의 밀착성을 향상시키기 위한 접합층으로서 이용할 수 있다. 이 때문에, 절연막과 캐패시터 하부전극의 접합계면이 박리될 위험성을 저감시킬 수 있다. 그 결과, 캐패시터 하부전극의 상기 박리에 따른 형상불량의 발생을 억제할 수 있다.
또, 캐패시터 하부전극 위에 캐패시터 유전체막을 형성하기 위해서 산화처리를 실시할 경우, 이 산화처리에 이용되는 산화종은 질화 탄탈륨을 포함하는 막에 의해 차단된다. 그 때문에, 캐패시터 하부전극보다 하층측에 형성되어, 캐패시터 하부전극과 접속된 도전체 플러그 등과 캐패시터 하부전극의 접합계면이, 상기 산화종에 의해 산화될 가능성을 작게 할 수 있다.
상기 또 하나의 국면에 따른 반도체 장치에 있어서, 질화 탄탈륨을 포함하는 막은, 탄탈륨(Ta)막(32)(도 18 참조)과 질화 탄탈륨(TaN)막(25)(도 18 참조)을 포함하는 적층막이어도 좋다. 탄탈륨막은 캐패시터용 개구부의 내벽에 접촉하도록 배치되어 있어도 좋다. 질화 탄탈륨막은 탄탈륨막 위에 형성되어 있어도 좋다.
이 경우, 탄탈륨막이 캐패시터 하부전극의 최외주측에 배치되게 된다. 그 때문에, 캐패시터 하부전극의 아래쪽에 위치하는 도전체 플러그 등과 캐패시터 하부전극의 접합부에서는, 상기 도전체 플러그와 탄탈륨막이 접촉하게 된다. 이렇게 하면, 도전체 플러그와 질화 탄탈륨막이 접촉하는 경우보다, 도전체 플러그와 캐패시터 하부전극의 접합부에 있어서의 전기저항을 보다 저감시킬 수 있다.
본 발명의 또 다른 국면에 따른 반도체 장치는, 금속을 포함하는 캐패시터 하부전극을 가지는 캐패시터를 구비한 반도체 장치로서, SN전극(17a, 17b)(도 24 참조)과 같은 캐패시터 하부전극과, 캐패시터 유전체막(18)(도 24 참조)과 셀 플레이트 전극(19)(도 24 참조)과 같은 캐패시터 상부전극을 구비한다. 캐패시터 하부전극은 반도체 기판상에 형성되고, 그 형상은 통모양이다. 캐패시터 유전체막은 캐패시터 하부전극의 내주면 및 외주면을 덮도록 형성되어 있다. 캐패시터 상부전극은 캐패시터 유전체막 위에 형성되어 있다. 캐패시터 하부전극은, 티타늄막(34a, 34b)(도 24 참조)과 Ru막(35a, 35b)(도 24 참조)과 같은 도전체막을 포함한다. 도전체막은 티타늄막 위에 형성되어 있다. 도전체막은 통모양이며 금속을 포함한다.
이렇게 하면, 캐패시터 하부전극을 구성하는 통모양의 도전체막의 내주면과 외주면의 양쪽을 캐패시터 하부전극으로서 이용할 수 있다. 이 때문에, 통모양의 도전체막의 내주면 위에만 캐패시터 유전체막을 형성하는 경우보다, 캐패시터의 정전용량을 크게 할 수 있다.
상기 다른 국면 또는 또 하나의 국면 또는 또 다른 국면에 따른 반도체 장치 에 있어서, 도전체막은 루테늄막인 것이 바람직하다.
이 경우, 캐패시터 하부전극을 구성하는 재료로서 루테늄을 이용함으로써, 캐패시터의 정전용량의 증대를 꾀할 수 있다. 또한, 이 경우, 캐패시터 하부전극 위에 형성되는 캐패시터 유전체막으로서, 탄탈륨 옥시드막 등의 고유전체막을 이용하는 것이 바람직하다. 이렇게 하면, 캐패시터의 정전용량을 보다 확실하게 증대시킬 수 있다.
본 발명의 또 다른 국면에 따른 반도체 장치의 제조방법은, 도 2 내지 도 10에 도시한 반도체 장치의 제조방법과 같이, 개구부를 가지는 기초 절연막을 준비하는 공정과, 개구부의 내부에 도전체를 형성하는 공정과, 도전체 위에 적층막을 형성하는 공정을 구비한다. 적층막은 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 포함한다. 상기 또 다른 국면에 따른 반도체 장치의 제조방법은, 또한, 적층막 위에 캐패시터 하부전극을 형성하는 공정을 구비한다.
이렇게 하면, 상기 1의 국면에 따른 반도체 장치를 용이하게 얻을 수 있다. 또한, 캐패시터 하부전극 위에 탄탈륨 옥사이드 등으로 이루어지는 캐패시터 유전체막을 형성하기 위해서 산화처리를 행할 경우, 산화처리에 이용되는 산화종은 상기 적층막의 질화 탄탈륨막에 의해 차단된다. 그 때문에, 적층막과 도전체의 접합계면이 상기 산화종에 의해 산화되는 것을 억제할 수 있다.
상기 또 다른 국면에 따른 반도체 장치의 제조방법에 있어서, 캐패시터 하부전극을 형성하는 공정은, 적층막 위에 질화 티타늄막을 형성하는 공정과, 질화 티타늄막 위에 금속을 포함하는 도전체막을 형성하는 공정을 포함하고 있어도 좋다.
이 경우, 질화 티타늄막이 캐패시터 하부전극의 최외주에 위치하게 되므로, 캐패시터 하부전극의 주위를 둘러싸도록 절연막이 배치되어 있는 경우, 이 절연막과 캐패시터 하부전극의 접합층으로서 상기 질화 티타늄막을 이용할 수 있다. 이 때문에, 캐패시터 하부전극을 형성하는 공정이후의 제조공정에 있어서, 캐패시터 하부전극이 절연막으로부터 박리되는 것을 억제할 수 있다. 그 결과, 캐패시터 하부전극에 있어서의 형상불량의 발생을 억제할 수 있다.
본 발명의 또한 다른 하나의 국면에 따른 반도체 장치의 제조방법은, 도 6 내지 도9에 도시한 반도체 장치의 제조방법과 같이, 캐패시터용 개구부를 가지는 절연막을 형성하는 공정과, 캐패시터용 개구부의 내부에서 절연막의 상부 표면 위에까지 연재하도록 질화 티타늄막을 형성하는 공정과, 질화 티타늄막 위에 금속을 포함하는 도전체막을 형성하는 공정과, 질화 티타늄막과 도전체막으로 이루어지는 캐패시터 하부전극을 형성하는 공정을 구비한다. 캐패시터 하부전극을 형성하는 공정에서는, 절연막의 상부 표면 위에 위치하는 질화 티타늄막과 도전체막의 일부를 제거함으로써, 캐패시터 개구부의 내부에 캐패시터 하부전극을 형성한다.
이렇게 하면, 상기 다른 국면에 따른 반도체 장치를 용이하게 얻을 수 있다. 또, 절연막과 캐패시터 하부전극의 접합층으로서 상기 질화 티타늄막을 이용할 수 있다. 이 때문에, 캐패시터 하부전극을 형성하는 공정 이후의 제조공정에 있어서, 캐패시터 하부전극이 절연막으로부터 박리되는 것을 억제할 수 있다.
본 발명의 또 다른 국면에 따른 반도체 장치의 제조방법은, 도 12 내지 도 16에 도시한 반도체 장치의 제조방법과 같이, 개구부를 가지는 기초 절연막을 준비하는 공정과, 개구부의 내부에 도전체를 형성하는 공정과, 기초 절연막 위에 배치된 절연막을 형성하는 공정을 구비한다. 절연막은 도전체를 노출시키는 캐패시터용 개구부를 가진다. 상기 또 다른 국면에 따른 반도체 장치의 제조방법은, 또한, 티타늄막, 질화 티타늄막 및 질화 탄탈륨막을 포함하는 적층막을 형성하는 공정을 구비한다. 적층막은, 캐패시터용 개구부의 내부에 있어서 도전체에 접촉하는 동시에, 캐패시터용 개구부의 내부에서 절연막의 상부 표면 위에까지 연재하도록 형성된다. 상기 또 다른 국면에 따른 반도체 장치의 제조방법은, 또한, 적층막 위에 금속을 포함하는 도전체막을 형성하는 공정과, 절연막의 상부 표면 위에 위치하는 적층막 및 도전체막의 일부를 제거함으로써, 캐패시터용 개구부의 내부에 적층막과 도전체막으로 이루어지는 캐패시터 하부전극을 형성하는 공정을 구비한다.
이렇게 하면, 상기 다른 국면에 따른 반도체 장치를 용이하게 얻을 수 있다. 또, 상기 적층막은, 도전체의 배리어 메탈막으로서의 기능을 가지는 동시에, 캐패시터 하부전극과 절연막의 박리를 방지하기 위한 접합층으로서의 기능을 가진다. 이 때문에, 상기 배리어 메탈막과 상기 접합층을 따로따로 형성하는 경우보다, 제조공정을 간략화할 수 있다.
본 발명의 그 밖의 국면에 따른 반도체 장치의 제조방법은, 도 19 내지 도 23에 도시한 반도체 장치의 제조방법과 같이, 캐패시터용 개구부를 가지는 절연막을 형성하는 공정과, 캐패시터용 개구부의 내부에서 절연막의 상부 표면 위에까지연재하도록 질화 탄탈륨을 포함하는 막을 형성하는 공정과, 질화 탄탈륨을 포함하는 막 위에 금속을 포함하는 도전체막을 형성하는 공정과, 캐패시터 하부전극을 형성하는 공정을 구비한다. 캐패시터 하부전극은, 질화 탄탈륨을 포함하는 막과 도전체막으로 이루어지고, 절연막의 상부 표면 위에 위치하는 질화 탄탈륨을 포함하는 막과 도전체막의 일부를 제거함으로써, 캐패시터 개구부의 내부에 형성된다.
이렇게 하면, 도 17 및 도 18에 도시한 바와 같은 상기 또 하나의 국면에 따른 반도체 장치를 용이하게 얻을 수 있다.
본 발명의 또 하나의 다른 국면에 따른 반도체 장치의 제조방법은, 도 25 내지 도 26에 도시한 반도체 장치의 제조방법과 같이, 캐패시터용 개구부를 가지는 절연막을 형성하는 공정과, 캐패시터용 개구부의 내부에서 절연막의 상부 표면 위에까지 연재하도록 티타늄막을 형성하는 공정과, 티타늄막 위에 금속을 포함하는 도전체막을 형성하는 공정과, 절연막의 상부 표면 위에 위치하는 티타늄막과 도전체막의 일부를 제거하는 공정과, 캐패시터 하부전극을 형성하는 공정을 구비한다. 캐패시터 하부전극을 형성하는 공정에서는, 절연막과 캐패시터용 개구부의 측벽 위에 배치되어 있던 티타늄막의 일부를 에칭에 의해 제거함으로써, 캐패시터 하부전극을 형성한다. 캐패시터 하부전극은, 티타늄막에 있어서 캐패시터용 개구부의 바닥벽 위에 위치하고 있던 티타늄막 부분과, 티타늄막 부분 위에 배치된 도전체막으로 이루어진다. 티타늄막 부분 위에 위치하는 도전체막은, 캐패시터용 개구부의 형상에 따른 통모양의 형상을 가지고 있다.
이렇게 하면, 상기 또 다른 국면에 따른 반도체 장치를 용이하게 얻을 수 있다. 또한, 캐패시터용 개구부의 내부에 있어서 캐패시터 하부전극을 구성해야 할 도전체막과 절연막 사이에 티타늄막이 배치되어 있으므로, 절연막의 상부 표면 위에 위치하는 티타늄막과 도전체막의 일부를 제거하는 공정이나 캐패시터 하부전극을 형성하는 공정에 있어서, 절연막과 도전체막의 접합층으로서 티타늄막을 이용할 수 있다. 이 때문에, 상기 절연막의 상부 표면 위에 위치하는 티타늄막과 도전체막의 일부를 제거하는 공정이나 캐패시터 하부전극을 형성하는 공정에 있어서, 절연막으로부터 도전체막이 박리될 위험성을 저감시킬 수 있다. 그 결과, 도전체막을 포함하는 캐패시터 하부전극의 형상불량의 발생을 억제할 수 있다.
본 명세서에 개시된 실시예는 예시적인 것이고 제한적이지 않은 것으로 생각되어야 한다. 본 발명의 범위는 상기한 상세한 설명에 의해 한정되지 않고 특허 청구의 범위에 의해서 정의되며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 캐패시터를 구비하는 반도체 장치에 있어서,
    개구부를 갖는 기초 절연막과,
    상기 기초 절연막의 개구부의 내부에 형성된 도전체와,
    상기 도전체 위에 형성된 배리어 메탈막과,
    상기 배리어 메탈막 위에 형성되고, 상기 도전체와 상기 배리어 메탈막을 통해 전기적으로 접속되는, 금속을 포함하는 캐패시터 하부전극을 구비하고,
    상기 배리어 메탈막은, 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 포함하는 적층막인 반도체 장치.
  2. 캐패시터를 구비하는 반도체 장치에 있어서,
    개구부를 갖는 기초 절연막과,
    상기 기초 절연막의 개구부의 내부에 형성된 도전체와,
    상기 기초 절연막 위에 형성되고, 상기 도전체를 노출시키는 캐피시터용 개구부를 가지는 절연막과,
    상기 캐패시터용 개구부의 내부에 형성되고, 상기 도전체와 전기적으로 접속되는, 금속을 포함하는 캐패시터 하부전극을 구비하고,
    상기 캐패시터 하부전극은, 상기 도전체에 접촉하는 동시에, 상기 캐패시터용 개구부의 내벽과 접촉하는 적층막을 포함하고,
    상기 적층막은, 질화 탄탈륨막, 질화 티타늄막 및 티타늄막의 3층을 포함하는 반도체 장치.
  3. 캐패시터를 구비하는 반도체 장치에 있어서,
    반도체 기판 위에 형성된 통모양의, 금속을 포함하는 캐패시터 하부전극과,
    상기 캐패시터 하부전극의 내주면 및 외주면을 덮도록 형성된 캐패시터 유전체막과,
    상기 캐패시터 유전체막 위에 형성된 캐패시터 상부전극을 구비하고,
    상기 캐패시터 하부전극은,
    티타늄막과,
    상기 티타늄막 위에 형성되고, 금속을 포함하는 통모양의 도전체막을 포함하는 반도체 장치.
KR1020030028406A 2002-09-12 2003-05-03 캐패시터를 구비한 반도체 장치 KR20040024443A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002267014A JP2004104012A (ja) 2002-09-12 2002-09-12 半導体装置
JPJP-P-2002-00267014 2002-09-12

Publications (1)

Publication Number Publication Date
KR20040024443A true KR20040024443A (ko) 2004-03-20

Family

ID=31986679

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030028406A KR20040024443A (ko) 2002-09-12 2003-05-03 캐패시터를 구비한 반도체 장치

Country Status (4)

Country Link
US (1) US6949786B2 (ko)
JP (1) JP2004104012A (ko)
KR (1) KR20040024443A (ko)
TW (1) TW591791B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100623590B1 (ko) * 2004-07-29 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자의 실린더형 캐패시터 형성방법
KR100985409B1 (ko) * 2008-08-29 2010-10-06 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004197212A (ja) * 2002-10-21 2004-07-15 Aisin Seiki Co Ltd 軟磁性成形体、軟磁性成形体の製造方法、軟磁性粉末材料
KR100524965B1 (ko) * 2003-05-23 2005-10-31 삼성전자주식회사 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법
KR100568790B1 (ko) * 2003-12-30 2006-04-07 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 및 그 형성 방법
KR100695497B1 (ko) * 2004-06-30 2007-03-15 주식회사 하이닉스반도체 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법
KR100712502B1 (ko) * 2004-11-30 2007-05-02 삼성전자주식회사 금속-유전막-금속 캐패시터 및 그 제조방법
KR100668833B1 (ko) 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100660880B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8551856B2 (en) 2011-09-22 2013-10-08 Northrop Grumman Systems Corporation Embedded capacitor and method of fabricating the same
KR101720117B1 (ko) * 2011-12-14 2017-03-27 인텔 코포레이션 복수의 금속 산화물층들을 구비한 절연체 스택을 갖는 금속―절연체―금속（ｍｉｍ）커패시터
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US10290422B1 (en) * 2017-11-16 2019-05-14 Micron Technology, Inc. Capacitors and integrated assemblies which include capacitors
KR102633069B1 (ko) * 2019-02-20 2024-02-05 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11107809B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with nanowire plugs and method for fabricating the same
CN115568208A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种半导体结构的制作方法及半导体结构
CN115706110A (zh) * 2021-08-10 2023-02-17 长鑫存储技术有限公司 半导体结构、其版图以及半导体器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691219A (en) * 1994-09-17 1997-11-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
JP3380373B2 (ja) * 1995-06-30 2003-02-24 三菱電機株式会社 半導体記憶装置及びその製造方法
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
JPH0955425A (ja) * 1995-08-10 1997-02-25 Mitsubishi Electric Corp 多層Ａｌ配線構造を有する半導体装置およびその製造方法
US5677238A (en) * 1996-04-29 1997-10-14 Chartered Semiconductor Manufacturing Pte Ltd Semiconductor contact metallization
JPH1050951A (ja) 1996-07-30 1998-02-20 Nec Corp 半導体装置およびその製造方法
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
US6043119A (en) * 1997-08-04 2000-03-28 Micron Technology, Inc. Method of making a capacitor
JPH11135749A (ja) 1997-10-31 1999-05-21 Nec Corp 半導体記憶装置
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6143617A (en) * 1998-02-23 2000-11-07 Taiwan Semiconductor Manufacturing Company Composite capacitor electrode for a DRAM cell
TW383494B (en) 1998-04-21 2000-03-01 United Microelectronics Corp Structure and manufacturing method for capacitors
JP2000138350A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
US6717201B2 (en) * 1998-11-23 2004-04-06 Micron Technology, Inc. Capacitor structure
US6288449B1 (en) * 1998-12-22 2001-09-11 Agere Systems Guardian Corp. Barrier for copper metallization
KR100308125B1 (ko) * 1999-07-05 2001-11-01 김영환 불휘발성 강유전체 메모리소자 및 그 제조방법
JP3693875B2 (ja) * 2000-01-26 2005-09-14 Ｎｅｃエレクトロニクス株式会社 回路製造方法
JP2001217397A (ja) * 2000-02-02 2001-08-10 Nec Corp 半導体装置とその製造方法
JP2001308097A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置およびその製造方法
JP4895420B2 (ja) * 2000-08-10 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6787833B1 (en) * 2000-08-31 2004-09-07 Micron Technology, Inc. Integrated circuit having a barrier structure
US6403423B1 (en) * 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
JP2002176152A (ja) * 2000-12-07 2002-06-21 Nec Corp 半導体装置とその製造方法
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
JP2002217384A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびにキャパシタ構造
JP4225708B2 (ja) * 2001-06-12 2009-02-18 株式会社東芝 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100623590B1 (ko) * 2004-07-29 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자의 실린더형 캐패시터 형성방법
KR100985409B1 (ko) * 2008-08-29 2010-10-06 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
US7951682B2 (en) 2008-08-29 2011-05-31 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device

Also Published As

Publication number Publication date
TW591791B (en) 2004-06-11
US20040051131A1 (en) 2004-03-18
TW200404362A (en) 2004-03-16
JP2004104012A (ja) 2004-04-02
US6949786B2 (en) 2005-09-27

Similar Documents

Publication Publication Date Title
JP4353685B2 (ja) 半導体装置
US7476922B2 (en) Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same
KR20040024443A (ko) 캐패시터를 구비한 반도체 장치
US8148764B2 (en) Semiconductor device having a high aspect cylindrical capacitor and method for fabricating the same
EP2202783B1 (en) Capacitor and method for fabricating the same
JP4744788B2 (ja) 半導体装置の製造方法
US8247304B2 (en) Method of manufacturing semiconductor device having capacitor under bit line structure
US11152368B2 (en) Semiconductor device including storage node electrode having filler and method for manufacturing the same
JP2010123961A (ja) 半導体装置の配線構造物及びその形成方法
US20110115052A1 (en) Semiconductor device and method of manufacturing the same
US10818670B2 (en) Memory device and method for manufacturing the same
JP2009164535A (ja) 半導体装置、及びその製造方法
KR20040025540A (ko) 반도체 장치
JP4492940B2 (ja) 半導体装置
US20080179652A1 (en) Semiconductor memory device and method of manufacturing the same
KR20100086795A (ko) 반도체 소자 및 그 제조 방법
KR100227070B1 (ko) 커패시터 및 그의 제조방법
US8716833B2 (en) Semiconductor devices and methods of manufacturing the same
KR20040038771A (ko) 반도체장치
KR100884346B1 (ko) 반도체소자의 캐패시터 형성방법
US20230363135A1 (en) Method of forming capacitor and method of manufacturing dram element by using the same
JP2008277434A (ja) 半導体装置及びその製造方法
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
KR20070013078A (ko) 캐패시터의 제조 방법
JP4979742B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application